KR100331285B1 - 반도체장치의 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 폴리실리콘과 단결정실리콘에서의 열산화막 성장속도 차이를 이용하여 콘택홀 내로 노출되는 도전층과 콘택홀에 매립된 도전층 사이에서 발생되는 쇼트를 방지할 수 있도록 한 반도체장치의 콘택홀 형성방법에 관한 것으로서, 메모리장치의 셀 형성방법에 있어서, 비트라인 콘택홀(140)이나 커패시터의 하부전극 콘택홀(150)을 형성한 후 비트라인 콘택홀(140)이나 하부전극 콘택홀(150) 내에 노출되는 기판(10)이나 게이트전극(40)이나 비트라인(80)에 열산화막(70,100)을 성장시키는 단계와, 기판(10)위에 형성된 열산화막(70,100)을 식각을 통해 제거하는 단계와, 비트라인 콘택홀(140)이나 하부전극 콘택홀(150)을 매립하여 비트라인(80)과 하부전극(110)을 형성하는 단계를 포함하여 이루어져 기판(10)위에 형성된 열산화막(70')을 식각하더라도 상대적으로 두껍게 형성된 게이트전극이나 비트라인에 형성된 열산화막(100')에 의해 절연되어 쇼트를 방지하게 되는 이점이 있다.
Description
본 발명은 반도체장치의 콘택홀 형성방법에 관한 것으로서, 보다 상세하게는 폴리실리콘과 단결정실리콘에서의 열산화막 성장속도 차이를 이용하여 콘택홀 내로 노출되는 도전층과 콘택홀에 매립된 도전층 사이에서 발생되는 쇼트를 방지할 수 있도록 한 반도체장치의 콘택홀 형성방법에 관한 것이다.
최근에는 반도체 디자인 룰이 점점 미세화 됨에 따라 반도체 소자를 다층배선 형태로 제조하고 있어 다층 금속배선간을 연결하기 위한 콘택이 매우 중요한 위치를 차지하게 되었다.
즉, 콘택을 통해 금속배선간의 신호전달이 이루어지기 때문에 접촉상태와 접촉저항에 따라 신호의 전달특성이 좌우되기 때문에 소자의 특성향상에 중요한 요인이된다.
메모리장치의 집적도가 증가함에 따라 적은 셀 면적 안에 같은 기능을 갖는 구조의 소자를 만들어야 하는데 이 경우에 여러 가지 문제점이 대두된다. 이 중의 하나가 콘택홀의 형성인데 이는 단위셀이 작아질수록 노광시의 중첩 정밀도가 한계에 도달하여 콘택형성시 인접한 도전층과의 쇼트를 유발하기 때문이다.
따라서, 이를 개선하기 위하여 현재 개발되고 있는 공정이 자기정렬콘택(Self-Aligned Contact; SAC)방식에 의한 콘택홀 형성인데 이 방법에 의해 도전층간의 쇼트를 감소시킬 수 있다. 그러나 자기정렬콘택 공정은 몇가지의 문제점을 가지고 있는데 첫째 공정 스텝수가 증가한다는 것이고, 둘째 공정의 재현성 및 균일성이 좋지 않다는 점이다. 또한 새로운 식각장비가 필요하므로 비용면에서도 부담이 된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 공정의 재현성이 매우 우수하고, 공정 스텝 증가가 자기정렬콘택보다 상대적으로 적은 콘택홀 형성 방법으로써 폴리실리콘과 단결정 실리콘에서의 산화막 성장속도의 차를 이용하여 콘택홀 형성후 열산화에 의한 산화실리콘의 형성으로 콘택홀에 매립된 도전층과 이웃에 근접한 도전층 사이의 쇼트를 방지할 수 있도록 한 반도체장치의 콘택홀 형성방법을 제공함에 있다.
도 1내지 도 6은 본 발명에 의한 반도체장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 필드산화막
30 : 게이트산화막 40 : 게이트전극
50 : 액티브 영역 60 : 제 1층간절연막
70,70' : 제 1열산화막 80 : 비트라인
90 : 제 2층간절연막 100,100' : 제 2열산화막
110 : 하부전극 120 : 유전막
130 : 상부전극 140 : 비트라인 콘택홀
150 : 하부전극 콘택홀
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판상에 소자간 격리를 위한 필드산화막을 형성하고 게이트전극을 형성한 후 액티브 영역에 불순물을 주입한 후 전면에 제 1층간절연막을 형성하고 비트라인 콘택홀을 형성하는 단계와, 비트라인 콘택홀 내부에 노출된 기판 및 게이트전극에 제 1열산화막을 성장시키는 단계와, 비트라인 콘택홀 내의 기판위에 형성된 제 1열산화막을 식각을 통해 제거하는 단계와, 비트라인 콘택홀을 매립하여 비트라인을 패터닝하고 제 2층간절연막을 형성한 후 커패시터 하부전극 콘택홀을 형성하는 단계와, 하부전극 콘택홀 내부에 노출된 기판과 비트라인과 게이트전극에 제 2열산화막을 성장시키는 단계와, 하부전극 콘택홀 내의 기판위에 형성된 제 2열산화막을 식각을 통해 제거하는 단계와, 하부전극 콘택홀을 매립하여 하부전극을 패턴닝한 후 유전막을 형성하고 상부전극을 형성하는 단계로 이루어진 것을 특징으로 한다.
위와 같이 이루어진 본 발명은 메모리장치를 형성함에 있어 비트라인 콘택홀 및 하부전극 콘택홀 내부로 노출되는 게이트전극과 비트라인과 기판에 열산화막을 성장시킬 때 기판에 형성되는 열산화막보다 게이트전극이나 비트라인에 형성되는 열산화막이 두껍게 형성되는 것을 이용하여 기판에 형성된 열산화막을 제거하더라도 게이트전극이나 비트라인에 형성된 열산화막을 충분히 남아있게 되어 비트라인 콘택홀 및 하부전극 콘택홀에 매립되는 도전층과의 절연을 유지할 수 있도록 하여 쇼트를 방지하게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1내지 도 6은 본 발명에 의한 반도체장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 1에서 보는 바와 같이 먼저, 실리콘 기판(10)위에 트랜치방법으로 소자간 격리를 시키기 위한 필드산화막(20)을 형성하고 게이트산화막(30)을 형성한 후 게이트전극(40)을 형성한 후 n형 불순물을 주입하여 액티브 영역(50)에 n층을 형성한다.
이때 게이트전극(40) 간의 거리는 셀의 면적을 최소화하기 위해 최소로 설계한다. 그리고, 게이트전극(40)은 폴리실리콘이나, 폴리사이드구조의 텅스텐 폴리사이드나, 타타늄 폴리사이드나 몰리브덴 폴리사이드 중 어느 하나로 형성한다.
그 다음에 도 2에 도시된 바와 같이 게이트전극(40) 전면에 제 1층간절연막(60)을 형성하고 감광막을 코팅한 다음 마스크를 이용하여 비트라인 콘택홀(140)을 형성한 후 감광막을 제거한다.
그 다음에 도 3과 같이 비트라인 콘택홀(140)을 형성한 후 약 700℃∼800℃, 0.01∼100기압의 범위에서 열산화시켜 제 1열산화막(70,70')을 성장시킨다.
이때 열산화는 습식산화나 건식산화 또는 고압산화 중 어느 하나를 선택하여 진행한다.
그러면 비트라인 콘택홀(140)에 노출된 게이트전극(40)의 상단부 및 측벽과 실리콘 기판위에 제 1열산화막(70,70')이 성장된다.
그런데, 제 1열산화막(70,70')의 성장속도는 게이트전극 상단부 및 측벽이 실리콘 기판보다 빠르기 때문에 게이트전극 상단부 및 측벽에 형성된 제 1열산화막(70)의 두께가 실리콘 기판위에 성장된 제 1열산화막(70')의 두께보다 두껍게 된다.
그런다음, 도 4와 같이 건식식각을 이용하여 비트라인 콘택홀(140)내의 실리콘 기판(10)위의 형성된 제 1열산화막(70')을 제거하고 비트라인 콘택홀(140)을 매립한 후 비트라인(80)을 패터닝한 다음 제 2층간절연막(90)을 증착한다. 제 1열산화막(70')을 제거할 때 건식식각 뿐만 아니라 습식식각을 이용하여 제거할 수도 있다. 또한, 비트라인(80)은 폴리실리콘, 텅스텐 폴리사이드, 티타늄 폴리사이드, 몰리브덴 폴리사이드 구조 중 어느 하나로 형성한다.
이때 게이트전극(40) 상단부 및 측벽에 형성된 제 1열산화막(70)은 실리콘 기판위에 형성된 제 1열산화막(70')보다 두껍기 때문에 실리콘 기판(10)위의 제 1열산화막(70')을 제거할 때 충분히 남아있게 되어 비트라인(80)과 게이트전극(40) 간에 쇼트되는 것을 방지하게 된다.
그 다음에 도 5와 같이 커패시터의 하부전극 콘택홀(150)을 형성하기 위하여 비트라인 콘택홀(140)과 마찬가지로 콘택홀을 패터닝하고 다시 약 700℃∼800℃, 0.1∼100기압에서 제 2열산화막(100,100')을 성장시킨 후 실리콘 기판(10)위의 형성된 제 1열산화막(100')을 건식식각하여 제거한다. 이때 열산화는 습식산화나 건식산화 또는 고압산화 중 어느 하나를 선택하여 진행하고 제 1열산화막(100,100')을 제거할 때 건식식각 뿐만 아니라 습식식각을 이용하여 제거할 수도 있다.
이때도 도 3과 마찬가지로 게이트전극(40) 상단부 및 측벽과 비트라인(80) 측벽에 형성된 제 2열산화막(100)이 기판(10)위에 형성된 제 2열산화막(100')의 두께보다 두껍기 때문에 기판(10)위의 제 2열산화막(100')을 제거할 때 충분히 남아 있게 되어 하부전극(110)과의 쇼트를 방지하게 된다.
그 다음 도 6과 같이 하부전극 콘택홀(150)을 매립하여 커패시터의 하부전극(110)을 형성한 후 패터닝하고 그 위로 커패시터 유전막(120)을 성장시킨 다음 상부전극(130)을 형성하여 커패시터를 완성함으로써 디램셀을 형성하게 된다.
위와 같이 이루어진 비트라인 콘택홀(140) 및 하부전극 콘택홀(150) 내부로노출되는 게이트전극(40)과 비트라인(80)과 기판(10)에 성장되는 제 1내지 제 2열산화막(70,100)의 두께차를 이용하여 기판(10)에 형성된 제 1내지 제 2열산화막(70',100')을 제거하더라도 게이트전극(40) 및 비트라인(80)에 형성된 제 1내지 제 2열산화막(70,100)이 두껍기 때문에 게이트전극(40) 및 비트라인(80)에는 충분한 제 1내지 제 2열산화막(70,100)이 남아있어 이후 비트라인 콘택홀(140) 및 하부전극 콘택홀(150)을 매립하여 형성되는 게이트전극(40)이나 비트라인(80)간 또는 게이트전극(40)이나 비트라인(80)과 커패시터의 하부전극(110)간에 절연층으로 작용하여 쇼트되는 것을 방지하게 된다.
상기한 바와 같이 본 발명은 콘택홀을 형성할 때 콘택홀 내부로 노출된 게이트전극이나 비트라인에 열산화막을 성장시킴으로써 콘택홀 내로 매립되는 전극간에 쇼트되는 것을 방지할 수 있는 이점이 있다.
또한, 집적도를 향상시킴에도 근접한 도전층과의 쇼트발생을 억제함으로써 셀의 조밀도를 증가시키고 신뢰성있는 반도체소자를 형성할 수 있는 이점이 있다.
Claims (4)
- 반도체 기판상에 소자간 격리막을 형성하고 게이트전극을 형성한 후 액티브 영역에 불순물을 주입한 후 전면에 제 1층간절연막을 형성하고 비트라인 콘택홀을 형성하는 단계와,상기 비트라인 콘택홀 내부에 노출된 상기 기판 및 상기 게이트전극에 제 1열산화막을 성장시키는 단계와,상기 비트라인 콘택홀 내의 상기 기판위에 형성된 상기 제 1열산화막을 식각을 통해 제거하는 단계와,상기 비트라인 콘택홀을 매립하여 비트라인을 패터닝하고 제 2층간절연막을 형성한 후 커패시터 하부전극 콘택홀을 형성하는 단계와,상기 하부전극 콘택홀 내부에 노출된 상기 기판과 상기 비트라인과 상기 게이트전극에 제 2열산화막을 성장시키는 단계와,상기 하부전극 콘택홀 내의 상기 기판위에 형성된 상기 제 2열산화막을 식각을 통해 제거하는 단계와,상기 하부전극 콘택홀을 매립하여 하부전극을 패턴닝한 후 유전막을 형성하고 상부전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
- 제 1항에 있어서, 상기 제 1내지 제 2열산화막은 700℃∼800℃, 0.1∼100기압의 범위에서 습식산화나 건식산화 또는 고압산화 중 어느 하나를 선택하여 형성하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
- 제 1항에 있어서, 상기 제 1내지 제 2열산화막을 제거할 때 건식식각 뿐만 아니라 습식식각을 이용하여 제거하는 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
- 제 1항에 있어서, 상기 게이트전극 및 비트라인은 폴리실리콘, 텅스텐 폴리사이드, 티타늄 폴리사이드, 몰리브덴 폴리사이드 구조 중 어느 하나로 이루어진 것을 특징으로 하는 반도체장치의 콘택홀 형성방법.
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