KR100505592B1 - 셀캐패시터의제조방법 - Google Patents

Abstract

내부 실린더의 면적을 증가시키고, 폴리실리콘과 실리콘 나이트라이드의 낮은 식각 선택비에 의해 발생되던 문제점을 해소할 수 있는 셀 캐패시터의 제조방법에 대해 개시되어 있다. 이 방법은, 트랜지스터가 형성된 반도체기판 상에, 트랜지스터의 소오스영역을 노출시키는 제1 절연층을 형성하는 단계와, 결과물의 전면에 도전층을 형성하는 단계와, 도전층이 형성된 결과물의 전면에 제2 절연층을 형성한 후, 제2 절연층을 에치백하는 단계와, 제1 절연층의 상부에 형성된 도전층을 제거하는 단계와, 제1 절연층 및 제2 절연층을 제거하는 단계, 및 결과물 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하여 이루어진다.

Description

셀 캐패시터의 제조방법{Method for forming a cell capacitor}

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 보다 큰 셀 용량을 갖는 셀 캐패시터의 제조방법에 관한 것이다.

일반적으로 반도체 메모리소자, 특히 디램(Dynamic Random Access Memory; 이하 "DRAM"이라 칭함)은 집적도의 증가와 더불어 단위 셀의 면적이 급격하게 감소하고 있다. 그러나, 메모리 소자의 동작특성을 저하시키지 않기 위해서는 충분한 셀 캐패시터 용량의 확보가 요구된다.

반도체장치의 고집적화에 따라 단위 메모리 셀의 면적이 급속히 감소하여 셀 정전용량도 감소하고 있다. 그러나, 메모리 소자의 동작특성을 저하시키지 않기 위해서는 충분한 셀 캐패시터 용량의 확보가 요구된다. 이를 위하여 64Mb급 이상의 고집적 소자에서는 실린더(Cylinder) 형의 캐패시터 구조를 주로 적용하고 있다. 이러한 실린더 구조는 기존에 알려진 핀(Fin) 구조 또는 트렌치(trench) 구조 등과 비교할 때 상대적으로 더 큰 용량을 갖거나, 누설전류 측면에서 유리한 구조로 널리 알려져 있으며, 이와 관련된 여러 가지 제조방법에 대한 연구가 이루어지고 있다.

현재 주로 적용되고 있는 실린더 구조의 제조방법은, 포토레지스트 및 산화막 스페이서를 마스크로 이용하는 방법이 가장 널리 사용되고 있다. 도 1 내지 도 4를 참조하여 설명하기로 한다.

도 1을 참조하면, 통상의 방법을 이용하여 반도체기판(2)에 소자분리막(4)과, 게이트전극(6), 스페이서(8) 및 소오스/드레인(10)을 구비하는 트랜지스터를 형성한 다음, 상기 트랜지스터와 접속된 비트라인(14)을 형성한다. 이 때, 게이트전극(6)과 비트라인(14)은 절연막(도시되지 않음), 예를 들어 O₃-TEOS막으로 전기적으로 분리되어 있으며, 상기 비트라인(14)은 비트라인 콘택(12)에 의해 트랜지스터의 드레인영역에 접속되어 있다. 다음에, 상기 결과물의 전면에 절연막(16), 예를 들어 O₃-TEOS를 증착한 다음, 그 위에 실리콘 나이트라이드(18)를 증착한다.

다음에, 상기 실리콘 나이트라이드(18) 위에 포토레지스트를 도포한 다음 사진공정을 거쳐 트랜지스터의 소오스영역을 노출시키는 포토레지스트 패턴(20)을 형성하고, 이 포토레지스트 패턴을 마스크로 사용하여 상기 실리콘 나이트라이드(18) 및 절연막(16)을 이방성 식각하여 트랜지스터의 소오스영역을 노출시킨다.

도 2를 참조하면, 상기 포토레지스트 패턴을 제거한 다음, 스토리지 전극용 도전막, 예를 들어 불순물이 도우프된 폴리실리콘을 소정 두께 증착한다. 다음, 상기 폴리실리콘막(22) 위에, 스토리지 전극이 형성될 영역을 한정하는 포토레지스트 패턴(24)을 형성한다. 상기 포토레지스트 패턴(24)이 형성된 결과물의 전면에 저온 산화막(Low Temperature Oxide; LTO)을 증착한 후 이를 에치백함으로써, 상기 포토레지스트 패턴(24)의 측벽에 스페이서(26)를 형성한다. 다음에, 이 스페이서(26)를 식각 마스크로 사용하여 상기 폴리실리콘막(22)을 일정 두께만큼 이방성 식각한다.

도 3을 참조하면, 상기 포토레지스트 패턴을 제거한 다음, 상기 스페이서(26)를 마스크로 사용하여 폴리실리콘막을 식각함으로써, 실린더형의 스토리지 전극(22a)을 형성한다.

도 4를 참조하면, 상기 스페이서(26)를 제거한 다음, 실린더형의 스토리지 전극(22a)이 형성되어 있는 결과물의 전면에 예를 들어 O₃-TEOS를 증착하여 유전체막(28)을 형성한다. 다음에, 결과물의 전면에 불순물이 도우프된 폴리실리콘막을 형성한 다음 패터닝하여 플레이트 전극(30)을 형성한다.

상기한 종래의 실린더형의 스토리지 전극을 구비하는 캐패시터의 제조방법에 의하면 다음과 같은 몇 가지 문제점이 있는데, 이를 도 5a 및 도 5b를 참조하여 설명한다.

첫째, 산화막 스페이서(도 3의 26)를 마스크로 사용하여 스토리지 전극용 폴리실리콘막을 이방성 식각할 때, 하부에 형성되어 있는 실리콘 나이트라이드(18)와의 낮은 식각 선택비에 의해 충분한 과도식각(over etch)을 할 수 없다. 또한, 스토리지 전극용 폴리실리콘막의 두께가 두꺼울 경우 높은 어스펙트비(aspect ratio) 때문에 스토리지 전극간의 단락(short)이 발생할 가능성이 높다. 만일, 과도식각에 의해 하부의 실리콘 나이트라이드가 식각되어 그 하부에 형성되어 있는 절연막(16)이 노출될 경우, 마스크로 사용하던 스페이서를 제거할 때, 도 5a와 같이, 절연막(16)이 함께 식각됨으로써 후속 공정의 불량을 발생시킨다.

둘째, 상기한 문제를 식각선택비 개선 등으로 해결하더라도 과도식각을 강화할 경우 실린더 내부의 스토리지 전극용 폴리실리콘(22a)이 과다 식각되어, 도 5b에 나타난 바와 같이, 실린더와 스토리지 전극 콘택 사이에 접속이 되지 않는 오픈(open) 불량이 발생할 수가 있다. 이와 같은 한계는 실린더형 구조에서의 실린더 내부 면적을 증가시키기 어렵다는 문제점을 초래한다.

셋째, 종래의 구조에서는 실린더의 기둥을 포토레지스트 및 그 측벽에 형성하는 산화막 스페이서를 마스크로 사용하여 형성하고 있다. 그러나, 상기 산화막 스페이서는 포토레지스트의 측벽에 형성하기 때문에 그 증착온도에 한계가 있으며, 이러한 조건은 증착 두께 균일도(uniformity) 및 패턴에 덮여지는 정합도(conformity)를 좋지 않게 함으로써, 부위별로 그 폭이 각각 다른 실린더 기둥을 가지게 되고, 일부는 이로 인하여 정전용량의 급격한 감소 또는 스토리지 전극간의 단락에 의한 불량을 발생시키기 쉽다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 상기와 같은 종래의 문제점을 해결하고, 실린더의 내부 면적을 증대시켜 보다 큰 정전용량을 갖는 캐패시터의 제조방법을 제공하는 것이다.

상기 과제를 이루기 위하여 본 발명에 의한 캐패시터의 제조방법은, 트랜지스터가 형성된 반도체기판 상에, 상기 트랜지스터의 소오스영역을 노출시키는 제1 절연층을 형성하는 단계와, 결과물의 전면에 도전층을 형성하는 단계와, 도전층이 형성된 결과물의 전면에 제2 절연층을 형성한 후, 상기 제2 절연층을 에치백하는 단계와, 상기 제1 절연층의 상부에 형성된 도전층을 제거하는 단계와, 상기 제1 절연층 및 제2 절연층을 제거하는 단계, 및 결과물 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 제1 절연층을 형성하는 단계 전에, 트랜지스터가 형성된 반도체기판 상에 제3 절연층을 형성하는 단계와, 상기 제3 절연층 상에, 상기 트랜지스터의 소오스영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와, 상기 제3 절연층을 패터닝하여 상기 소오스영역을 노출시키는 콘택홀을 형성하는 단계, 및 결과물 상에 도전층 형성한 후 에치백함으로써 상기 콘택홀을 채우는 플럭을 형성하는 단계를 더 포함하는 것이 바람직하다.

상기 제3 절연층은, O₃-TEOS로 2,000 ∼ 5,000Å의 두께로 형성하는 것이 바람직하다.

상기 제2 절연층을 에치백하는 단계에서, 상기 도전층의 표면이 드러날 때까지 에치백하는 것이 바람직하다.

상기 제2 절연층은 O₃-TEOS 또는 포토레지스트를 이용하여 3,000 ∼ 8,000Å의 두께로 형성하고, 상기 도전층은 불순물이 도우프된 폴리실리콘을 이용하여 1,000 ∼ 4,000Å의 두께로 형성하는 것이 바람직하다.

본 발명에 따르면, 종래의 문제점을 해소할 수 있으며, 실린더의 내부 면적을 증대시켜 보다 큰 정전용량을 갖는 셀 캐패시터를 제조할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 6 내지 도 11은 본 발명에 의한 실린더형 스토리지 전극을 구비하는 캐패시터의 제조방법을 상세하게 설명하기 위한 단면도들이다.

도 6을 참조하면, 통상의 소자분리 공정, 예를 들어 트렌치 소자분리 방법을 이용하여 반도체기판(62)에 활성영역과 비활성영역을 구분하기 위한 소자분리막(64)을 형성한다. 다음, 상기 반도체기판(62) 상에 게이트절연막(도시되지 않음)을 개재한 게이트전극(66)과, 그 측벽에 스페이서(68)를 차례로 형성하고, 반도체기판에 소오스/드레인(70)을 형성한다. 다음, 결과물 상에 절연막을 형성한 다음, 비트라인 콘택(72) 및 비트라인(74)을 차례로 형성한다. 이 때, 게이트전극(66)과 비트라인(74)은 절연막(도시되지 않음), 예를 들어 O₃-TEOS막으로 전기적으로 분리되어 있으며, 상기 비트라인(74)은 비트라인 콘택(72)에 의해 트랜지스터의 드레인영역에 접속되어 있다.

다음에, 상기 결과물의 전면에 절연막(76), 예를 들어 O₃-TEOS를 2,000 ∼ 5,000Å의 두께로 증착한 다음, 그 위에 실리콘 나이트라이드(78)를 1,000 ∼ 3,000Å의 두께로 증착한다.

다음에, 실리콘 나이트라이드(78) 위에 포토레지스트를 도포한 다음 사진공정을 이용하여 패터닝하여 트랜지스터의 소오스영역에 개구부를 갖는 제1 포토레지스트 패턴(80)을 형성한다. 제1 포토레지스트 패턴(80)을 마스크로 사용하여 실리콘 나이트라이드(78) 및 절연막(76)을 차례로 이방성 식각하여 트랜지스터의 소오스영역을 노출시키는 콘택홀(82)을 형성한다.

도 7을 참조하면, 상기 제1 포토레지스트 패턴을 제거한 다음, 예를 들어 불순물이 도우프된 폴리실리콘을 1,000 ∼ 3,000Å의 두께로 증착한 후 이를 에치백함으로써, 상기 콘택홀의 내부에 플럭(84)을 형성한다. 이어서, 결과물의 전면에, 예를 들어 O₃-TEOS를 3,000 ∼ 10,000Å의 두께로 증착하여 제1 절연층(86)을 형성한다.

도 8을 참조하면, 제1 절연층이 형성된 결과물의 전면에 포토레지스트를 도포한 후 사진공정으로 패터닝하여 상기 플럭(84)을 포함하는 소정 영역이 노출되도록 하는 제2 포토레지스트 패턴(88)을 형성한다. 다음에, 상기 제2 포토레지스트 패턴(88)을 마스크로 사용하여 제1 절연층(86)을 이방성 식각함으로써 플럭(84) 및 실리콘 나이트라이드(78)의 일부를 노출시킨다.

도 9를 참조하면, 상기 제2 포토레지스트 패턴을 제거한 다음, 예를 들어 도우프된 폴리실리콘을 1,000 ∼ 3,000Å의 두께로 증착하여 도전층(90)을 형성한다. 결과물의 전면에 제2 절연층(92), 예를 들어 O₃-TEOS를 3,000 ∼ 5,000Å의 두께로 증착한 다음 이를 에치백함으로써 상기 도전층(90)의 일부가 노출되도록 한다.

도 10을 참조하면, 상기 도전층(90)의 노출된 부분을 식각하여 도시된 것과 같이 실린더형의 스토리지 전극(90a)이 형성되도록 한다.

도 11을 참조하면, 제2 절연층(92) 및 제1 절연층(86)을 차례로 제거한 다음, 결과물의 전면에 예를 들어 산화탄탈륨(TaO)을 30 ∼ 50Å의 두께로 증착하여 유전체막(94)을 형성하고, 그 결과물의 전면에 예를 들어 도우프된 폴리실리콘막을 1,000 ∼ 3,000Å의 두께로 증착한 후 패터닝함으로써 플레이트 전극(96)을 형성한다. 이로써, 실린더의 내부 면적이 증대되어 보다 큰 정전용량을 갖는 캐패시터가 완성된다.

이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않고, 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능하다.

상술한 본 발명에 의한 셀 캐패시터의 제조방법에 따르면, 종래에 식각공정에 의해 스토리지 전극을 형성하던 방법 대신에 스토리지 전극이 형성될 영역을 스페이스 패턴으로 형성하고, 이 상부에 폴리실리콘을 증착하여 에치백하여 스토리지 전극을 형성함으로써, 전술한 종래의 문제점을 해소할 수 있으며, 실린더의 내부 면적을 증대시켜 보다 큰 정전용량을 갖는 셀 캐패시터를 제조할 수 있다.

도 1 내지 도 4는 종래의 실린더형 스토리지 전극을 구비하는 캐패시터의 제조방법을 설명하기 위한 단면도들이다.

도 5a 및 도 5b는 종래의 실린더형 캐패시터의 제조방법의 문제점을 설명하기 위한 단면도들이다.

도 6 내지 도 11은 본 발명에 의한 실린더형 스토리지 전극을 구비하는 셀 캐패시터의 제조방법을 설명하기 위한 단면도들이다.

* 도면의 주요 부분에 대한 부호의 설명 *

2, 62....반도체기판 4, 64....소자분리막

6, 66....게이트전극 8, 68....스페이서

10, 70....소오스/드레인 12, 72....비트라인 콘택

14, 74....비트라인 16, 76, 92....절연막

18, 78....실리콘질화막 20, 24, 80, 88..포토레지스트

22, 90....폴리실리콘 22a, 90a...스토리지 전극

28, 94....유전체막 30, 96....플레이트전극

Claims (6)

1. 트랜지스터가 형성된 반도체기판 상에, 상기 트랜지스터의 소오스영역을 노출시키는 개구부를 한정하도록 제1 절연층을 형성하는 단계;

   [결과물의 전면에] 상기 제1 절연층 상에 상기 개구부를 완전히 매립하지 않는 정도 두께로 도전층을 형성하는 단계;

   상기 도전층이 형성된 결과물의 전면에 상기 개구부를 완전히 매립하는 정도 두께로 제2 절연층을 형성한 후, 상기 제1 절연층 상의 상기 도전층이 드러날 때까지 상기 제2 절연층을 에치백하는 단계;

   상기 제1 절연층의 상부에 형성된 상기 도전층을 제거하여 상기 개구부 내에 실린더형 스토리지 전극을 형성하는 단계;

   상기 제1 절연층 및 제2 절연층을 제거하는 단계; 및

   상기 스토리지 전극 [결과물] 상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터의 제조방법.
2. 제1항에 있어서, 상기 제1 절연층을 형성하는 단계 전에,

   트랜지스터가 형성된 반도체기판 상에 제3 절연층을 형성하는 단계와,

   상기 제3 절연층 상에, 상기 트랜지스터의 소오스영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와,

   상기 제3 절연층을 패터닝하여 상기 소오스영역을 노출시키는 콘택홀을 형성하는 단계, 및

   상기 콘택홀이 형성된 결과물 상에 도전층을 형성한 후 에치백함으로써 상기 콘택홀을 채우는 플럭을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조방법.
3. 제2항에 있어서, 상기 제3 절연층은, O₃-TEOS로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
4. 제3항에 있어서, 상기 제3 절연층은,

   2,000 ∼ 5,000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
5. 제1항에 있어서, 상기 제2 절연층은,

   O₃-TEOS 또는 포토레지스트를 이용하여 3,000 ∼ 8,000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.
6. 제1항에 있어서, 상기 도전층은,

   불순물이 도우프된 폴리실리콘을 이용하여 1,000 ∼ 4,000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 제조방법.