KR19980026333A - 커패시터의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로 특히, 고유전율을 갖도록 한 커패시터의 구조 및 제조방법에 관한 것이다.
이와같은 본 발명의 커패시터의 구조는 필드영역과 활성영역으로 정의된 기판의 필드 영역에 형성되는 필드 산화막; 상기 기판에 제 1, 제 2 불순물 영역 및 게이트 전극을 구비한 트랜지스터; 상기 제 1 불순물 영역이 형성된 기판의 소정 부분이 노출되도록 제 1 콘택홀을 갖는 제 1 절연막; 상기 제 1 콘택홀 내부와 그에 인접한 제 1 절연막상에 형성되는 제 1 도전층 및 금속 실리사이드; 상기 제 1 도전층 및 금속 실리사이드를 포함한 전면에 형성되고, 상기 제 2 불순물 영역이 형성된 기판의 소정부분이 노출되도록 제 2 콘택홀을 갖는 제 1 BST막 및 제 2 절연막; 상기 제 2 콘택홀 내부에 형성되는 도전층 플러그 및 제 1, 제 2 확산방지막; 상기 제 2 확산방지막상과 그에 인접한 제 1 BST막상에 형성되는 제 1 도전층; 상기 제 1 도전층상의 전면에 형성되는 제 2 BST 및 제 2 도전층을 포함하여 구성됨에 그 특징이 있다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 고유전율을 갖도록 한 커패시터의 구조 및 제조방법에 관한 것이다.
일반적으로 반도체 제조기술이 발전하면서 전자회로의 미세화와 그 집적도의 증대가 이루어졌다.
예를 들어 16M와 64M DRAM의 양산이 진행되고 있고, 256M이나 1G DRAM의 디바이스 개발이 활발히 진행중이다.
DRAM 디바이스의 집적도가 증대되면서 셀(Cell)의 커패시터(Capacitor) 영역이 급격하게 감소하게 되었으며 이에 따라 동일한 커패시턴스(Capacitance)를 얻을 수 있는 줄어든 영역에서의 커패시터 제조기술이 DRAM의 집적도 향상의 키이 이슈(Key Issues)가 되었다.
이하, 첨부된 도면을 참조하여 종래의 커패시터 구조 및 제조방법을 설명하면 다음과 같다.
도 1은 종래의 커패시터의 구조를 나타낸 구조단면도이고, 도 2a - 도 2e는 종래의 커패시터의 제조방법을 나타낸 공정단면도이다.
즉, 종래의 커패시터의 구조는 도 1에 도시된 바와같이 필드영역과 활성영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)이 형성되고, 상기 활성영역의 소정부분에 게이트 절연막(13), 게이트 전극(15), 캡 산화막(14)이 차례로 형성된다.
그리고 상기 게이트 전극(15) 양측면에 측벽 스페이서(16)가 형성되며, 상기 게이트 전극(15)과 측벽 스페이서(16) 양측의 반도체 기판(11)에 제 1, 제 2 불순물 확산영역(17a, 17b)이 형성된다.
또한, 상기 게이트 전극(15)을 포함한 전면에 제 1 BPSG층(18)이 상기 제 1 불순물 확산영역(17a)이 형성된 기판의 소정부분이 노출되도록 제 1 콘택홀(19)을 갖고 형성된다.
상기 제 1 콘택홀(19)내부와 그에 인접한 제 1 BPSG층(18)상에 폴리 실리콘 막(20)과 텅스텐 실리사이드(21)가 형성되고, 전면에 제 2 BPSG층(22)이 상기 제 2 불순물 확산영역(17b)이 형성된 기판의 소정부분이 노출되도록 제 2 콘택홀(23)을 갖고 형성된다.
그리고 상기 제 2 콘택홀(23) 내부에 기판과 하부전극을 연결하는 폴리 실리콘 플러그(24)가 형성되며, 상기 폴리 실리콘 플러그(24)와 연결되고 상기 제 2 BPSG층(22)상에 일정한 간격을 갖는 베리어층인 TiN막(25)과 하부전극용 백금(26)이 형성된다.
이어서, 상기 하부전극용 백금(26) 표면에 유전체막(28)과 상부전극용 백금(29)이 차례로 형성되어 커패시터를 이룬다.
상기와 같은 구조를 갖는 종래의 커패시터 제조방법은 먼저, 도 2a에 도시된 바와같이 필드영역과 활성영역으로 정의된 반도체 기판(11)의 필드영역에 필드산화막(112)을 형성하고, 상기 필드 산화막(12)을 포함한 전면에 게이트 절연막(13)과 게이트 전극용 폴리 실리콘, 캡 산화막(14)을 차례로 형성한다.
그리고 상기 캡 산화막(14)상에 제 1 감광막(도시하지 않음)을 도포한 후, 사진석판술(Photolithography) 및 식각공정을 통해 캡 산화막(14)과 게이트 전극용 폴리 실리콘층 및 게이트 절연막(13)을 선택적으로 제거하여 게이트 전극(15)을 형성한다.
그리고 상기 게이트 전극(15)을 마스크로 이용하여 양측의 반도체 기판(11)에 저농도 불순물 이온주입에 의한 저농도 불순물 확산영역을 형성한다.
이서, 상기 게이트 전극(15)을 포함한 전면에 측벽 스페이서(Sidewall Space)용 절연막을 증착하고, 에치백(Etch Back) 공정을 실시하여 상기 게이트 전극의 양측면에 측벽 스페이서(16)를 형성한다.
그리고 상기 게이트 전극(15) 및 측벽 스페이서(16)을 마스크로 하여 양측의 반도체 기판(11)에 고농도 불순물 이온주입에 의한 LDD(Lightly Doped Drain) 구조를 갖는 제 1, 제 2 고농도 불순물 확산영역(17a, 17b)을 형성함으로써 트랜지스터(Transistor)를 형성한다.
도 2b에 도시된 바와 같이 상기 트랜지스터 전면에 제 1 BPSG(Boron Phosphorus Silicate Glass)층(18)을 형성하고, 상기 제 1 BPSG층(18)상에 감광막(도면에 도시하지 않음)을 도포한 후, 사전석판술 및 식각공정으로 상기 제 1 고농도 불순물 확산영역(17a)이 형성된 기판의 소정부분이 노출되도록 상기 제 1 BPSG층(18)을 선택적으로 제거하여 제 1 콘택홀(19)을 형성한다.
도 2c에 도시된 바와같이 상기 제 1 콘택홀(19)을 포함한 전면에 폴리 실리콘막(20)과 텅스텐 실리사이드(21)를 형성하고, 상기 텅스텐 실리사이드(21)상에 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 제 1 콘택홀(19) 내부와 그에 인접한 상기 제 1 BPSG층(18)상에만 남도록 선택적으로 제거한다.
이어, 전면에 제 2 BPSG층(22)을 형성하고, 상기 제 2 BPSG층(22)상에 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 제 1, 제 2 BPSG층(18, 22)을 선택적으로 제거하여 상기 제 2 고농도 불순물 확산영역(17b)이 형성된 기판의 소정부분이 노출되도록 제 2 콘택홀(23)을 형성한다.
도 2d에 도시된 바와같이 상기 제 2 콘택홀(23)을 포함한 전면에 폴리 실리콘막을 형성한 후, 에치백(Etch Back) 공정을 실시하여 제 2 콘택홀(23) 내부에만 남도록 선택적으로 제거하여 폴리 실리콘 플러그(24)를 형성한다.
이어, 상기 폴리 실리콘 플러그(24)를 포함한 전면에 베리어층(Barrier Layer)인 TiN막(25)과 하부전극용 백금(26)을 차례로 형성하고, 상기 하부전극용 백금(26)상에 감광막(27)을 도포한 후, 상기 감광막(27)을 노광 및 현상공정으로 패터닝한다.
도 2e에 도시된 바와같이 상기 패터닝된 감광막(27)을 마스크로 하여 상기 하부전극용 백금(26)과 TiN막(25)을 선택적으로 제거하여 상기 폴리 실리콘 플러그(24)와 전기적으로 연결되고 그에 인접한 상기 제 2 BPSG층(22)상에만 남도록 선택적으로 제거하고, 상기 감광막(27)을 제거한다.
그리고 상기 선택적으로 제거된 하부전극용 백금(26)을 포함한 전면에 유전체막(28)과 상부전극용 백금(29)을 차례로 형성한다.
그러나 이와같은 종래의 커패시터의 구조 및 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 다결정 실리콘 플러그와 백금(Pt) 사이에 산소의 확산을 방지해주는 확산 방지막으로 TiN이나 TaN 및 TiW 막을 형성하여 하부전극을 패터닝하기 때문에 후공정에서 고유전율 절연체를 형성할 때 산화분위기에 패턴(Pattern)의 측벽이 노출된 확산방지막이 산화되거나 백금(Pt) 전극이 산소(O2)의 확산 방지막 역할을 하지 못함에 따른 백금(Pt)과 인접한 확산방지막이 산화되어 백금(Pt) 전극과 기판을 연결하는 폴리 실리콘 플러그(Poly Si Plug) 사이의 저항을 증가시키고 또한, 확산방지막이 산화되어 그 볼륨(Volume)이 팽창되므로써 스트레스(Stress)를 백금(Pt) 전극에 인가하여 백금(Pt) 전극에 심하게 힐로크(Hillock)를 성장시켜 이후 Pt 전극위에 적층되는 고유전율막의 성막특성을 저하시키기 때문에 최종적으로 형성된 커패시터의 절연특성(Leakage Current)을 저하시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 커패시터의 전기적 특성을 향상시키도록 한 커패시터의 구조 및 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 커패시터의 구조를 나타낸 구조단면도
도 2a - 도 2e는 종래의 커패시터 제조방법을 나타낸 공정단면도
도 3은 본 발명의 커패시터의 구조를 나타낸 구조단면도
도 4a - 도 4f는 본 발명의 커패시터의 제조방법을 나타낸 공정단면도
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판32 : 필드 산화막
33 : 게이트 절연막34 : 캡 산화막
35 : 게이트 전극36 : 측벽 스페이서
37a : 제 1 불순물 확산영역37b : 제 2 불순물 확산영역
38 : 제 1 BPSG층39 : 제 1 콘택홀
40 : 폴리 실리콘41 : 텅스텐 실리사이드
42 : 제 2 BPSG층43 : 제 1 BST막
44 : 제 2 콘택홀45 : 실리콘 플러그
46 : TiN막47 : RuO2막
48 : 제 1 백금막49 : 제 5 감광막
50 : 제 2 BST막51 : 제 2 백금막
상기와 같은 목적을 달성하기 위한 본 발명의 커패시터의 구조는 필드영역과 활성영역으로 정의된 기판의 필드 영역에 형성되는 필드 산화막; 상기 기판에 제 1, 제 2 불순물 영역 및 게이트 전극을 구비한 트랜지스터; 상기 제 1 불순물 영역이 형성된 기판의 소정 부분이 노출되도록 제 1 콘택홀을 갖는 제 1 절연막; 상기 제 1 콘택홀 내부와 그에 인접한 제 1 절연막상에 형성되는 제 1 도전층 및 금속 실리사이드; 상기 제 1 도전층 및 금속 실리사이드를 포함한 전면에 형성되고, 상기 제 2 불순물 영역이 형성된 기판의 소정부분이 노출되도록 제 2 콘택홀을 갖는 제 1 BST막 및 제 2 절연막; 상기 제 2 콘택홀 내부에 형성되는 도전층 플러그 및 제 1, 제 2 확산방지막; 상기 제 2 확산방지막상과 그에 인접한 제 1 BST막상에 형성되는 제 1 도전층; 상기 제 1 도전층상의 전면에 형성되는 제 2 BST 및 제 2 도전층을 포함하여 구성되며, 상기와 같은 구조를 갖는 본 발명의 커패시터의 제조방법은 필드영역과 활성 영역을 정의하여 기판의 필드영역에 형성되는 필드 산화막을 형성하는 단계; 상기 게이트 전극 및 제 1, 제 2 불순물 확산영역을 구비한 트랜지스터를 형성하는 단계; 상기 트랜지스터 전면에 제 1 절연막을 형성하고, 상기 제 1 불순물 영역이 형성된 기판의 소정부분이 노출되도록 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀 내부와 그에 인접한 부분에 제 1 도전층 및 금속 실리사이드을 형성하는 단계; 상기 제 1 도전층 및 금속 실리사이드 전면에 제 2 절연막 및 제 1 BST막을 형성하고, 상기 제 2 불순물 확산영역이 형성된 기판의 소정부분이 노출되도록 제 2 콘택홀을 형성하는 단계; 상기 제 2 콘택홀 내부에 제 1 도전층 플러그, 제 1, 제 2 확산방지막을 형성하는 단계; 상기 제 2 확산방지막상에 제 3 절연막을 형성하는 단계; 상기 제 3 절연막상과 그에 인접한 제 1 BST막상에 스토리지 전극을 형성하는 단계; 상기 스토리지 전극의 전면에 제 2 BST막 및 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 커패시터의 구조 및 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 커패시터의 구조를 나나탠 구조단면도이고, 도 4a - 도 4f는 본 발명의 커패시터의 제조방법을 나타낸 공정단면도이다.
즉, 본 발명의 커패시터의 구조는 도 3에 도시된 바와같이 필드영역과 활성 영역으로 정의된 반도체 기판(31)의 필드영역에 필드 산화막(32)이 형성되고, 상기 활성영역의 소정부분에 게이트 절연막(33), 게이트 전극(35), 캡 산화막(34)이 차례로 형성된다.
그리고 상기 게이트 전극(35) 양측면에 측벽 스페이서(36)가 형성되며, 상기 게이트 전극(35)과 측벽 스페이서(36) 양측의 반도체 기판(31)에 제 1, 제 2 불순물 확산영역(37a, 37b)이 형성된다.
또한, 상기 게이트 전극(35)을 포함한 전면에 제 1BPSG층(38)이 상기 제 1 불순물 확산영역(37a)이 형성된 기판의 소정부분이 노출되도록 제 1 콘택홀(39)을 갖고 형성된다.
상기제 1 콘택홀(39)내부와 그에 인접한 제 1 BPSG층(38)상에 폴리 실리콘막(40)과 텅스텐 실리사이드(41)가 형성되고, 전면에 제 2 BPSG층(42) 및 제 1 BST막(43)이 상기 제 2 불순물 확산영역(37b)이 형성된 기판의 소정부분이 노출되도록 제 2 콘택홀(44)을 갖고 형성된다.
그리고 상기 제 2 콘택홀(23)내부에 기판과 하부전극을 연결하는 실리콘 플러그(45)가 상기 제 2 콘택홀(44)의 탑(Top) 표면 높이 보다 낮게 형성되며, 상기 실리콘 플러그(45)상에 상기 제 2 콘택홀(44) 탑 표면 높이 보다 낮게 제 1 확산 방지막으로 TiN 막(46)이 형성된다.
이어, 상기 TiN막(46)과 하부전극용 제 1 백금막(48) 사이에 제 2 차 확산 방지막으로 RuO2(47)가 형성되며, 상기 하부전극용 제 1 백금막(48) 표면에 제 2 BST막(50)과 상부전극용 제 2 백금막(51)이 차례로 형성되어 커패시터를 이룬다.
상기와 같은 구조를 갖는 본 발명의 커패시터 제조방법은 먼저, 도 4a에 도시된 바와같이 필드영역과 활성영역으로 정의된 반도체 기판(31)의 필드영역에 필드 산화막(32)을 형성하고, 상기 필드 산화막(32)을 포함한 전면에 게이트 절연막(33), 게이트 전극용 폴리 실리콘층 및 캡 산화막(34)을 차례로 형성한다.
그리고 상기 캡 산화막(34)상에 제 1 감광막(도시하지 않음)을 도포한 후, 사진석판술(Photolithography) 및 식각공정을 통해 캡 산화막(34), 게이트 전극용 폴리 실리콘층, 게이트 절연막(33)을 선택적으로 제거하여 게이트 전극(35)을 형성한다.
그리고 상기 게이트 전극(35)을 마스크로 이용하여 양측의 반도체 기판(31)에 저농도 불순물 이온주입에 의한 저농도 불순물 확산영역을 형성한다.
이어, 상기 게이트 전극(35)을 포함한 전면에 측벽 스페이서(Sidewall Space)용 절연막을 증착하고, 에치백(Etch Back) 공정을 실시하여 상기 게이트 전극(35)의 양측면에 측벽 스페이서(36)를 형성한다.
그리고 상기 게이트 전극(35) 및 측벽 스페이서(36)을 마스크로 하여 양측의 반도체 기판(31)에 고농도 불순물 이온주입에 의한 LDD(Lightly Doped Drain) 구조를 갖는 제 1, 제 2 고농도 불순물 확산영역(37a, 37b)을 형성함으로써 트랜지스터를 형성한다.
도 4b에 도시된 바와같이 상기 트랜지스터가 형성된 기판의 전면에 평탄화가 잘되는 절연막으로 제 BPSG(Boron Phosphorus Silicate Glass)층(38)을 4000Å 두께로 형성한다.
상기 제 1 BPSG층(38)상에 제 2 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 제 1 고농도 불순물 확산영역(37a)이 형성된 기판의 소정부분이 노출되도록 상기 제 1 BPSG층(38)을 선택적으로 제거하여 제 1 콘택홀(39)을 형성한다.
그리고 상기 제 1 콘택홀(39)을 포함한 전면에 2000Å 두께로 제 1 폴리 실리콘막(40)을 형성하고, 상기 제 1 폴리 실리콘막(40)상에 1000Å 두께로 텅스텐 실리사이드막(41)을 형성한다.
이어, 상기 텅스텐 실리사이드막(41)상에 제 3 감광막(도면에 도시하지 않음)을 도포한후, 사진석판술 및 식각공정으로 상기 텅스텐 실리사이드막(41)과 폴리 실리콘막(40)이 상기 제 1 콘택홀(39) 내부와 그에 인접한 상기 제 1 BPSG층(38)상에만 남도록 선택적으로 패터닝(Pattering)한다.
여기서 상기 선택적으로 패터닝된 텅스텐 실리사이드막(41)과 제 1 폴리 실리콘막(40)은 비트 라인(Bit Line)이 된다.
도 4c에 도시된 바와같이 상기 비트 라인을 포함한 전면에 화학증착법으로 6000Å 두께로 제 2 BPSG층(42)을 형성하고, 상기 제 2 BPSG층(42)상에 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 스퍼터링(Sputtering)법으로 500Å 내외로 제 1 BST막(BaSrTiO3) (43)을 형성한다.
이어, 상기 제 2 BPSG층(42)상에 제 4 감광막(도면에 도시하지 않음)을 도포한 후, 노광 및 현상공정으로 패터닝하고, 상기 패터닝된 제 4 감광막을 마스크로 하여 전면에 RIE(Reactive Ion Etching) 방식으로 CHF3또는 CF4가스의 플라즈마(Plasma)로 상기 제 1 BST막(43), 제 2, 제 1 BPSG층(42, 38)을 선택적으로 제거하므로써 상기 제 2 고농도 불순물 확산영역(37b)이 형성된 기판의 소정부분이 노출되도록 제 2 콘택홀(44)을 형성한다.
도 4d에 도시된 바와같이 상기 제 2 콘택홀(44)을 포함한 전면에 후공정에서 커패시터의 하부전극을 연결하는 다결정 실리콘을 LPCVD법으로 1500Å 두께로 형성하고, 상기 다결정 실리콘을 에치백(Etch Back)하여 상기 제 1 BST막(43)상의 다결정 실리콘을 완전히 제거한다.
이때, 상기 제 2 콘택홀(44)에 매립된 다결정 실리콘은 완전하게 제거되지 않고, 상기 제 2 BPSG층(42)의 표면으로 부터 소정부분 리세트(Recess)되어 잔존함으로써 기판과 커패시터의 하부전극을 연결하는 실리콘 플러그(45)를 형성한다.
이어, 전면에 제 1 차 확산방지막으로 TiN막(46)을 MOCVD법 또는 스퍼터닝법으로 형성하고, 에치백(Etch Back) 공정을 실시하여 상기 제 2 콘택홀(44) 내부의 상기 실리콘 플러그(45)상에만 남도록 한다.
도 4e에 도시된 바와같이 후공정에서 기판 전면에 백금을 통과하여 TiN막(46)으로 들어가는 경로를 차단하기 위한 수단으로 산소의 확산을 저지할 수 있고, 또한 백금을 통과하여 유입된 산소를 게터링(Gettering)할 수 있으며, 동시에 전도성을 갖는 제 2 차 확산방지막으로 RuO2(47)을 MOCVD법 또는 스퍼터닝법으로 형성하고, 에치백 공정을 실시하여 상기제 2 콘택홀(44) 내부의 상기 TiN막(46)상에만 남도록 한다.
이어, 상기 제 2 차 확산방지막인 RuO2(47)을 포함한 기판 전면에 백금(Pt)을 스퍼터닝 방식으로 1500Å 두께로 적층하고, 상기 백금을 열처리하여 상기 백금이 상기 제 1 BST막(43)의 결정조직에 매치(Match)되는 제 1 백금막(48)을 형성한다.
그리고 상기 제 1 백금막(48)상에 제 5 감광막(49)을 도포한 후, 상기 제 5 감광막(49)을 노광 및 현상공정으로 패터닝하고, 상기 패터닝된 제 5 감광막(49)을 마스크로 하여 RIE(Reactive Ion Etching) 방식으로 Cl2/Ar 가스의 플라즈마를 이용하여 상기 제 1 백금막(48)을 선택적으로 제거한다.
도 4f에 도시된 바와같이 상기 제 5 감광막(49)을 제거하고, 상기 선택적으로 제거된 제 1 백금막(48)을 포함한 전면에 MOCVD법 또는 스퍼터닝법으로 제 2 BST막(50)을 500Å 두께로 형성하고, 상기 제 2 BST막(50)상에 상부전극이 될 제 2 백금막(51)을 1000Å 두께로 형성한다.
여기서 상기 제 1 백금막(48)은 커패시터의 스토리지 전극이고, 상기 제 2 백금막(51)은 플레이트 전극으로써 그 사이에 제 2 BST막(50)이 형성되므로써 커패시터가 형성된다.
이상에서 설명한 바와같이 본 발명의 커패시터의 구조 및 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 다결정 실리콘/TiN/Pt의 구조의 하부전극을 패터닝하면 패턴의 측벽에서 TiN이 노출되게 되고, 노출된 TiN이 BST와 같은 산화물을 형성할때 산화분위기에 노출되어 TiN이 산화되는 것을 방지한다.
둘째, 백금(Pt)막과 TiN 막 사이에 TiO2를 개입하여 하부전극과 다결정 실리콘 간의 접촉저항을 크게한다.
셋째, TiN막과 백금(Pt)막과 사이에 TiO2의 커패시터를 직렬 연결하는 구조가 되게 하여 전체적인 커패시터의 커패시턴스를 크게 저하시키는 문제를 해결하므로써 커패시터의 전기적 특성을 개선시킨다.
Claims (12)
- 필드영역과 활성영역으로 정의된 기판의 필드 영역에 형성되는 필드 산화막;상기 기판에 제 1, 제 2 불순물 영역 및 게이트 전극을 구비한 트랜지스터;상기 제 1 불순물 영역이 형성된 기판의 소정 부분이 노출되도록 제 1 콘택홀을 갖는 제 1 절연막;상기 제 1 콘택홀 내부와 그에 인접한 제 1 절연막상에 형성되는 제 1 도전층 및 금속 실리사이드;상기 제 1 도전층 및 금속 실리사이드를 포함한 전면에 형성되고, 상기 제 2 불순물 영역이 형성된 기판의 소정부분이 노출되도록 제 2 콘택홀을 갖는 제 1 BST막 및 제 2 절연막;상기 제 2 콘택홀 내부에 형성되는 도전층 플러그 및 제 1, 제 2 확산방지막;상기 제 2 확산방지막상과 그에 인접한 제 1 BST막상에 형성되는 제 1 도전층;상기 제 1 도전층상의 전면에 형성되는 제 2 BST 및 제 2 도전층을 포함하여 구성됨을 특징으로 하는 커패시터의 구조.
- 제 1 항에 있어서, 상기 제 1 도전층과 제 2 도전층은 각각 1500Å, 1000Å 두께의 백금임을 특징으로 하는 커패시터의 구조.
- 제 1 항에 있어서, 상기 금속 실리사이드는 1000Å 두께를 갖는 텅스텐 실리사이드임을 특징으로 하는 커패시터의 구조.
- 제 1 항에 있어서, 상기 제 1, 제 2 절연막은 각각 4000Å, 6000Å 두께의 BPSG층임을 특징으로 하는 커패시터의 구조.
- 제 1 항에 있어서, 상기 제 1, 제 2 BST막은 500Å 두께로 형성됨을 특징으로 하는 커패시터의 구조.
- 제 1 항에 있어서, 상기 제 1, 제 2 확산방지막은 RuO2와 TiN임을 특징으로 하는 커패시터의 구조.
- 제 1 항에 있어서, 상기 도전층 플러그 및 제 1, 제 2 확산방지막은 탑 표면 보다 낮게 형성됨을 특징으로 하는 커패시터의 구조.
- 제 6 항에 있어서, 상기 TiN막은 생략하여도 됨을 더 포함함을 특징으로 하는 커패시터의 구조.
- 필드영역과 활성영역을 정의하여 기판의 필드영역에 형성되는 필드 산화막을 형성하는 단계;상기 게이트 전극 및 제 1, 제 2 불순물 확산영역을 구비한 트랜지스터를 형성하는 단계;상기 트랜지스터 전면에 제 1 절연막을 형성하고, 상기 제 1 불순물 영역이 형성된 기판의 소정부분이 노출되도록 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀 내부와 그에 인접한 부분에 제 1 도전층 및 금속 실리사이드를 형성하는 단계;상기 제 1 도전층 및 금속 실리사이드 전면에 제 2 절연막 및 제 1 BST막을 형성하고, 상기 제 2 불순물 확산영역이 형성된 기판의 소정부분이 노출되도록 제 2 콘택홀을 형성하는 단계;상기 제 2 콘택홀 내부에 제 1 도전층 플러그, 제 1, 제 2 확산방지막을 형성하는 단계;상기 제 2 확산방지막상에 제 3 절연막을 형성하는 단계;상기 제 3 절연막상과 그에 인접한 제 1 BST막상에 스토리지 전극을 형성하는 단계;상기 스토리지 전극의 전면에 제 2 BST막 및 플레이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 커패시터의 제조방법.
- 제 9 항에 있어서, 상기 제 1 BST막은 MOCVD법 또는 스퍼터닝법으로 형성함을 특징으로 하는 커패시터의 제조방법.
- 제 9 항에 있어서, 상기 제 2 콘택홀 형성방법은 RIE 방식으로 CHF3또는 CF4가스의 플라즈마를 이용하여 형성함을 특징으로 하는 커패시터의 제조방법.
- 제 9 항에 있어서, 상기 제 1 도전층 플러그 형성방법은상기 제 2 콘택홀을 포함한 전면에 다결정 실리콘을 형성하는 단계;상기 다결정 실리콘을 에치백 공정으로 선택적으로 제거하여 형성함을 특징으로 하는 커패시터의 제조방법.
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