KR100349345B1 - 반도체 장치의 비트라인 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 비트라인 및 그 제조방법에 관한 것으로, 특히, 콘택플러그와 비트라인을 연결하기 위한 콘택홀을 층간절연층에 형성 후 콘택홀의 측면에 측벽 스페이서를 형성하여 비트라인과 워드라인의 절연을 확보하며 이들간의 간격을 확보하여 기생캐패시턴스를 감소시키고 콘택홀의 오정렬시에도 정렬마진을 확보하며 과도식각시에도 비트라인과 콘택플러그의 접촉면적을 충분히 확보하여 이들간의 접촉저항을 낮추는 반도체장치의 비트라인과 콘택플러그의 접촉마진 개선에 관한 것이다. 본 발명에 따른 반도체장치의 비트라인 복수개의 활성영역과 필드영역 그리고 비트라인콘택 부위가 정의된 상기 반도체기판상에 제 1 방향으로 형성된 불순물 확산영역 및 캡절연막/게이트라인/게이트절연막/게이트측벽스페이서로 이루어진 복수개의 워드라인과, 상기 워드라인 사이의 공간을 완전히 매립하고 상기 캡절연막의 표면과 평탄화를 이루며 서로 이격된 복수개의 플러그와, 상기 비트라인콘택 부위의 상기 플러그와 상기 캡절연막을 일부 노출시키는 콘택홀이 형성되고 상기 워드라인 및 나머지 상기 플러그와 상기 기판 표면을 덮는 층간절연층과, 상기 노출된 캡절연막을 덮도록 상기 콘택홀 내부측면에 형성된 보호막과, 상기 비트라인콘택 부위의 노출된 상기 플러그와 접촉하며 상기 제 1 방향에 수직인 제 2 방향으로 상기 층간절연층상을 달리는 복수개의 비트라인을 포함하여 이루어진다.

Description

반도체장치의 비트라인 및 그 제조방법{Bit line in a semiconductor device and fabricating method thereof}
본 발명은 반도체장치의 비트라인 및 그 제조방법에 관한 것으로, 특히, 콘택플러그와 비트라인을 연결하기 위한 콘택홀을 층간절연층에 형성 후 콘택홀의 측면에 측벽 스페이서를 형성하여 비트라인과 워드라인의 절연을 확보하며 이들간의 간격을 확보하여 기생캐패시턴스를 감소시키고 콘택홀의 오정렬시에도 정렬마진을 확보하며 과도식각시에도 비트라인과 콘택플러그의 접촉면적을 충분히 확보하여 이들간의 접촉저항을 낮추는 반도체장치의 비트라인과 콘택플러그의 접촉마진 개선에 관한 것이다.
차세대 고집적소자 형성공정중 곤란한 점의 하나는 플러그를 통하여 비트라인 등의 상부 도전층과 소스/드레인 불순물 확산영역 등의 하부배선을 전기적으로 연결하는 배선연결부 형성마진의 증가이다.
예를 들면, 캡핑용 절연막과 측벽스페이서로 절연된 워드라인 사이에 비트라인용 콘택플러그를 형성하고 이러한 콘택플러그와 접촉하도록 비트라인을 형성하는 공정에서, 비트라인과 콘택플러그를 연결하기 위한 콘택홀 형성시 오정렬 또는 과도식각에 의하여 워드라인의 게이트전극이 노출되거나 서로 접근하여 단락 또는 기생캐패시턴스의 증가 등이 발생하여 수율 감소와 동작속도 지연 등이 발생하게 된다.
종래 기술에서는 비트라인을 형성하기 위하여, 콘택플러그 상부를 포함하는 기판의 전면에 절연막을 형성한 다음 콘택 부위의 절연막을 제거하여 콘택 플러그 표면을 노출시킨 후 도전층을 플러그 표면을 덮도록 절연막 위에 형성한 다음 패터닝하여 비트라인을 완성하고 또한 후속 공정을 통하여 캐패시터의 스토리지 전극을 형성하게 된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 비트라인 형성방법을 도시한 공정단면도이다.
도 1a를 참조하면, 활성영역과 필드영역을 정의하는 필드산화막(도시안함)이 형성된 반도체기판인 실리콘기판(10)상에 게이트절연막(11)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층을 증착하여 형성한 다음 그위에 캡핑용절연막으로 질화막을 증착하여 형성하고 사진식각공정(photolithography)을 실시하여 상부가 캡절연막(13)으로 보호되고 하부에 게이트절연막(11)을 개재한워드라인(12)인 게이트라인(12)을 패터닝하여 형성한다.
그리고, 워드라인(12)를 이용한 이온주입으로 기판의 활성영역에 소스/드레인인 저농도 불순물 확산영역(도시안함)을 형성한 다음 워드라인(12)을 포함하는 기판(10) 전면에 절연막으로 산화막을 화학기상증착법으로 증착한다.
그다음, 산화막에 에치백을 실시하여 잔류한 산화막으로 이루어진 게이트 측벽스페이서(14)를 형성한다.
그리고, 고농도이온주입으로 게이트(12) 주변 기판의 활성영역에 고농도 불순물 확산영역(도시안함)을 형성한다.
따라서, LDD구조를 갖는 트랜지스터가 형성되고 이를 연결하는 워드라인이 형성되었다.
그 다음, 비트라인과 연결될 콘택 플러그 및 캐패시터 스토리지전극의 노드 플러그를 형성하기 위하여 기판(10)의 전면에 도핑된 폴리실리콘층을 CVD법으로 증착하여 형성한다.
그리고, 증착된 폴리실리콘층을 평탄화 시키기 위하여 폴리실리콘층에 화학기계적연마(chemical mechanical polishing)를 실시하여 평탄화된 폴리실리콘층을 잔류시켜 플러그를 형성하고 또한 캡핑용 절연막(13)의 표면을 노출시킨다.
그 다음, 플러그를 패터닝하여 이웃한 셀과 격리시켜 노드플러그(151)와 콘택플러그(150)를 완성한다. 따라서, 플러그들이 제거된 부위의 기판(10) 표면이 노출된다.
그리고, 노출된 기판 표면과 노드플러그(151), 콘택플러그(150) 및 캡핑용절연막(13)을 덮도록 층간절연층(16)을 산화막 등의 절연막을 증착하여 형성한다.
도 1b를 참조하면, 층간절연층을 포토리쏘그래피로 패터닝하여 콘택플러그(15)의 표면만을 노출시키는 비트라인 콘택 형성용 콘택홀을 형성한다. 이때, 콘택홀 형성공정은, 층간절연층상에 포토레지스트를 도포한 다음, 콘택플러그(150) 상부와의 정렬마진을 고려하여 캡핑용 절연막(13)과 중첩되도록 정의하는 노광 마스크를 사용한 노광 및 현상으로 포토레지스트패턴(도시안함)을 형성한 후, 포토레지스트패턴으로 보호되지 않는 노출된 층간절연층을 건식식각 등의 비등방성식각으로 제거하여 콘택홀을 형성하고, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거하는 단계로 이루어진다.
그러나, 콘택플러그(150) 개방용 콘택홀 형성시 노광마스크의 오정렬에 기인하여 콘택홀과 워드라인의 격리거리가 근접되거나 게이트라인(12)이 노출될 수 있다.
그리고, 콘택홀에 의하여 콘택플러그(150)의 노출된 상부 표면을 포함하는 콘택홀과 잔류한 층간절연층(160) 표면에 TiN 등으로 확산방지용 배리어 금속층(17)을 증착하여 형성한다.
그 다음, 배리어 금속층(17) 상에 비트라인 형성용 도전층으로 텅스텐 등의 금속을 증착하여 형성한 후, 도전층과 배리어 금속층을 워드라인(12)과 수직으로 교차하여 달리도록 동시에 패터닝하여 잔류한 배리어 금속층(17)을 하부에 개재한 비트라인(18)을 형성한다. 이때, 비트라인(18)은 도전층을 건식식각 등의 비등방성식각을 사용하는 포토리쏘그래피로 패터닝하여 형성하는데 층간절연층(160) 상에 도전층을 완전히 제거하기 위하여 과도식각을 실시한 경우 콘택플러그(150) 상부표면까지 노출되어 배리어 금속층(17)과 콘택플러그(150)가 접촉하는 모서리(OE)가 식각되어 이 부위에서의 접촉저항이 증가하게 된다. 상기와 같은 과도식각부위(OE)가 도 1c에 도시되어 있으며, 도 1c는 도 1b를 평면상 수직으로 자른면을 도시한 것이다.
그러나, 상술한 종래 기술에 따른 반도체장치의 비트라인 형성방법은 비트라인과 콘택플러그를 연결하기 위한 콘택홀 형성시 오정렬 또는 과도식각에 의하여 워드라인의 게이트전극이 노출되거나 서로 접근하여 단락 또는 기생캐패시턴스의 증가 등이 발생하여 수율 감소와 동작속도 지연 등이 발생하며, 비트라인 패터닝용 과도식각시 접촉저항이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 콘택플러그와 비트라인을 연결하기 위한 콘택홀을 층간절연층에 형성 후 콘택홀의 측면에 측벽 스페이서를 형성하여 비트라인과 워드라인의 절연을 확보하며 이들간의 간격을 확보하여 기생캐패시턴스를 감소시키고 콘택홀의 오정렬시에도 정렬마진을 확보하며 과도식각시에도 비트라인과 콘택플러그의 접촉면적을 충분히 확보하여 이들간의 접촉저항을 낮추는 반도체장치의 비트라인과 콘택플러그의 접촉마진 개선구조 및 그 제조방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 비트라인 복수개의 활성영역과 필드영역 그리고 비트라인콘택 부위가 정의된 상기 반도체기판상에 제 1 방향으로 형성된 불순물 확산영역 및 캡절연막/게이트라인/게이트절연막/게이트측벽스페이서로 이루어진 복수개의 워드라인과, 상기 워드라인 사이의 공간을 완전히매립하고 상기 캡절연막의 표면과 평탄화를 이루며 서로 이격된 복수개의 플러그와, 상기 비트라인콘택 부위의 상기 플러그와 상기 캡절연막을 일부 노출시키는 콘택홀이 형성되고 상기 워드라인 및 나머지 상기 플러그와 상기 기판 표면을 덮는 층간절연층과, 상기 노출된 캡절연막을 덮도록 상기 콘택홀 내부측면에 형성된 보호막과, 상기 비트라인콘택 부위의 노출된 상기 플러그와 접촉하며 상기 제 1 방향에 수직인 제 2 방향으로 상기 층간절연층상을 달리는 복수개의 비트라인을 포함하여 이루어진다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 비트라인 제조방법은 다수개의 비트라인콘택부위와 다수개의 셀영역이 정의된 반도체 기판상에 불순물 확산영역을 가지며 게이트절연막/게이트/캡절연막으로 이루어진 복수개의 워드라인을 제 1 방향으로 길게 서로 이격되도록 형성하는 단계와, 상기 각각의 셀영역에 서로 이격되도록 상기 워드라인이 이루는 골사이에 다수개의 도전성 플러그를 형성하는 단계와, 상기 워드라인과 상기 플러그 및 노출된 상기 기판 표면상에 층간절연층을 형성하는 단계와, 상기 층간절연층의 소정부위를 제거하여 상기 비트라인콘택부위의 상기 플러그와 상기 캡절연막의 일부를 노출시키는 콘택홀을 형성하는 단계와, 노출된 상기 캡절연막을 덮도록 상기 콘택홀의 내부 측면에 절연성물질로 보호막을 형성하는 단계와, 노출된 상기 플러그 표면을 포함하는 상기 콘택홀을 매립하도록 상기 층간절연층상에 도전층을 형성하는 단계와, 상기 도전층을 패터닝하여 상기 제 1 방향과 수직인 제 2 방향으로 길게 달리는 다수개의 비트라인을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 비트라인 형성방법을 도시한 공정단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 비트라인 형성방법을 도시한 공정단면도
도 3은 본 발명에 따른 반도체장치의 비트라인 연결부를 도시한 공정단면도
본 발명은 DRAM 등의 반도체장치 제조공정에서 하부 도전층과 상부 도전층을 전기적으로 연결하는 콘택부 형성방법에 관한 것으로서 콘택홀 측면에 절연막으로 측벽스페이서를 형성하여 비트라인 형성시 발생할 수 있는 비트라인과 워드라인의 근접, 워드라인의 노출 및 비트라인과 콘택플러그간의 접촉저항 문제들을 개선한다.
즉, 본 발명에서는 워드라인 상부에 비트라인 형성시, 셀의 콘택플러그와 비트라인의 접합공정에서 발생할 수 있는 비트라인과 워드라인의 접촉 및 과도한 캐패시턴스를 감소시키기 위하여 콘택홀 개방 후 절연막으로 콘택홀 측면에 측벽스페이서를 형성한 다음 비트라인을 형성한다.
따라서, 본 발명에서는 비트라인 콘택홀 형성용 식각시 과도식각되어도 절연막인 측벽스페이서가 보호막 역할을 하므로 비트라인과 단위소자의 게이트(워드라인)와의 간격이 좁아지거나 접촉하는 것을 방지하므로, 기생캐패시턴스의 증가나 비트라인과 워드라인의 전기적 단락을 방지한다.
그리고, 콘택홀 형성을 위한 사진공정에서 오정렬이 심화되어도 절연막인 측벽스페이서가 비트라인과 워드라인의 이격거리를 확보해주므로 기생캐패시턴스나 비트라인과 워드라인의 전기적 단락을 방지한다.
또한, 콘택홀 형성이 정상적으로 이루어져도 비트라인 패터닝시 비트라인과 콘택플러그 접촉계면 모서리를 측벽스페이서가 보호하므로 식각에 의한 접촉계면의 면적이 감소하지 않아 안정적인 콘택저항을 확보한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 비트라인 형성방법을 도시한 공정단면도로서, 도 2a 내지 도 2c는 비트라인이 달리는 방향으로 절단한 모습이고 도 2d는 도 2c에 대한 워드라인이 달리는 방향으로 절단한 모습이다.
도 2a를 참조하면, 활성영역과 필드영역을 정의하는 필드산화막(도시안함)이 형성된 반도체기판인 실리콘기판(20)상에 게이트절연막(21)을 열산화막으로 형성한 후 게이트 형성을 위한 도핑된 폴리실리콘층을 증착하여 형성한 다음 그위에 캡핑용절연막으로 질화막을 증착하여 형성하고 사진식각공정(photolithography)을 실시하여 상부가 캡절연막(23)으로 보호되고 하부에 게이트절연막(21)을 개재한 워드라인(22)인 게이트라인(22)을 제 1 방향으로 달리도록 패터닝하여 형성한다.
그리고, 워드라인(22)를 이용한 이온주입으로 기판의 활성영역에 소스/드레인인 저농도 불순물 확산영역(도시안함)을 형성한 다음 워드라인(22)을 포함하는 기판(20) 전면에 절연막으로 산화막을 화학기상증착법으로 증착한다.
그 다음, 산화막에 에치백을 실시하여 잔류한 산화막으로 이루어진 게이트 측벽스페이서(24)를 형성한다.
그리고, 고농도이온주입으로 게이트(22) 주변 기판의 활성영역에 고농도 불순물 확산영역(도시안함)을 형성한다.
따라서, LDD구조를 갖는 트랜지스터가 형성되고 이를 연결하는 워드라인이 형성되었다.
그 다음, 비트라인과 연결될 콘택플러그 및 캐패시터 스토리지전극의 노드플러그를형성하기 위하여 기판(20)의 전면에 도핑된 폴리실리콘층을 CVD법으로 증착하여 형성한다.
그리고, 증착된 폴리실리콘층을 평탄화 시키기 위하여 폴리실리콘층에 화학기계적연마(chemical mechanical polishing)를 실시하여 평탄화된 폴리실리콘층을 잔류시켜 플러그를 형성하고 또한 캡핑용 절연막(23)의 표면을 노출시킨다.
그 다음, 플러그를 패터닝하여 이웃한 셀과 격리시켜 노드플러그(251)와 콘택플러그(250)를 완성한다. 따라서, 플러그들이 제거된 부위의 기판(20) 표면이 노출된다.
그리고, 노출된 기판 표면과 노드플러그(251), 콘택플러그(250) 및 캡핑용 절연막(23)을 덮도록 층간절연층(26)을 산화막 등의 절연막을 증착하여 형성한다.
도 2b를 참조하면, 층간절연층을 포토리쏘그래피로 패터닝하여 콘택플러그(25)의 표면만을 노출시키는 비트라인 콘택 형성용 콘택홀을 형성한다. 이때, 콘택홀 형성공정은, 층간절연층상에 포토레지스트를 도포한 다음, 콘택플러그(250) 상부와의 정렬마진을 고려하여 캡핑용 절연막(23)과 일부 중첩되도록 정의하는 노광 마스크를 사용한 노광 및 현상으로 포토레지스트패턴(도시안함)을 형성한 후, 포토레지스트패턴으로 보호되지 않는 노출된 층간절연층을 건식식각 등의 비등방성식각으로 제거하여 콘택홀을 형성하고, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거하는 단계로 이루어진다.
그러나, 콘택플러그(250) 개방용 콘택홀 형성시 노광마스크의 오정렬에 기인하여 콘택홀과 워드라인의 격리거리가 근접되거나 게이트라인(22)이 노출될 수 있다.
그 다음, 콘택홀에 의하여 콘택플러그(250)의 노출된 상부 표면 및 캡핑용 절연막(23) 표면을 포함하는 콘택홀과 잔류한 층간절연층(260) 표면에 층간절연층(260)과 식각선택비가 큰 질화막과 같은 절연물질층(27)을 증착하여 형성한다.
도 2c를 참조하면, 절연물질층에 층간절연층(260)의 표면을 식각정지층으로 이용하는 에치백 등의 이방성식각을 실시하여 콘택홀의 내부 측면에 잔류한 절연물질층(270)인 측벽스페이서(270)를 형성한다. 이때, 측벽스페이서(270)는 비트라인 콘택홀 형성용 식각시 과도식각되어도 보호막 역할을 하므로 비트라인과 단위소자의 게이트(워드라인)와의 간격이 좁아지거나 접촉하는 것을 방지하므로, 기생캐패시턴스의 증가나 비트라인과 워드라인의 전기적 단락을 방지한다. 그리고, 콘택홀 형성을 위한 사진공정에서 오정렬이 심화되어도 절연막인 측벽스페이서(270)가 비트라인과 워드라인(22)의 이격거리를 확보해주므로 기생캐패시턴스나 비트라인과 워드라인의 전기적 단락을 방지한다. 또한, 콘택홀 형성이 정상적으로 이루어져도 비트라인 패터닝시 비트라인과 콘택플러그(250) 접촉계면 모서리를 측벽스페이서(270)가 보호하므로 식각에 의한 접촉계면의 면적이 감소하지 않아 안정적인 콘택저항을 확보한다.
이어서, 콘택홀에 의하여 콘택플러그(150)의 노출된 상부 표면 및 측벽스페이서(270) 표면을 포함하는 콘택홀과 잔류한 층간절연층(260) 표면에 TiN 등으로 확산방지용 배리어 금속층(28)을 증착하여 형성한다.
그 다음, 배리어 금속층(28) 상에 비트라인 형성용 도전층으로 텅스텐 등의 금속을증착하여 형성한 후, 도전층과 배리어 금속층을 워드라인(22)과 수직으로 교차하여 제 2 방향으로 달리도록 동시에 패터닝하여 잔류한 배리어 금속층(28)을 하부에 개재한 비트라인(29)을 형성한다. 이때, 비트라인(29)은 도전층을 건식식각 등의 비등방성식각을 사용하는 포토리쏘그래피로 패터닝하여 형성하는데 층간절연층(260) 상에 도전층을 완전히 제거하기 위하여 과도식각을 실시한 경우에도 콘택플러그(250) 상부 표면에 보호막인 측벽스페이서(270)가 형성되어 있으므로 배리어 금속층(28)과 콘택플러그(250)가 접촉하는 모서리(CT)가 보호되어 이 부위에서의 접촉계면적이 감소하지 않으므로 저항이 증가하지 않는다. 상기와 같은 보호부위(CT)가 도 2d에 도시되어 있으며, 도 2d는 도 2c를 평면상 수직인 제 1 방향으로 자른면을 도시한 것이다.
도 3은 본 발명에 따른 반도체장치의 비트라인 연결부를 도시한 공정단면도이다.
도 3을 참조하면, 활성영역과 필드영역을 정의하는 필드산화막(도시안함)이 형성된 반도체기판인 실리콘기판(20)상에 상부가 캡절연막(23)으로 보호되고 하부에 게이트절연막(21)을 개재한 워드라인(22)인 게이트라인(22)이 제 1 방향으로 달리도록 형성되어 있다.
그리고, 워드라인(22)를 이용한 이온주입으로 기판의 활성영역에 소스/드레인인 저농도 불순물 확산영역(도시안함)이 형성되고, 워드라인(22) 측면에 산화막으로 이루어진 게이트 측벽스페이서(24)가 형성되어 있다.
그리고, 고농도이온주입으로 게이트(22) 주변 기판의 활성영역에 고농도 불순물 확산영역(도시안함)이 형성되어 있다.
따라서, LDD구조를 갖는 트랜지스터와 이를 연결하는 워드라인(22)이 형성되어 있다.
그리고, 워드라인(22) 패턴이 이루는 골을 매립하는 형태의 비트라인과 연결될 콘택플러그(250) 및 캐패시터 스토리지전극의 노드플러그(252)가 도핑된 폴리실리콘층 등의 도전물질로 이웃한 셀의 플러그들과 격리되어 형성되어 있다.
트랜지스터를 포함하는 워드라인 패턴과 노드플러그(251) 및 콘택플러그(250)와 기판표면을 덮는 층간절연층(260)이 형성되어 있고, 층간절연층(260)에는 콘택플러그(250) 상부 표면과 캡핑용 절연막(23) 표면을 일부 노출시키는 비트라인 콘택용 콘택홀이 형성되어 있다.
비트라인 콘택용 콘택홀의 내부 측면에는 노출된 캡핑용 절연막(23)을 덮는 측벽스페이서(270)가 형성되어 있다.
측벽스페이서(270)는 비트라인 콘택홀 형성용 식각시 과도식각되어도 보호막 역할을 하므로 비트라인과 단위소자의 게이트(워드라인)와의 간격이 좁아지거나 접촉하는 것을 방지하므로, 기생캐패시턴스의 증가나 비트라인과 워드라인의 전기적 단락을 방지한다. 그리고, 콘택홀 형성을 위한 사진공정에서 오정렬이 심화되어도 절연막인 측벽스페이서(270)가 비트라인과 워드라인(22)의 이격거리를 확보해주므로 기생캐패시턴스나 비트라인과 워드라인의 전기적 단락을 방지한다. 또한, 콘택홀 형성이 정상적으로 이루어져도 비트라인 패터닝시 비트라인과 콘택플러그(250) 접촉계면 모서리를 측벽스페이서(270)가 보호하므로 식각에 의한 접촉계면의 면적이 감소하지 않아 안정적인 콘택저항을 확보한다.
콘택홀에 의하여 콘택플러그(250)의 노출된 상부 표면 및 측벽스페이서(270) 표면을 포함하는 콘택홀과 잔류한 층간절연층(260) 표면에 워드라인(22)과 수직으로 교차하여 제 2 방향으로 달리도록 배리어 금속층(28)을 하부에 개재한 비트라인(29)이 형성되어 있다. 이때, 비트라인(29)은 콘택플러그(250) 상부 표면에 보호막인 측벽스페이서(270)가 형성되어 있으므로 배리어 금속층(28)과 콘택플러그(250)가 접촉하는 모서리가 보호되어 이 부위에서의 접촉계면적이 감소하지 않으므로 저항이 증가하지 않는다.
따라서, 본 발명은 비트라인 콘택홀 형성용 식각시 과도식각되어도 절연막인 측벽스페이서가 보호막 역할을 하므로 비트라인과 단위소자의 게이트(워드라인)와의 간격이 좁아지거나 접촉하는 것을 방지하므로, 기생캐패시턴스의 증가나 비트라인과 워드라인의 전기적 단락을 방지한다.
그리고, 콘택홀 형성을 위한 사진공정에서 오정렬이 심화되어도 절연막인 측벽스페이서가 비트라인과 워드라인의 이격거리를 확보해주므로 기생캐패시턴스나 비트라인과 워드라인의 전기적 단락을 방지한다.
또한, 콘택홀 형성이 정상적으로 이루어져도 비트라인 패터닝시 비트라인과 콘택플러그 접촉계면 모서리를 측벽스페이서가 보호하므로 식각에 의한 접촉계면의 면적이 감소하지 않아 안정적인 콘택저항을 확보하는 장점이 있다.

Claims (10)

  1. 복수개의 활성영역과 필드영역 그리고 비트라인콘택 부위가 정의된 상기 반도체기판상에 제 1 방향으로 형성된 불순물 확산영역 및 캡절연막/게이트라인/게이트절연막/게이트측벽스페이서로 이루어진 복수개의 워드라인과,
    상기 워드라인 사이의 공간을 완전히 매립하고 상기 캡절연막의 표면과 평탄화를 이루며 서로 이격된 복수개의 플러그와,
    상기 비트라인콘택 부위의 상기 플러그와 상기 캡절연막을 일부 노출시키는 콘택홀이 형성되고 상기 워드라인 및 나머지 상기 플러그와 상기 기판 표면을 덮는 층간절연층과,
    상기 노출된 캡절연막을 덮도록 상기 콘택홀 내부측면에 형성된 보호막과,
    상기 비트라인콘택 부위의 노출된 상기 플러그와 접촉하며 상기 제 1 방향에 수직인 제 2 방향으로 상기 층간절연층상을 달리는 복수개의 비트라인으로 이루어진 반도체장치의 비트라인.
  2. 청구항 1에 있어서,
    상기 비트라인은 하부에 배리어 금속층을 개재하여 형성된 것이 특징인 반도체장치의 비트라인.
  3. 청구항 1에 있어서,
    상기 보호막은 상기 층간절연층과 식각선택비가 큰 물질로 형성된 것이 특징인 반도체장치의 비트라인.
  4. 청구항 1에 있어서,
    상기 비트라인과 상기 비트라인콘택 부위의 상기 플러그 계면 모서리는 상기 보호막으로 덮혀있는 것이 특징인 반도체장치의 비트라인.
  5. 다수개의 비트라인콘택부위와 다수개의 셀영역이 정의된 반도체 기판상에 불순물 확산영역을 가지며 게이트절연막/게이트/캡절연막으로 이루어진 복수개의 워드라인을 제 1 방향으로 길게 서로 이격되도록 형성하는 단계와,
    상기 각각의 셀영역에 서로 이격되도록 상기 워드라인이 이루는 골사이에 다수개의 도전성 플러그를 형성하는 단계와,
    상기 워드라인과 상기 플러그 및 노출된 상기 기판 표면상에 층간절연층을 형성하는 단계와,
    상기 층간절연층의 소정부위를 제거하여 상기 비트라인콘택부위의 상기 플러그와 상기 캡절연막의 일부를 노출시키는 콘택홀을 형성하는 단계와,
    노출된 상기 캡절연막을 덮도록 상기 콘택홀의 내부 측면에 절연성물질로 보호막을 형성하는 단계와,
    노출된 상기 플러그 표면을 포함하는 상기 콘택홀을 매립하도록 상기 층간절연층상에 도전층을 형성하는 단계와,
    상기 도전층을 패터닝하여 상기 제 1 방향과 수직인 제 2 방향으로 길게 달리는 다수개의 비트라인을 형성하는 단계로 이루어진 반도체장치의 비트라인 제조방법.
  6. 청구항 5에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 층간절연층과 식각선택비가 큰 절연막을 상기 콘택홀을 포함하는 상기 층간절연층상에 형성하는 단계와,
    상기 층간절연층의 표면을 식각정지층으로 이용하는 에치백을 상기 절연막에 실시하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 비트라인 제조방법.
  7. 청구항 5에 있어서,
    상기 도전층은 확산방지용 배리어 금속층을 하부에 개재하여 형성하는 것이 특징인 반도체장치의 비트라인 제조방법.
  8. 청구항 5에 있어서,
    상기 도전층은 TiN/W로 구성된 적층구조로 형성하는 것이 특징인 반도체장치의 비트라인 제조방법.
  9. 청구항 5에 있어서,
    상기 비트라인을 형성하는 단계의 상기 에치백은 과도식각으로 실시하는 것이 특징인 반도체장치의 비트라인 제조방법.
  10. 청구항 5에 있어서,
    상기 콘택홀의 직경은 상기 플러그의 상부 직경보다 크게 형성하는 것이 특징인 반도체장치의 비트라인 제조방법.
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