JPH11330238A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11330238A JPH11330238A JP10132312A JP13231298A JPH11330238A JP H11330238 A JPH11330238 A JP H11330238A JP 10132312 A JP10132312 A JP 10132312A JP 13231298 A JP13231298 A JP 13231298A JP H11330238 A JPH11330238 A JP H11330238A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Abstract
(57)【要約】
【課題】 多層構造を有し層間接続用のコネクションパ
ッドを備えた半導体装置の製造方法において、リソグラ
フィ工程でのミスアライメントによるコンタクトプラグ
のエッチングを防止し、コンタクト抵抗の増大を防ぐ。 【解決手段】 コネクションパッド分離用絶縁膜１０８
および第一の導電膜１１１（サイドウォール）をマスク
として層間絶縁膜１０７をエッチングしてコンタクトホ
ールを形成し、このコンタクトホールを埋め込むように
全面に第二の導電膜１１３を形成した後、ＣＭＰにより
第二の導電膜１１３の一部を除去してコネクションパッ
ド１１４を形成する。
ッドを備えた半導体装置の製造方法において、リソグラ
フィ工程でのミスアライメントによるコンタクトプラグ
のエッチングを防止し、コンタクト抵抗の増大を防ぐ。 【解決手段】 コネクションパッド分離用絶縁膜１０８
および第一の導電膜１１１（サイドウォール）をマスク
として層間絶縁膜１０７をエッチングしてコンタクトホ
ールを形成し、このコンタクトホールを埋め込むように
全面に第二の導電膜１１３を形成した後、ＣＭＰにより
第二の導電膜１１３の一部を除去してコネクションパッ
ド１１４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、多層構造を有し、
層間接続用のコネクションパッドを備えた半導体装置の
製造方法に関する。
層間接続用のコネクションパッドを備えた半導体装置の
製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭなどの半導体メモリは、記憶容
量を大きくするため高集積化、微細化が進み、フォトリ
ソグラフィ工程でのミスアライメントマージンが小さく
なっている。このため、自己整合的なプロセスを用いた
り、ミスアライメントマージンを大きくできるような工
夫がなされている。例えば、コンタクトホールを開口す
る領域の下層にコネクションパッドを用いることで、コ
ンタクトホールのミスアライメントマージンを大きくで
きることなどがあげられる。
量を大きくするため高集積化、微細化が進み、フォトリ
ソグラフィ工程でのミスアライメントマージンが小さく
なっている。このため、自己整合的なプロセスを用いた
り、ミスアライメントマージンを大きくできるような工
夫がなされている。例えば、コンタクトホールを開口す
る領域の下層にコネクションパッドを用いることで、コ
ンタクトホールのミスアライメントマージンを大きくで
きることなどがあげられる。
【０００３】図９〜１５に従来のコネクションパッドの
形成方法を示す。まず、半導体基板２０１の主面上にＬ
ＯＣＯＳ法などを用いて素子分離膜２０２を形成する。
次に、ゲート酸化膜２０３を５ｎｍ〜１０ｎｍ形成し、
所望の素子領域にゲート電極２０４を形成する。ゲート
電極２０４は、ポリシリコン１００ｎｍ、タングステン
シリサイド１５０ｎｍを順次堆積して形成するポリサイ
ド構造などを用いる。その後、トランジスタのソース、
ドレイン領域２０６を形成するために、ゲート電極２０
４をマスクとして、イオン注入によってＰ（リン）やＡ
ｓ（ヒ素）などの不純物を注入する（図９）。
形成方法を示す。まず、半導体基板２０１の主面上にＬ
ＯＣＯＳ法などを用いて素子分離膜２０２を形成する。
次に、ゲート酸化膜２０３を５ｎｍ〜１０ｎｍ形成し、
所望の素子領域にゲート電極２０４を形成する。ゲート
電極２０４は、ポリシリコン１００ｎｍ、タングステン
シリサイド１５０ｎｍを順次堆積して形成するポリサイ
ド構造などを用いる。その後、トランジスタのソース、
ドレイン領域２０６を形成するために、ゲート電極２０
４をマスクとして、イオン注入によってＰ（リン）やＡ
ｓ（ヒ素）などの不純物を注入する（図９）。
【０００４】次に、層間絶縁膜２０７を５００ｎｍ〜８
００ｎｍ堆積する。層間絶縁膜２０７には、ＢＰＳＧ
膜、ＰＳＧ膜、ＵＳＧ膜などの単層およびそれらの多層
膜を用いる。次に、層間絶縁膜２０７上にフォトレジス
ト２０８を塗布し、フォトリソグラフィ工程においてパ
ターニングする（図１０）。
００ｎｍ堆積する。層間絶縁膜２０７には、ＢＰＳＧ
膜、ＰＳＧ膜、ＵＳＧ膜などの単層およびそれらの多層
膜を用いる。次に、層間絶縁膜２０７上にフォトレジス
ト２０８を塗布し、フォトリソグラフィ工程においてパ
ターニングする（図１０）。
【０００５】その後、層間絶縁膜２０７にパッドコンタ
クト２０９を開口し、つづいてフォトレジスト２０８を
除去する（図１１）。エッチングには、プラズマエッチ
ング法、反応性イオンエッチング（ＲＩＥ）法などのド
ライエッチング法を用いる。
クト２０９を開口し、つづいてフォトレジスト２０８を
除去する（図１１）。エッチングには、プラズマエッチ
ング法、反応性イオンエッチング（ＲＩＥ）法などのド
ライエッチング法を用いる。
【０００６】つづいてポリシリコン２１０を８０ｎｍ〜
１５０ｎｍ堆積した後（図１２）、フォトレジスト２１
１をフォトリソグラフィ工程でパターニングする（図１
３）。このフォトレジスト２１１をマスクとしてポリシ
リコン２１０をエッチングし、コネクションパッド２１
２を形成する（図１４）。
１５０ｎｍ堆積した後（図１２）、フォトレジスト２１
１をフォトリソグラフィ工程でパターニングする（図１
３）。このフォトレジスト２１１をマスクとしてポリシ
リコン２１０をエッチングし、コネクションパッド２１
２を形成する（図１４）。
【０００７】最後に、ビットコンタクト２１４、ビット
線２１５、キャパシタ２２２を形成し、半導体装置を完
成する（図１５）。
線２１５、キャパシタ２２２を形成し、半導体装置を完
成する（図１５）。
【０００８】
【発明が解決しようとする課題】ところが上記従来技術
による製造方法では、コネクションパッドを形成する場
合に、フォトリソグラフィ工程時に生じるミスアライメ
ント（フォトリソグラフィの位置合わせのずれが生じる
こと）が生じ、これによりコネクションパッドのエッチ
ング時にパッドコンタクトに埋め込まれたポリシリコン
がエッチングされ、プラグロスによってコンタクト抵抗
が増大するという問題が生じることがあった。
による製造方法では、コネクションパッドを形成する場
合に、フォトリソグラフィ工程時に生じるミスアライメ
ント（フォトリソグラフィの位置合わせのずれが生じる
こと）が生じ、これによりコネクションパッドのエッチ
ング時にパッドコンタクトに埋め込まれたポリシリコン
がエッチングされ、プラグロスによってコンタクト抵抗
が増大するという問題が生じることがあった。
【０００９】
【課題を解決するための手段】上記課題を解決する本発
明によれば、半導体基板上に、拡散層および電極を含む
素子領域を形成する工程と、前記素子領域を埋め込むよ
うに層間絶縁膜を形成する工程と、前記層間絶縁膜上の
所定箇所にコネクションパッド分離用絶縁膜を形成する
工程と、前記コネクションパッド分離用絶縁膜をマスク
として、前記層間絶縁膜をエッチングし、前記拡散層お
よび／または前記電極に達する複数のコンタクトホール
を形成する工程と、前記複数のコンタクトホールを埋め
込むように全面に導電膜を形成する工程と、全面をドラ
イエッチングまたは化学的機械的研磨することにより前
記導電膜の一部を除去し、前記コネクションパッド分離
用絶縁膜の表面を露出させ、コネクションパッドを形成
する工程と、を有することを特徴とする半導体装置の製
造方法、が提供される。
明によれば、半導体基板上に、拡散層および電極を含む
素子領域を形成する工程と、前記素子領域を埋め込むよ
うに層間絶縁膜を形成する工程と、前記層間絶縁膜上の
所定箇所にコネクションパッド分離用絶縁膜を形成する
工程と、前記コネクションパッド分離用絶縁膜をマスク
として、前記層間絶縁膜をエッチングし、前記拡散層お
よび／または前記電極に達する複数のコンタクトホール
を形成する工程と、前記複数のコンタクトホールを埋め
込むように全面に導電膜を形成する工程と、全面をドラ
イエッチングまたは化学的機械的研磨することにより前
記導電膜の一部を除去し、前記コネクションパッド分離
用絶縁膜の表面を露出させ、コネクションパッドを形成
する工程と、を有することを特徴とする半導体装置の製
造方法、が提供される。
【００１０】本発明によれば、パターニングされたコネ
クションパッド分離用絶縁膜を予め形成し、その後、導
電膜を埋め込むことにより、コネクションパッドを形成
する。すなわち、従来技術においてなされていた、フォ
トレジストをマスクとしたエッチングによるコネクショ
ンパッドのパターニングが不要となる。このため、リソ
グラフィ工程でのミスアライメントによるコンタクトプ
ラグのエッチングを防止でき、コンタクト抵抗の増大を
防ぐことができる。本発明において、前記コンタクトホ
ールは、前記拡散層および／または前記電極と接する箇
所のコンタクト径が、前記コネクションパッド部のコン
タクト径よりも狭くなっていることが好ましい。たとえ
ばコンタクトホールに、コネクションパッド部が広くな
るようなテーパーをつけることが好ましい。このように
することによってコネクションパッドの幅を広くするこ
とができ、ミスアライメントマージンをより広くとるこ
とができ、また、コンタクト抵抗の低減を図ることがで
きる。
クションパッド分離用絶縁膜を予め形成し、その後、導
電膜を埋め込むことにより、コネクションパッドを形成
する。すなわち、従来技術においてなされていた、フォ
トレジストをマスクとしたエッチングによるコネクショ
ンパッドのパターニングが不要となる。このため、リソ
グラフィ工程でのミスアライメントによるコンタクトプ
ラグのエッチングを防止でき、コンタクト抵抗の増大を
防ぐことができる。本発明において、前記コンタクトホ
ールは、前記拡散層および／または前記電極と接する箇
所のコンタクト径が、前記コネクションパッド部のコン
タクト径よりも狭くなっていることが好ましい。たとえ
ばコンタクトホールに、コネクションパッド部が広くな
るようなテーパーをつけることが好ましい。このように
することによってコネクションパッドの幅を広くするこ
とができ、ミスアライメントマージンをより広くとるこ
とができ、また、コンタクト抵抗の低減を図ることがで
きる。
【００１１】また、本発明によれば、半導体基板上に、
拡散層および電極を含む素子領域を形成する工程と、前
記素子領域を埋め込むように層間絶縁膜を形成する工程
と、前記層間絶縁膜上の所定箇所にコネクションパッド
分離用絶縁膜を形成する工程と、前記コネクションパッ
ド分離用絶縁膜を覆うように全面に第一の導電膜を形成
する工程と、前記第一の導電膜をエッチバックして、コ
ンタクトホール形成箇所の前記層間絶縁膜を露出させる
工程と、前記コネクションパッド分離用絶縁膜および前
記第一の導電膜をマスクとして、前記層間絶縁膜をエッ
チングし、前記拡散層および／または前記電極に達する
複数のコンタクトホールを形成する工程と、前記複数の
コンタクトホールを埋め込むように全面に第二の導電膜
を形成する工程と、全面をドライエッチングまたは化学
的機械的研磨することにより少なくとも前記第二の導電
膜の一部を除去して、前記コネクションパッド分離用絶
縁膜の表面を露出させ、コネクションパッドを形成する
工程と、を有することを特徴とする半導体装置の製造方
法、が提供される。
拡散層および電極を含む素子領域を形成する工程と、前
記素子領域を埋め込むように層間絶縁膜を形成する工程
と、前記層間絶縁膜上の所定箇所にコネクションパッド
分離用絶縁膜を形成する工程と、前記コネクションパッ
ド分離用絶縁膜を覆うように全面に第一の導電膜を形成
する工程と、前記第一の導電膜をエッチバックして、コ
ンタクトホール形成箇所の前記層間絶縁膜を露出させる
工程と、前記コネクションパッド分離用絶縁膜および前
記第一の導電膜をマスクとして、前記層間絶縁膜をエッ
チングし、前記拡散層および／または前記電極に達する
複数のコンタクトホールを形成する工程と、前記複数の
コンタクトホールを埋め込むように全面に第二の導電膜
を形成する工程と、全面をドライエッチングまたは化学
的機械的研磨することにより少なくとも前記第二の導電
膜の一部を除去して、前記コネクションパッド分離用絶
縁膜の表面を露出させ、コネクションパッドを形成する
工程と、を有することを特徴とする半導体装置の製造方
法、が提供される。
【００１２】本発明によれば、コネクションパッドの幅
を広くすることができるので、ミスアライメントマージ
ンを広くとることができ、また、ミスアライメントによ
るコンタクトプラグのプラグロスによるコンタクト抵抗
の増大を防止できる。さらに、本発明によれば、レジス
トをマスクとして形成されたコネクションパッド分離用
絶縁膜のパターニングの間隔より狭い径のコンタクトホ
ールが形成されるため、フォトレジストの限界値よりも
微細なホール、たとえば最小コンタクト径が０．２μｍ
以下さらには０．１６μｍ以下のホールを形成すること
もできる。このため、微細化された素子においてもパッ
ドコンタクトとゲート電極とのショートを効果的に防止
することができる。
を広くすることができるので、ミスアライメントマージ
ンを広くとることができ、また、ミスアライメントによ
るコンタクトプラグのプラグロスによるコンタクト抵抗
の増大を防止できる。さらに、本発明によれば、レジス
トをマスクとして形成されたコネクションパッド分離用
絶縁膜のパターニングの間隔より狭い径のコンタクトホ
ールが形成されるため、フォトレジストの限界値よりも
微細なホール、たとえば最小コンタクト径が０．２μｍ
以下さらには０．１６μｍ以下のホールを形成すること
もできる。このため、微細化された素子においてもパッ
ドコンタクトとゲート電極とのショートを効果的に防止
することができる。
【００１３】
【発明の実施の形態】本発明における半導体基板とは、
ｎ型またはｐ型のシリコン基板を示す。
ｎ型またはｐ型のシリコン基板を示す。
【００１４】本発明における素子領域とは、拡散層、電
極等を含む領域であって、たとえばトランジスタ等が形
成される領域である。電極とは、ゲート電極や、その他
の機能を有する電極をいう。
極等を含む領域であって、たとえばトランジスタ等が形
成される領域である。電極とは、ゲート電極や、その他
の機能を有する電極をいう。
【００１５】本発明における導電膜、第一の導電膜、第
二の導電膜を構成する材料としては、たとえば、ポリシ
リコン、ドープドポリシリコンなどを用いる。このよう
な材料を用いれば、バリア膜の形成等の工程が不要とな
り、工程の煩雑化を回避できる。
二の導電膜を構成する材料としては、たとえば、ポリシ
リコン、ドープドポリシリコンなどを用いる。このよう
な材料を用いれば、バリア膜の形成等の工程が不要とな
り、工程の煩雑化を回避できる。
【００１６】本発明におけるコネクションパッド分離用
絶縁膜は、後に形成される個々のコネクションパッドを
電気的に分離する役割を有する。したがって、コネクシ
ョンパッド分離用絶縁膜は、コンタクトホール形成箇所
を除く領域に設けられる。
絶縁膜は、後に形成される個々のコネクションパッドを
電気的に分離する役割を有する。したがって、コネクシ
ョンパッド分離用絶縁膜は、コンタクトホール形成箇所
を除く領域に設けられる。
【００１７】またコネクションパッド分離用絶縁膜を適
宜に配置し、下層の素子領域に設けられた拡散層や電極
を接続することもできる。たとえば、ゲート電極とドレ
イン領域を接続してこれらを同電位に保つ構造とするこ
ともできる。
宜に配置し、下層の素子領域に設けられた拡散層や電極
を接続することもできる。たとえば、ゲート電極とドレ
イン領域を接続してこれらを同電位に保つ構造とするこ
ともできる。
【００１８】本発明において、コネクションパッド分離
用絶縁膜はたとえば以下の方法で形成することができ
る。すなわち、層間絶縁膜上に全面に絶縁膜を形成した
後、該絶縁膜上の所定箇所にレジスト膜を形成し、該レ
ジスト膜をマスクとしてドライエッチングを行うことに
より、コネクションパッド分離用絶縁膜を所定箇所に形
成することができる。このような方法によれば、コネク
ションパッドを所望の箇所に精度良く配置することがで
きる。
用絶縁膜はたとえば以下の方法で形成することができ
る。すなわち、層間絶縁膜上に全面に絶縁膜を形成した
後、該絶縁膜上の所定箇所にレジスト膜を形成し、該レ
ジスト膜をマスクとしてドライエッチングを行うことに
より、コネクションパッド分離用絶縁膜を所定箇所に形
成することができる。このような方法によれば、コネク
ションパッドを所望の箇所に精度良く配置することがで
きる。
【００１９】コネクションパッド分離用絶縁膜を構成す
る材料としては、シリコン窒化膜が好ましい。このよう
な材料を選択することにより、個々のコネクションパッ
ドを確実に絶縁できる。また、上述した、全面に絶縁膜
を形成した後、ドライエッチングを行うことによりコネ
クションパッド分離用絶縁膜を形成する方法をとる場
合、成膜、エッチング等の操作を比較的容易に行うこと
ができる。さらに、コネクションパッド分離用絶縁膜を
形成した後、全面をドライエッチング、または化学的機
械的研磨（ＣＭＰ）する際に、導電膜（例えばポリシリ
コン）との間で充分な選択比をとることができるという
利点を有する。コネクションパッド分離用絶縁膜の上に
形成された導電膜は完全に除去することが好ましいた
め、一定程度のオーバーエッチングを行う必要がある。
したがって導電膜との間で充分な選択比が得られれば、
導電膜のエッチングまたは研磨が過剰に進行することを
防止できる。
る材料としては、シリコン窒化膜が好ましい。このよう
な材料を選択することにより、個々のコネクションパッ
ドを確実に絶縁できる。また、上述した、全面に絶縁膜
を形成した後、ドライエッチングを行うことによりコネ
クションパッド分離用絶縁膜を形成する方法をとる場
合、成膜、エッチング等の操作を比較的容易に行うこと
ができる。さらに、コネクションパッド分離用絶縁膜を
形成した後、全面をドライエッチング、または化学的機
械的研磨（ＣＭＰ）する際に、導電膜（例えばポリシリ
コン）との間で充分な選択比をとることができるという
利点を有する。コネクションパッド分離用絶縁膜の上に
形成された導電膜は完全に除去することが好ましいた
め、一定程度のオーバーエッチングを行う必要がある。
したがって導電膜との間で充分な選択比が得られれば、
導電膜のエッチングまたは研磨が過剰に進行することを
防止できる。
【００２０】本発明において、層間絶縁膜を構成する材
料としては、ＢＰＳＧ膜、ＰＳＧ膜、ＵＳＧ膜などの単
層およびそれらの多層膜を用いる。このような材料を選
択することにより確実に絶縁をとることができ、また、
上述した、全面に絶縁膜を形成した後、エッチバックに
よりコネクションパッド分離用絶縁膜を形成する方法を
とる場合に、エッチバックの際、コネクションパッド分
離用絶縁膜と層間絶縁膜との間で充分な選択比を得るこ
とができる。
料としては、ＢＰＳＧ膜、ＰＳＧ膜、ＵＳＧ膜などの単
層およびそれらの多層膜を用いる。このような材料を選
択することにより確実に絶縁をとることができ、また、
上述した、全面に絶縁膜を形成した後、エッチバックに
よりコネクションパッド分離用絶縁膜を形成する方法を
とる場合に、エッチバックの際、コネクションパッド分
離用絶縁膜と層間絶縁膜との間で充分な選択比を得るこ
とができる。
【００２１】以下、本発明の好ましい実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２２】まず図１のように半導体基板１０１上に素
子領域を形成する。本実施の形態では、シリコン基板を
用い、その上に拡散層１０６およびゲート電極を含むト
ランジスタが形成されている。素子領域には、他の電極
や各種配線層が設けられていても良い。
子領域を形成する。本実施の形態では、シリコン基板を
用い、その上に拡散層１０６およびゲート電極を含むト
ランジスタが形成されている。素子領域には、他の電極
や各種配線層が設けられていても良い。
【００２３】次に、図２に示すように層間絶縁膜１０７
および、シリコン窒化膜１０８を順次堆積し、フォトレ
ジスト１０９をパターニングする。シリコン窒化膜１０
８は、後にコネクションパッド分離用絶縁膜となる。
および、シリコン窒化膜１０８を順次堆積し、フォトレ
ジスト１０９をパターニングする。シリコン窒化膜１０
８は、後にコネクションパッド分離用絶縁膜となる。
【００２４】つづいてフォトレジスト１０９をマスクと
してシリコン窒化膜をエッチングし、その後ポリシリコ
ン１１０（第一の導電膜）を堆積する（図３）。
してシリコン窒化膜をエッチングし、その後ポリシリコ
ン１１０（第一の導電膜）を堆積する（図３）。
【００２５】次にポリシリコンをエッチバックし、図４
のようにポリシリコンサイドウォールを形成する。
のようにポリシリコンサイドウォールを形成する。
【００２６】次いでシリコン窒化膜およびポリシリコン
をマスクとして、コンタクトホールを開口する（図
５）。本実施形態では拡散層１０６に達するコンタクト
ホールが形成されているが、ゲート電極に達するホール
が形成されてもよい。なお、本発明の方法はＤＲＡＭや
ＳＲＡＭの製造に適用した場合に効果的であるが、半導
体基板上に形成される素子構造に特に制限はない。した
がって、コンタクトホールが拡散層やゲート電極以外の
箇所に接続する形態であってもよい。
をマスクとして、コンタクトホールを開口する（図
５）。本実施形態では拡散層１０６に達するコンタクト
ホールが形成されているが、ゲート電極に達するホール
が形成されてもよい。なお、本発明の方法はＤＲＡＭや
ＳＲＡＭの製造に適用した場合に効果的であるが、半導
体基板上に形成される素子構造に特に制限はない。した
がって、コンタクトホールが拡散層やゲート電極以外の
箇所に接続する形態であってもよい。
【００２７】次に図６のようにポリシリコン（第二の導
電膜）を埋め込む。その後、ポリシリコンの一部をエッ
チバックして、前記コネクションパッド分離用絶縁膜の
表面を露出させる（図７）。これによりコネクションパ
ッド１１４が形成される。
電膜）を埋め込む。その後、ポリシリコンの一部をエッ
チバックして、前記コネクションパッド分離用絶縁膜の
表面を露出させる（図７）。これによりコネクションパ
ッド１１４が形成される。
【００２８】その後、コネクションパッド１１４を通じ
てイオン注入することにより、コネクションパッド１１
４およびコンタクトプラグ部のポリシリコンの導電性を
向上させる。
てイオン注入することにより、コネクションパッド１１
４およびコンタクトプラグ部のポリシリコンの導電性を
向上させる。
【００２９】本実施形態では、図７のように、コネクシ
ョンパッド１１４、コンタクトプラグを含む断面Ｔ字形
状の導電膜が形成される。このような形状の導電膜は、
絶縁膜上に開口径の小さいマスクを形成して深いホール
を設けた後、開口径の大きいマスクを形成して浅いホー
ルを設けるという方法によっても形成することができ
る。しかしこの場合、フォトレジスト工程を２回必要と
する上、浅いホールを形成する際のエッチングストッパ
ー層を設ける必要があり、工程が煩雑になる。本発明
は、このような工程の煩雑化をもたらすことなく、エッ
チングによる損傷のないコネクションパッドを形成する
ことができるという効果を有する。さらに、本発明によ
れば、本実施形態の図５から明らかなように、レジスト
をマスクとして形成されたコネクションパッド分離用絶
縁膜（シリコン窒化膜１０８）のパターニングの間隔よ
り狭いホールが形成されるので、素子の微細化を図る上
で有利である。
ョンパッド１１４、コンタクトプラグを含む断面Ｔ字形
状の導電膜が形成される。このような形状の導電膜は、
絶縁膜上に開口径の小さいマスクを形成して深いホール
を設けた後、開口径の大きいマスクを形成して浅いホー
ルを設けるという方法によっても形成することができ
る。しかしこの場合、フォトレジスト工程を２回必要と
する上、浅いホールを形成する際のエッチングストッパ
ー層を設ける必要があり、工程が煩雑になる。本発明
は、このような工程の煩雑化をもたらすことなく、エッ
チングによる損傷のないコネクションパッドを形成する
ことができるという効果を有する。さらに、本発明によ
れば、本実施形態の図５から明らかなように、レジスト
をマスクとして形成されたコネクションパッド分離用絶
縁膜（シリコン窒化膜１０８）のパターニングの間隔よ
り狭いホールが形成されるので、素子の微細化を図る上
で有利である。
【００３０】
【実施例】本発明の実施例についてＤＲＡＭ（ダイナミ
ックＲＡＭ）を例にとって説明する。まず、図１に示す
ように、半導体基板１０１の主面上にＬＯＣＯＳ法など
を用いて素子分離膜１０２を形成する。次に、ゲート酸
化膜１０３を５ｎｍ〜１０ｎｍ形成し、所望の素子領域
にゲート電極１０４を形成する。ゲート電極１０４は、
例えば、ポリシリコン１００ｎｍ、タングステンシリサ
イド１５０ｎｍを順次堆積して形成するポリサイド構造
などを用いる。その後、トランジスタのソース、ドレイ
ン領域１０６を形成するために、ゲート電極１０４をマ
スクとして、イオン注入によってＰ（リン）やＡｓ（ヒ
素）などの不純物を注入し、素子領域を形成する。
ックＲＡＭ）を例にとって説明する。まず、図１に示す
ように、半導体基板１０１の主面上にＬＯＣＯＳ法など
を用いて素子分離膜１０２を形成する。次に、ゲート酸
化膜１０３を５ｎｍ〜１０ｎｍ形成し、所望の素子領域
にゲート電極１０４を形成する。ゲート電極１０４は、
例えば、ポリシリコン１００ｎｍ、タングステンシリサ
イド１５０ｎｍを順次堆積して形成するポリサイド構造
などを用いる。その後、トランジスタのソース、ドレイ
ン領域１０６を形成するために、ゲート電極１０４をマ
スクとして、イオン注入によってＰ（リン）やＡｓ（ヒ
素）などの不純物を注入し、素子領域を形成する。
【００３１】半導体基板１０１上にトランジスタを形成
した後、層間絶縁膜１０７を４００ｎｍ〜７００ｎｍ堆
積する。層間絶縁膜１０７には、ＢＰＳＧ膜、ＰＳＧ
膜、ＵＳＧ膜などの単層およびそれらの多層膜を用い
る。つづいてシリコン窒化膜１０８を１００ｎｍ〜２０
０ｎｍ堆積する。このシリコン窒化膜１０８は、後にコ
ネクションパッド分離用絶縁膜となる。次に、シリコン
窒化膜１０８上にフォトレジスト１０９を塗布し、フォ
トリソグラフィ工程によりパターニングする（図２）。
した後、層間絶縁膜１０７を４００ｎｍ〜７００ｎｍ堆
積する。層間絶縁膜１０７には、ＢＰＳＧ膜、ＰＳＧ
膜、ＵＳＧ膜などの単層およびそれらの多層膜を用い
る。つづいてシリコン窒化膜１０８を１００ｎｍ〜２０
０ｎｍ堆積する。このシリコン窒化膜１０８は、後にコ
ネクションパッド分離用絶縁膜となる。次に、シリコン
窒化膜１０８上にフォトレジスト１０９を塗布し、フォ
トリソグラフィ工程によりパターニングする（図２）。
【００３２】次いで、層間絶縁膜１０７をストッパにし
て、シリコン窒化膜１０８をエッチングする。エッチン
グには、プラズマエッチング法、反応性イオンエッチン
グ（ＲＩＥ）法などのドライエッチング法を用いる。フ
ォトレジスト１０９を除去後、全面にポリシリコン１１
０を８０ｎｍ〜１５０ｎｍ堆積し、エッチバックするこ
とによりコンタクトホール形成箇所の層間絶縁膜１０７
表面を露出させる（図４）。これによりコネクションパ
ッド分離用絶縁膜（窒化シリコン膜）１０８の側壁にポ
リシリコンサイドウォール１１１が形成される。
て、シリコン窒化膜１０８をエッチングする。エッチン
グには、プラズマエッチング法、反応性イオンエッチン
グ（ＲＩＥ）法などのドライエッチング法を用いる。フ
ォトレジスト１０９を除去後、全面にポリシリコン１１
０を８０ｎｍ〜１５０ｎｍ堆積し、エッチバックするこ
とによりコンタクトホール形成箇所の層間絶縁膜１０７
表面を露出させる（図４）。これによりコネクションパ
ッド分離用絶縁膜（窒化シリコン膜）１０８の側壁にポ
リシリコンサイドウォール１１１が形成される。
【００３３】その後、図５に示すように、シリコン窒化
膜１０８、ポリシリコンサイドウォール１１１をマスク
として、層間絶縁膜１０７をエッチングし、拡散層１０
６に達するコンタクトホール１１２を形成する。
膜１０８、ポリシリコンサイドウォール１１１をマスク
として、層間絶縁膜１０７をエッチングし、拡散層１０
６に達するコンタクトホール１１２を形成する。
【００３４】このコンタクトホール１１２を埋め込むよ
うに、ポリシリコン１１３を堆積する（図６）。そし
て、ポリシリコン１１３をドライエッチング法によって
エッチバックするか、あるいはＣＭＰを用いてコネクシ
ョンパッド１１４を形成する。ポリシリコン１１０、１
１３は、コンタクト抵抗の低抵抗化のために、スパッタ
法またはＣＶＤ法で堆積した後か、コネクションパッド
を形成した後にＰ（リン）などの不純物を注入する。注
入エネルギーは、コネクションパッド１１４だけでなく
コンタクトプラグ部のポリシリコンにも不純物が注入さ
れるようなエネルギーとすることが好ましい。たとえば
５０ｋｅＶ程度とする。このようにすることによってコ
ンタクト抵抗の低減を図ることができる。なお、ポリシ
リコン１１０、１１３にリンドープドポリシリコンを用
いても良い。
うに、ポリシリコン１１３を堆積する（図６）。そし
て、ポリシリコン１１３をドライエッチング法によって
エッチバックするか、あるいはＣＭＰを用いてコネクシ
ョンパッド１１４を形成する。ポリシリコン１１０、１
１３は、コンタクト抵抗の低抵抗化のために、スパッタ
法またはＣＶＤ法で堆積した後か、コネクションパッド
を形成した後にＰ（リン）などの不純物を注入する。注
入エネルギーは、コネクションパッド１１４だけでなく
コンタクトプラグ部のポリシリコンにも不純物が注入さ
れるようなエネルギーとすることが好ましい。たとえば
５０ｋｅＶ程度とする。このようにすることによってコ
ンタクト抵抗の低減を図ることができる。なお、ポリシ
リコン１１０、１１３にリンドープドポリシリコンを用
いても良い。
【００３５】その後、図８に示すようにビットコンタク
ト１１６、ビット線１１８、キャパシタ１２３などを形
成し、半導体装置を完成する。
ト１１６、ビット線１１８、キャパシタ１２３などを形
成し、半導体装置を完成する。
【００３６】本実施例の方法によれば、コネクションパ
ッドをパッドコンタクトと自己整合的に形成するため、
コネクションパッドを形成するためのフォトリソグラフ
ィ工程を省くことができ、フォトリソグラフィ工程での
ミスアライメントによるポリシリコンプラグのエッチン
グに起因するコンタクト抵抗の増大を防ぐことができ
る。
ッドをパッドコンタクトと自己整合的に形成するため、
コネクションパッドを形成するためのフォトリソグラフ
ィ工程を省くことができ、フォトリソグラフィ工程での
ミスアライメントによるポリシリコンプラグのエッチン
グに起因するコンタクト抵抗の増大を防ぐことができ
る。
【００３７】
【発明の効果】本発明によれば、パターニングされたコ
ネクションパッド分離用絶縁膜を予め形成し、その後、
導電膜を埋め込むことにより、コネクションパッドを形
成する。すなわち、従来技術においてなされていた、フ
ォトレジストをマスクとしたエッチングによるコネクシ
ョンパッドのパターニングが不要となる。このため、リ
ソグラフィ工程でのミスアライメントによるコンタクト
プラグのエッチングを防止でき、コンタクト抵抗の増大
を防ぐことができる。
ネクションパッド分離用絶縁膜を予め形成し、その後、
導電膜を埋め込むことにより、コネクションパッドを形
成する。すなわち、従来技術においてなされていた、フ
ォトレジストをマスクとしたエッチングによるコネクシ
ョンパッドのパターニングが不要となる。このため、リ
ソグラフィ工程でのミスアライメントによるコンタクト
プラグのエッチングを防止でき、コンタクト抵抗の増大
を防ぐことができる。
【００３８】また、コネクションパッド分離用絶縁膜の
上に第一の導電膜を形成し、これらをマスクとして、コ
ンタクトホールを形成するようにすれば、コネクション
パッドの幅を広くし、ミスアライメントマージンを広く
とることができる。また、コンタクト抵抗の低減を図る
ことができる。
上に第一の導電膜を形成し、これらをマスクとして、コ
ンタクトホールを形成するようにすれば、コネクション
パッドの幅を広くし、ミスアライメントマージンを広く
とることができる。また、コンタクト抵抗の低減を図る
ことができる。
【図１】本発明の半導体装置の製造方法の工程断面図
（１）である。
（１）である。
【図２】本発明の半導体装置の製造方法の工程断面図
（２）である。
（２）である。
【図３】本発明の半導体装置の製造方法の工程断面図
（３）である。
（３）である。
【図４】本発明の半導体装置の製造方法の工程断面図
（４）である。
（４）である。
【図５】本発明の半導体装置の製造方法の工程断面図
（５）である。
（５）である。
【図６】本発明の半導体装置の製造方法の工程断面図
（６）である。
（６）である。
【図７】本発明の半導体装置の製造方法の工程断面図
（７）である。
（７）である。
【図８】本発明の半導体装置の製造方法の工程断面図
（８）である。
（８）である。
【図９】従来の半導体装置の製造方法の工程断面図
（１）である。
（１）である。
【図１０】従来の半導体装置の製造方法の工程断面図
（２）である。
（２）である。
【図１１】従来の半導体装置の製造方法の工程断面図
（３）である。
（３）である。
【図１２】従来の半導体装置の製造方法の工程断面図
（４）である。
（４）である。
【図１３】従来の半導体装置の製造方法の工程断面図
（５）である。
（５）である。
【図１４】従来の半導体装置の製造方法の工程断面図
（６）である。
（６）である。
【図１５】従来の半導体装置の製造方法の工程断面図
（７）である。
（７）である。
１０１、２０１ 半導体基板 １０２、２０２ 素子分離膜 １０３、２０３ ゲート酸化膜 １０４、２０４ ゲート電極 １０５、２０５ 酸化膜サイドウォールスペーサ １０６、２０６ ソース、ドレイン領域 １０７、１１５、１１７、２０７、２１３、２１６ 層
間絶縁膜 １０８ シリコン窒化膜 １０９、２０８、２１１ フォトレジスト １１０、１１３、２１０ ポリシリコン １１１、ポリシリコンサイドウォール １１２、２０９ コンタクトホール １１４、２１２ コネクションパッド １１６、２１４ ビットコンタクト １１８、２１５ ビット線 １１９、２１７ 容量コンタクト １２０、２１９ 容量下部電極 １２１、２２０ 容量膜 １２２、２２１ 容量上部電極 １２３、２２２ キャパシタ
間絶縁膜 １０８ シリコン窒化膜 １０９、２０８、２１１ フォトレジスト １１０、１１３、２１０ ポリシリコン １１１、ポリシリコンサイドウォール １１２、２０９ コンタクトホール １１４、２１２ コネクションパッド １１６、２１４ ビットコンタクト １１８、２１５ ビット線 １１９、２１７ 容量コンタクト １２０、２１９ 容量下部電極 １２１、２２０ 容量膜 １２２、２２１ 容量上部電極 １２３、２２２ キャパシタ
Claims (8)
- 【請求項１】 半導体基板上に、拡散層および電極を含
む素子領域を形成する工程と、前記素子領域を埋め込む
ように層間絶縁膜を形成する工程と、前記層間絶縁膜上
の所定箇所にコネクションパッド分離用絶縁膜を形成す
る工程と、前記コネクションパッド分離用絶縁膜をマス
クとして、前記層間絶縁膜をエッチングし、前記拡散層
および／または前記電極に達する複数のコンタクトホー
ルを形成する工程と、前記複数のコンタクトホールを埋
め込むように全面に導電膜を形成する工程と、全面をド
ライエッチングまたは化学的機械的研磨することにより
前記導電膜の一部を除去し、前記コネクションパッド分
離用絶縁膜の表面を露出させ、コネクションパッドを形
成する工程と、を有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記コンタクトホールは、前記拡散層お
よび／または前記電極と接する箇所のコンタクト径が、
前記コネクションパッド部のコンタクト径よりも狭くな
っていることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 前記導電膜は、ポリシリコン、またはド
ープドポリシリコンであることを特徴とする請求項１ま
たは２に記載の半導体装置の製造方法。 - 【請求項４】 半導体基板上に、拡散層および電極を含
む素子領域を形成する工程と、前記素子領域を埋め込む
ように層間絶縁膜を形成する工程と、前記層間絶縁膜上
の所定箇所にコネクションパッド分離用絶縁膜を形成す
る工程と、前記コネクションパッド分離用絶縁膜を覆う
ように全面に第一の導電膜を形成する工程と、前記第一
の導電膜をエッチバックして、コンタクトホール形成箇
所の前記層間絶縁膜を露出させる工程と、前記コネクシ
ョンパッド分離用絶縁膜および前記第一の導電膜をマス
クとして、前記層間絶縁膜をエッチングし、前記拡散層
および／または前記電極に達する複数のコンタクトホー
ルを形成する工程と、前記複数のコンタクトホールを埋
め込むように全面に第二の導電膜を形成する工程と、全
面をドライエッチングまたは化学的機械的研磨すること
により少なくとも前記第二の導電膜の一部を除去して、
前記コネクションパッド分離用絶縁膜の表面を露出さ
せ、コネクションパッドを形成する工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第一の導電膜および前記第二の導電
膜は、ポリシリコン、またはドープドポリシリコンであ
ることを特徴とする請求項４に記載の半導体装置の製造
方法。 - 【請求項６】 前記コンタクトホールの最小径が０．２
μｍ以下であることを特徴とする請求項１乃至５いずれ
かに記載の半導体装置の製造方法。 - 【請求項７】 前記層間絶縁膜上に全面に絶縁膜を形成
した後、該絶縁膜上の所定箇所にレジスト膜を形成し、
該レジスト膜をマスクとしてドライエッチングを行うこ
とにより、前記コネクションパッド分離用絶縁膜を所定
箇所に形成することを特徴とする請求項１乃至６いずれ
かに記載の半導体装置の製造方法。 - 【請求項８】 前記コネクションパッド分離用絶縁膜
は、シリコン窒化膜であることを特徴とする請求項１乃
至７いずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132312A JPH11330238A (ja) | 1998-05-14 | 1998-05-14 | 半導体装置の製造方法 |
| KR1019990017280A KR19990088283A (ko) | 1998-05-14 | 1999-05-14 | 반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132312A JPH11330238A (ja) | 1998-05-14 | 1998-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330238A true JPH11330238A (ja) | 1999-11-30 |
Family
ID=15078380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132312A Pending JPH11330238A (ja) | 1998-05-14 | 1998-05-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11330238A (ja) |
| KR (1) | KR19990088283A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418588B1 (ko) * | 2001-11-27 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US7923371B2 (en) | 2008-04-02 | 2011-04-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having contact plugs |
-
1998
- 1998-05-14 JP JP10132312A patent/JPH11330238A/ja active Pending
-
1999
- 1999-05-14 KR KR1019990017280A patent/KR19990088283A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418588B1 (ko) * | 2001-11-27 | 2004-02-14 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US7923371B2 (en) | 2008-04-02 | 2011-04-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device having contact plugs |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990088283A (ko) | 1999-12-27 |
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