JPH0997880A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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Abstract
(57)【要約】
【課題】この発明は、コンタクトと配線との短絡を防止
できるとともに、コンタクトを自己整合的に形成するこ
とができ、しかも、配線上に形成される膜の膜厚を確実
に制御できるとともに、微細なコンタクトが形成でき、
コンタクト開口の歩留まりが高く、コンタクトの埋め込
みが容易な半導体記憶装置とその製造方法を提供する。 【解決手段】第１絶縁膜１上に形成された配線Ｌは導電
膜２と酸化シリコン膜３、窒化シリコン膜４によって構
成されている。導電膜２の上に酸化シリコン膜３、窒化
シリコン膜４があるため、酸化シリコン系の絶縁膜５を
エッチングして配線Ｌの相互間にコンタクトホールＣＨ
を形成する際、導電膜２が露出することがない。
できるとともに、コンタクトを自己整合的に形成するこ
とができ、しかも、配線上に形成される膜の膜厚を確実
に制御できるとともに、微細なコンタクトが形成でき、
コンタクト開口の歩留まりが高く、コンタクトの埋め込
みが容易な半導体記憶装置とその製造方法を提供する。 【解決手段】第１絶縁膜１上に形成された配線Ｌは導電
膜２と酸化シリコン膜３、窒化シリコン膜４によって構
成されている。導電膜２の上に酸化シリコン膜３、窒化
シリコン膜４があるため、酸化シリコン系の絶縁膜５を
エッチングして配線Ｌの相互間にコンタクトホールＣＨ
を形成する際、導電膜２が露出することがない。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばダイナミ
ックＲＡＭ（以下、ＤＲＡＭと称す）のセル構造に係わ
り、特に、ビット線の上方にメモリセルキャパシタをビ
ット線に対して自己整合的に形成するＳＴＣ(Stacked C
apacitor) 型の半導体記憶装置とその製造方法に関す
る。
ックＲＡＭ（以下、ＤＲＡＭと称す）のセル構造に係わ
り、特に、ビット線の上方にメモリセルキャパシタをビ
ット線に対して自己整合的に形成するＳＴＣ(Stacked C
apacitor) 型の半導体記憶装置とその製造方法に関す
る。
【０００２】
【従来の技術】近時、半導体記憶装置、特に、ＤＲＡＭ
は大規模集積化が進んでいる。それに伴って単位記憶素
子の占める割合が一層縮小される傾向にあり、リード・
ライトに十分な容量（２０ｆＦ以上）を得るため、メモ
リセルキャパシタ及びメモリセルトランジスタの３次元
化は必須である。このため、トレンチ型キャパシタ及び
ＳＴＣ型キャパシタを用いたセル構造が一般化してい
る。
は大規模集積化が進んでいる。それに伴って単位記憶素
子の占める割合が一層縮小される傾向にあり、リード・
ライトに十分な容量（２０ｆＦ以上）を得るため、メモ
リセルキャパシタ及びメモリセルトランジスタの３次元
化は必須である。このため、トレンチ型キャパシタ及び
ＳＴＣ型キャパシタを用いたセル構造が一般化してい
る。
【０００３】また、更なる大規模集積化に対して、ＳＴ
Ｃ型キャパシタを用いたセルにおいては、メモリセルキ
ャパシタをビット線に対して自己整合的に形成する技術
が重要となる。従来のＳＴＣ型キャパシタの製造方法
は、例えば、M.Fukumoto etal., "Stacked capacitor c
ell technology for 16M DRAM using double selfalign
ed contacts", ESSDERC 90, pp.461-464, 1990 に記載
されたメモリセルが提案されている。図２１及び図２３
はその例を示すものである。
Ｃ型キャパシタを用いたセルにおいては、メモリセルキ
ャパシタをビット線に対して自己整合的に形成する技術
が重要となる。従来のＳＴＣ型キャパシタの製造方法
は、例えば、M.Fukumoto etal., "Stacked capacitor c
ell technology for 16M DRAM using double selfalign
ed contacts", ESSDERC 90, pp.461-464, 1990 に記載
されたメモリセルが提案されている。図２１及び図２３
はその例を示すものである。
【０００４】図２１はメモリセルの平面図を示してい
る。図２１において、２０１はチャネル領域、２０２は
ゲート電極パターン、２０３はビット線コンタクト、２
０４はビット線パターン、２０５はストレージノードコ
ンタクトパターン、２０６はストレージノード電極パタ
ーンである。
る。図２１において、２０１はチャネル領域、２０２は
ゲート電極パターン、２０３はビット線コンタクト、２
０４はビット線パターン、２０５はストレージノードコ
ンタクトパターン、２０６はストレージノード電極パタ
ーンである。
【０００５】図２２は図２１の２２−２２線に沿った断
面図の製造工程を示している。図２２（ａ）に示すよう
に、半導体基板５１上には、素子分離酸化膜５２、図示
せぬデータ転送用ＭＯＳトランジスタ、第１層間絶縁膜
５３、図示せぬビット線コンタクト、ビット線５４、Ｂ
ＰＳＧ膜からなる第２層間絶縁膜５５が形成される。次
に、ビット線５４の相互間に位置する第１、第２層間絶
縁膜５３、５５に、周知のリソグラフィ法及びＲＩＥ(R
eactive Ion Etching)法により、半導体基板５１に達す
るストレージノードコンタクト５６が形成される。
面図の製造工程を示している。図２２（ａ）に示すよう
に、半導体基板５１上には、素子分離酸化膜５２、図示
せぬデータ転送用ＭＯＳトランジスタ、第１層間絶縁膜
５３、図示せぬビット線コンタクト、ビット線５４、Ｂ
ＰＳＧ膜からなる第２層間絶縁膜５５が形成される。次
に、ビット線５４の相互間に位置する第１、第２層間絶
縁膜５３、５５に、周知のリソグラフィ法及びＲＩＥ(R
eactive Ion Etching)法により、半導体基板５１に達す
るストレージノードコンタクト５６が形成される。
【０００６】次に、図２２（ｂ）に示すように、全面に
ＨＴＯ(High Temperature Oxide)膜５７を堆積し、ＲＩ
Ｅ法によって全面をエッチバックして、図２２（ｃ）に
示すように、ストレージノードコンタクト５６の内部に
ＨＴＯ膜５７によるサイドウォールスペーサ５８を形成
する。
ＨＴＯ(High Temperature Oxide)膜５７を堆積し、ＲＩ
Ｅ法によって全面をエッチバックして、図２２（ｃ）に
示すように、ストレージノードコンタクト５６の内部に
ＨＴＯ膜５７によるサイドウォールスペーサ５８を形成
する。
【０００７】
【発明が解決しようとする課題】ところで、図２１に示
すストレージノードコンタクトパターン２０５がビット
線パターン２０４に対して合わせずれが生じていた場
合、次のような問題が発生する。すなわち、図２３
（ａ）に示すように、ストレージノードコンタクト５６
を形成した際、ビット線５４が第１、第２層間絶縁膜５
３、５５から露出する。この状態において、図２３
（ｂ）に示すように、全面にＨＴＯ膜５７を堆積し、Ｒ
ＩＥ法によって全面をエッチバックして、図２３（ｃ）
に示すように、ストレージノードコンタクト５６の内部
にＨＴＯ膜５７によるサイドウォールスペーサ５８を形
成する。すると、ビット線５４上及び第２層間絶縁膜５
５の側壁にサイドウォールスペーサ５８が形成される。
しかし、ビット線５４の一部分はサイドウォールスペー
サ５８の間隙から露出した状態となるため、後に形成さ
れる図示せぬストレージノードとビット線５４とが短絡
するという問題が発生する。
すストレージノードコンタクトパターン２０５がビット
線パターン２０４に対して合わせずれが生じていた場
合、次のような問題が発生する。すなわち、図２３
（ａ）に示すように、ストレージノードコンタクト５６
を形成した際、ビット線５４が第１、第２層間絶縁膜５
３、５５から露出する。この状態において、図２３
（ｂ）に示すように、全面にＨＴＯ膜５７を堆積し、Ｒ
ＩＥ法によって全面をエッチバックして、図２３（ｃ）
に示すように、ストレージノードコンタクト５６の内部
にＨＴＯ膜５７によるサイドウォールスペーサ５８を形
成する。すると、ビット線５４上及び第２層間絶縁膜５
５の側壁にサイドウォールスペーサ５８が形成される。
しかし、ビット線５４の一部分はサイドウォールスペー
サ５８の間隙から露出した状態となるため、後に形成さ
れる図示せぬストレージノードとビット線５４とが短絡
するという問題が発生する。
【０００８】また、ＨＴＯ膜５７の全面をエッチバック
する際、ＨＴＯ膜５７と第２層間絶縁膜５５が同じ酸化
シリコン系であるため、十分な選択比を得ることができ
ず、ビット線５４上及び第２層間絶縁膜５５の膜厚の制
御が困難となる問題がある。さらに、ストレージノード
コンタクト５６を形成する際、コンタクト開口部、コン
タクト間隔共に微細なため、レジストパターンの形成そ
のものが困難であるという問題を有していた。また、ス
トレージノードコンタクト５６はパターンの通り方形と
はならず、図２１に破線で示すように、方形のパターン
に内接する最小寸法を直径とする円形となるため、接触
面積が減少し、コンタクト抵抗が増加するという問題を
有している。さらに、ストレージノードコンタクト５６
が半導体基板５１に達しているため、アスペクト比が大
きくなり、コンタクト開口の歩留まりが悪く、ストレー
ジノードの埋め込みが困難となる問題を有していた。
する際、ＨＴＯ膜５７と第２層間絶縁膜５５が同じ酸化
シリコン系であるため、十分な選択比を得ることができ
ず、ビット線５４上及び第２層間絶縁膜５５の膜厚の制
御が困難となる問題がある。さらに、ストレージノード
コンタクト５６を形成する際、コンタクト開口部、コン
タクト間隔共に微細なため、レジストパターンの形成そ
のものが困難であるという問題を有していた。また、ス
トレージノードコンタクト５６はパターンの通り方形と
はならず、図２１に破線で示すように、方形のパターン
に内接する最小寸法を直径とする円形となるため、接触
面積が減少し、コンタクト抵抗が増加するという問題を
有している。さらに、ストレージノードコンタクト５６
が半導体基板５１に達しているため、アスペクト比が大
きくなり、コンタクト開口の歩留まりが悪く、ストレー
ジノードの埋め込みが困難となる問題を有していた。
【０００９】この発明は、上記課題を解決するものであ
り、その目的とするところは、コンタクトと配線との短
絡を防止できるとともに、コンタクトを自己整合的に形
成することができ、しかも、配線上に形成される膜の膜
厚を確実に制御できるとともに、微細なコンタクトが形
成でき、コンタクト開口の歩留まりが高く、コンタクト
の埋め込みが容易な半導体記憶装置とその製造方法を提
供しようとするものである。
り、その目的とするところは、コンタクトと配線との短
絡を防止できるとともに、コンタクトを自己整合的に形
成することができ、しかも、配線上に形成される膜の膜
厚を確実に制御できるとともに、微細なコンタクトが形
成でき、コンタクト開口の歩留まりが高く、コンタクト
の埋め込みが容易な半導体記憶装置とその製造方法を提
供しようとするものである。
【００１０】
【課題を解決するための手段】この発明の半導体記憶装
置は、半導体基板上に形成された第１の絶縁膜と、下部
が導電膜、上部が第２の絶縁膜で構成され、前記第１の
絶縁膜上に所定間隔離間して配置された第１、第２の配
線と、前記第１、第２の配線の相互間、及び前記第１、
第２の配線の相互間に位置する前記第１の絶縁膜に形成
されたコンタクトホールと、前記コンタクトホール内部
で少なくとも前記導電膜の側壁及び前記第１の絶縁膜の
側壁に形成された第３の絶縁膜とを具備している。
置は、半導体基板上に形成された第１の絶縁膜と、下部
が導電膜、上部が第２の絶縁膜で構成され、前記第１の
絶縁膜上に所定間隔離間して配置された第１、第２の配
線と、前記第１、第２の配線の相互間、及び前記第１、
第２の配線の相互間に位置する前記第１の絶縁膜に形成
されたコンタクトホールと、前記コンタクトホール内部
で少なくとも前記導電膜の側壁及び前記第１の絶縁膜の
側壁に形成された第３の絶縁膜とを具備している。
【００１１】また、この発明の半導体記憶装置は、半導
体基板の表面領域にゲート電極及びソース／ドレイン領
域を有するＭＯＳトランジスタが形成され、このソース
／ドレイン領域の一方の領域に前記ゲート電極に接続さ
れたワード線と直交して配置されたビット線が接続さ
れ、このビット線の上方に前記ソース／ドレイン領域の
他方の領域に接続されるキャパシタが形成される半導体
記憶装置であって、前記ＭＯＳトランジスタを覆う第１
絶縁膜と、前記ビット線上に形成された第２絶縁膜と、
前記第１絶縁膜及び前記第２絶縁膜上に形成された第３
絶縁膜と、前記第３絶縁膜及び前記第１絶縁膜を貫通し
て形成され、前記ビット線の側面を露出する前記キャパ
シタのストレージノード電極が形成されるストレージノ
ードコンタクトと、前記ストレージノードコンタクト内
部で、少なくとも前記ビット線の側壁及び前記第１絶縁
膜の側壁に形成された第４絶縁膜とを具備している。
体基板の表面領域にゲート電極及びソース／ドレイン領
域を有するＭＯＳトランジスタが形成され、このソース
／ドレイン領域の一方の領域に前記ゲート電極に接続さ
れたワード線と直交して配置されたビット線が接続さ
れ、このビット線の上方に前記ソース／ドレイン領域の
他方の領域に接続されるキャパシタが形成される半導体
記憶装置であって、前記ＭＯＳトランジスタを覆う第１
絶縁膜と、前記ビット線上に形成された第２絶縁膜と、
前記第１絶縁膜及び前記第２絶縁膜上に形成された第３
絶縁膜と、前記第３絶縁膜及び前記第１絶縁膜を貫通し
て形成され、前記ビット線の側面を露出する前記キャパ
シタのストレージノード電極が形成されるストレージノ
ードコンタクトと、前記ストレージノードコンタクト内
部で、少なくとも前記ビット線の側壁及び前記第１絶縁
膜の側壁に形成された第４絶縁膜とを具備している。
【００１２】また、この発明の半導体記憶装置の製造方
法は、半導体基板に第１絶縁膜を形成する工程と、前記
第１絶縁膜上に導電体膜を形成する工程と、前記導電体
膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜及
び導電体膜を局所的にエッチングし、第１、第２の配線
を形成する工程と、前記第１、第２の配線の間に第３絶
縁膜を形成する工程と、前記第２絶縁膜をマスクとして
前記第３絶縁膜及び第１絶縁膜を局所的にエッチング
し、前記第１、第２の配線の間にコンタクトホールを形
成する工程と、前記コンタクトホール内部で少なくとも
前記導電体膜の側壁及び前記第１絶縁膜の側壁に第４絶
縁膜を形成する工程とを具備している。
法は、半導体基板に第１絶縁膜を形成する工程と、前記
第１絶縁膜上に導電体膜を形成する工程と、前記導電体
膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜及
び導電体膜を局所的にエッチングし、第１、第２の配線
を形成する工程と、前記第１、第２の配線の間に第３絶
縁膜を形成する工程と、前記第２絶縁膜をマスクとして
前記第３絶縁膜及び第１絶縁膜を局所的にエッチング
し、前記第１、第２の配線の間にコンタクトホールを形
成する工程と、前記コンタクトホール内部で少なくとも
前記導電体膜の側壁及び前記第１絶縁膜の側壁に第４絶
縁膜を形成する工程とを具備している。
【００１３】さらに、この発明の半導体記憶装置の製造
方法は、半導体基板に素子領域を区画する素子分離絶縁
膜を形成する工程と、前記素子分離絶縁膜によって区画
された素子領域上に、ゲート絶縁膜、ワード線に接続さ
れたゲート電極、ソース／ドレイン領域とを有するＭＯ
Ｓトランジスタとを形成する工程と、前記ＭＯＳトラン
ジスタ及び前記素子分離絶縁膜を覆う第１絶縁膜を形成
する工程と、前記第１絶縁膜を局所的にエッチングし、
前記素子領域及び前記素子分離絶縁膜上に形成され、前
記ＭＯＳトランジスタの一方のソース／ドレイン領域に
達する第１コンタクトホール、及び前記素子領域上で前
記ＭＯＳトランジスタの他方のソース／ドレイン領域に
達する第２コンタクトホールを前記ゲート電極に対して
自己整合的に形成する工程と、前記第１、第２コンタク
トホールを充填する第１、第２導電体プラグを形成する
工程と、前記第１絶縁膜と前記第１、第２導電体プラグ
を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜を
局所的にエッチングし、前記素子分離絶縁膜の上方で前
記第１導電体プラグに達するビット線コンタクトを形成
する工程と、前記第２絶縁膜及びビット線コンタクト上
に、下部が導電膜、上部が第３絶縁膜で構成されるビッ
ト線を形成する工程と、前記第２絶縁膜及び前記ビット
線上に第４絶縁膜を形成する工程と、前記第３絶縁膜を
マスクとして前記第４絶縁膜及び第２絶縁膜を局所的に
エッチングし、前記第２導電体に達するストレージノー
ドコンタクトを、前記ビット線に対して自己整合的に形
成する工程と、前記ストレージノードコンタクト内部
で、少なくとも前記ビット線の導電膜の側壁及び前記第
２絶縁膜の側壁に第５絶縁膜を形成する工程と、前記第
２導電体プラグに接続され、前記ビット線の導電膜とは
前記第５絶縁膜によって電気的に分離されたストレージ
ノード電極、このストレージノード電極上のキャパシタ
絶縁膜、前記キャパシタ絶縁膜上にプレート電極を順次
形成しキャパシタを形成する工程とを具備している。
方法は、半導体基板に素子領域を区画する素子分離絶縁
膜を形成する工程と、前記素子分離絶縁膜によって区画
された素子領域上に、ゲート絶縁膜、ワード線に接続さ
れたゲート電極、ソース／ドレイン領域とを有するＭＯ
Ｓトランジスタとを形成する工程と、前記ＭＯＳトラン
ジスタ及び前記素子分離絶縁膜を覆う第１絶縁膜を形成
する工程と、前記第１絶縁膜を局所的にエッチングし、
前記素子領域及び前記素子分離絶縁膜上に形成され、前
記ＭＯＳトランジスタの一方のソース／ドレイン領域に
達する第１コンタクトホール、及び前記素子領域上で前
記ＭＯＳトランジスタの他方のソース／ドレイン領域に
達する第２コンタクトホールを前記ゲート電極に対して
自己整合的に形成する工程と、前記第１、第２コンタク
トホールを充填する第１、第２導電体プラグを形成する
工程と、前記第１絶縁膜と前記第１、第２導電体プラグ
を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜を
局所的にエッチングし、前記素子分離絶縁膜の上方で前
記第１導電体プラグに達するビット線コンタクトを形成
する工程と、前記第２絶縁膜及びビット線コンタクト上
に、下部が導電膜、上部が第３絶縁膜で構成されるビッ
ト線を形成する工程と、前記第２絶縁膜及び前記ビット
線上に第４絶縁膜を形成する工程と、前記第３絶縁膜を
マスクとして前記第４絶縁膜及び第２絶縁膜を局所的に
エッチングし、前記第２導電体に達するストレージノー
ドコンタクトを、前記ビット線に対して自己整合的に形
成する工程と、前記ストレージノードコンタクト内部
で、少なくとも前記ビット線の導電膜の側壁及び前記第
２絶縁膜の側壁に第５絶縁膜を形成する工程と、前記第
２導電体プラグに接続され、前記ビット線の導電膜とは
前記第５絶縁膜によって電気的に分離されたストレージ
ノード電極、このストレージノード電極上のキャパシタ
絶縁膜、前記キャパシタ絶縁膜上にプレート電極を順次
形成しキャパシタを形成する工程とを具備している。
【００１４】
【発明の実施の形態】以下、この発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１５】図１はこの発明の第１の実施例を示すもの
である。図１（ａ）に示すように、半導体基板１１上に
形成された酸化シリコン系の第１絶縁膜１上にタングス
テン（Ｗ）等の導電膜２、酸化シリコン系の第２絶縁膜
３、窒化シリコン系の第３絶縁膜４を順次形成する。こ
の後、所定の配線パターンを用いて、第３絶縁膜４、第
２絶縁膜３、導電膜２をパターニングすることにより配
線Ｌを形成する。
である。図１（ａ）に示すように、半導体基板１１上に
形成された酸化シリコン系の第１絶縁膜１上にタングス
テン（Ｗ）等の導電膜２、酸化シリコン系の第２絶縁膜
３、窒化シリコン系の第３絶縁膜４を順次形成する。こ
の後、所定の配線パターンを用いて、第３絶縁膜４、第
２絶縁膜３、導電膜２をパターニングすることにより配
線Ｌを形成する。
【００１６】次に、図１（ｂ）に示すように、酸化シリ
コン系の第４絶縁膜５を堆積し、ＣＭＰ(Chemical Mech
anical Polishing) 法を用いて表面を平坦化する。次
に、所定のコンタクトホールパターンを用いて、図１
（ｃ）に示すように、フォトレジスト６を形成し、この
フォトレジスト６及び第３絶縁膜４に対して選択比の高
いエッチング条件を用いて、第４及び第１絶縁膜５、１
をＲＩＥ法によりエッチングし、コンタクトホールＣＨ
を形成する。
コン系の第４絶縁膜５を堆積し、ＣＭＰ(Chemical Mech
anical Polishing) 法を用いて表面を平坦化する。次
に、所定のコンタクトホールパターンを用いて、図１
（ｃ）に示すように、フォトレジスト６を形成し、この
フォトレジスト６及び第３絶縁膜４に対して選択比の高
いエッチング条件を用いて、第４及び第１絶縁膜５、１
をＲＩＥ法によりエッチングし、コンタクトホールＣＨ
を形成する。
【００１７】次に、レジスト６を除去し、全面に第５絶
縁膜７を堆積し、これをＲＩＥ法によりエッチバック
し、図１（ｄ）に示すように、コンタクトホールＣＨ内
に第５絶縁膜７からなるサイドウォールスペーサ７ａを
形成する。このサイドウォールスペーサ７ａは第１絶縁
膜１、導電膜２、第２絶縁膜３、第３絶縁膜４、第４絶
縁膜５の側壁に形成される。
縁膜７を堆積し、これをＲＩＥ法によりエッチバック
し、図１（ｄ）に示すように、コンタクトホールＣＨ内
に第５絶縁膜７からなるサイドウォールスペーサ７ａを
形成する。このサイドウォールスペーサ７ａは第１絶縁
膜１、導電膜２、第２絶縁膜３、第３絶縁膜４、第４絶
縁膜５の側壁に形成される。
【００１８】このように、導電膜２は第３絶縁膜４によ
って保護されているため、ＲＩＥ法によりエッチングす
る際、マスクに合わせずれが生じていても導電膜２が露
出することはない。したがって、その後、コンタクトホ
ールＣＨ内に導電層を形成しても導電膜２と導電層との
短絡を防止できる。
って保護されているため、ＲＩＥ法によりエッチングす
る際、マスクに合わせずれが生じていても導電膜２が露
出することはない。したがって、その後、コンタクトホ
ールＣＨ内に導電層を形成しても導電膜２と導電層との
短絡を防止できる。
【００１９】図２は、この発明の第２の実施例を示すも
のであり、図１と同一部分には同一符号を付す。所定の
配線Ｌを形成するまでは、第１の実施例と同様である。
配線Ｌを形成した後、全面に酸化シリコン系の第４絶縁
膜５を堆積し、ＣＭＰ法を用いて、図２（ａ）に示すよ
うに、第４絶縁膜５の表面を平坦化する。この際、第３
絶縁膜４をＣＭＰのストッパーとして用いることによ
り、第３絶縁膜４上面に合わせて第４絶縁膜５を平坦化
する。
のであり、図１と同一部分には同一符号を付す。所定の
配線Ｌを形成するまでは、第１の実施例と同様である。
配線Ｌを形成した後、全面に酸化シリコン系の第４絶縁
膜５を堆積し、ＣＭＰ法を用いて、図２（ａ）に示すよ
うに、第４絶縁膜５の表面を平坦化する。この際、第３
絶縁膜４をＣＭＰのストッパーとして用いることによ
り、第３絶縁膜４上面に合わせて第４絶縁膜５を平坦化
する。
【００２０】次に、所定のコンタクトホールパターンを
用いてフォトレジスト６を形成し、フォトレジスト６及
び第３絶縁膜４に対して選択比の高いエッチング条件を
用いて、図２（ｂ）に示すように、第４及び第１絶縁膜
５、１をＲＩＥ法によってエッチングし、コンタクトホ
ールＣＨを形成する。
用いてフォトレジスト６を形成し、フォトレジスト６及
び第３絶縁膜４に対して選択比の高いエッチング条件を
用いて、図２（ｂ）に示すように、第４及び第１絶縁膜
５、１をＲＩＥ法によってエッチングし、コンタクトホ
ールＣＨを形成する。
【００２１】次に、レジスト６を除去した後、第５絶縁
膜７を全面に堆積し、全面をＲＩＥ法を用いてエッチバ
ックすることにより、図２（ｃ）に示すように、コンタ
クトホール内に第５絶縁膜７からなるサイドウォールス
ペーサ７ａを形成する。
膜７を全面に堆積し、全面をＲＩＥ法を用いてエッチバ
ックすることにより、図２（ｃ）に示すように、コンタ
クトホール内に第５絶縁膜７からなるサイドウォールス
ペーサ７ａを形成する。
【００２２】この実施例においても、導電膜２は第３絶
縁膜４によって保護されているため、ＲＩＥ法によりエ
ッチングする際、マスクに合わせずれが生じていても導
電膜２が露出することはない。したがって、その後、コ
ンタクトホールＣＨ内に導電層を形成しても導電膜２と
導電層との短絡を防止できる。さらに、導電膜２上の絶
縁膜の膜厚は、第２、第３絶縁膜の膜厚で規定されてい
るため、制御性が良い利点を有している。
縁膜４によって保護されているため、ＲＩＥ法によりエ
ッチングする際、マスクに合わせずれが生じていても導
電膜２が露出することはない。したがって、その後、コ
ンタクトホールＣＨ内に導電層を形成しても導電膜２と
導電層との短絡を防止できる。さらに、導電膜２上の絶
縁膜の膜厚は、第２、第３絶縁膜の膜厚で規定されてい
るため、制御性が良い利点を有している。
【００２３】尚、第１、第２の実施例において、第５絶
縁膜７の材質は、例えば酸化シリコン系の膜、及び窒化
シリコン系の膜と酸化シリコン系の膜の複合膜のいずれ
かであり、窒化シリコン系の膜よりも誘電率が小さく設
定されている。
縁膜７の材質は、例えば酸化シリコン系の膜、及び窒化
シリコン系の膜と酸化シリコン系の膜の複合膜のいずれ
かであり、窒化シリコン系の膜よりも誘電率が小さく設
定されている。
【００２４】図３、図４は、この発明の第３の実施例を
示すものであり、第１、第２の実施例と同一部分には同
一符号を付す。図３に示すストライプ状の配線パターン
８を用いて、図１（ａ）に示すように、配線Ｌを形成す
るまでは、第１、第２の実施例と同様である。この後、
全面に酸化シリコン系の第４絶縁膜５を堆積し、ＣＭＰ
法により、図４（ａ）に示すように、第３絶縁膜４上面
に合わせて第４絶縁膜５の表面を平坦化する。尚、図４
において、半導体基板は省略している。
示すものであり、第１、第２の実施例と同一部分には同
一符号を付す。図３に示すストライプ状の配線パターン
８を用いて、図１（ａ）に示すように、配線Ｌを形成す
るまでは、第１、第２の実施例と同様である。この後、
全面に酸化シリコン系の第４絶縁膜５を堆積し、ＣＭＰ
法により、図４（ａ）に示すように、第３絶縁膜４上面
に合わせて第４絶縁膜５の表面を平坦化する。尚、図４
において、半導体基板は省略している。
【００２５】次に、図３に示すように、前記配線パター
ン８と直交するライン／スペース状のコンタクトホール
パターン９を用いて、図４（ｂ）に示すようなフォトレ
ジスト６を形成する。この後、このフォトレジスト６及
び第３絶縁膜４に対して選択比の高いエッチング条件を
用いて、第４及び第１絶縁膜５、１をＲＩＥ法によりエ
ッチングし、配線の相互間にコンタクトホールを形成す
る。
ン８と直交するライン／スペース状のコンタクトホール
パターン９を用いて、図４（ｂ）に示すようなフォトレ
ジスト６を形成する。この後、このフォトレジスト６及
び第３絶縁膜４に対して選択比の高いエッチング条件を
用いて、第４及び第１絶縁膜５、１をＲＩＥ法によりエ
ッチングし、配線の相互間にコンタクトホールを形成す
る。
【００２６】次に、レジスト６を除去し、第５絶縁膜７
を全面に堆積した後、これをＲＩＥ法によりエッチバッ
クすることにより、図４（ｃ）に示すように、コンタク
トホールＣＨ内にサイドウォールスペーサ７ａを形成す
る。前記配線パターン８及びコンタクトホールパターン
９の幅は設計ルールで定められた最小寸法とされてい
る。
を全面に堆積した後、これをＲＩＥ法によりエッチバッ
クすることにより、図４（ｃ）に示すように、コンタク
トホールＣＨ内にサイドウォールスペーサ７ａを形成す
る。前記配線パターン８及びコンタクトホールパターン
９の幅は設計ルールで定められた最小寸法とされてい
る。
【００２７】この実施例においても、導電膜２は第３絶
縁膜４によって保護されているため、ＲＩＥ法によりエ
ッチングする際、マスクに合わせずれが生じていても導
電膜２が露出することはない。したがって、その後、コ
ンタクトホールＣＨ内に導電層を形成しても導電膜２と
導電層との短絡を防止できる。また、導電膜２上の絶縁
膜の膜厚は、第２、第３絶縁膜の膜厚で規定されている
ため、制御性が良い利点を有している。さらに、コンタ
クトホールパターン９がライン／スペース状であるた
め、コンタクトホールを容易に形成できる。しかも、ラ
イン／スペース状のコンタクトホールパターンを使用す
ることにより、コンタクトホールは設計ルールで定めら
れた最小寸法を一辺とする正方形となる。したがって、
コンタクトホールは従来のように最小寸法を一辺とする
正方形に内接する円形とならないため、接触面積を大き
くでき、コンタクト抵抗を減少させることができる。
縁膜４によって保護されているため、ＲＩＥ法によりエ
ッチングする際、マスクに合わせずれが生じていても導
電膜２が露出することはない。したがって、その後、コ
ンタクトホールＣＨ内に導電層を形成しても導電膜２と
導電層との短絡を防止できる。また、導電膜２上の絶縁
膜の膜厚は、第２、第３絶縁膜の膜厚で規定されている
ため、制御性が良い利点を有している。さらに、コンタ
クトホールパターン９がライン／スペース状であるた
め、コンタクトホールを容易に形成できる。しかも、ラ
イン／スペース状のコンタクトホールパターンを使用す
ることにより、コンタクトホールは設計ルールで定めら
れた最小寸法を一辺とする正方形となる。したがって、
コンタクトホールは従来のように最小寸法を一辺とする
正方形に内接する円形とならないため、接触面積を大き
くでき、コンタクト抵抗を減少させることができる。
【００２８】次に、図５乃至図１７を参照してこの発明
の第４の実施例について説明する。この第４の実施例は
この発明をＳＴＣ型ＤＲＡＭセルに適用した場合の製造
方法に関わるものである。
の第４の実施例について説明する。この第４の実施例は
この発明をＳＴＣ型ＤＲＡＭセルに適用した場合の製造
方法に関わるものである。
【００２９】ここで、図５は、第４の実施例に適用され
るマスクパターンを示す平面図である。
るマスクパターンを示す平面図である。
【００３０】図６（ａ）、（ｃ）は、図５のａ−ａ線、
及びｃ−ｃ線に沿った断面図であり、第４の実施例の第
１の工程を示している。
及びｃ−ｃ線に沿った断面図であり、第４の実施例の第
１の工程を示している。
【００３１】図７（ａ）、（ｃ）は、図５のａ−ａ線、
及びｃ−ｃ線に沿った断面図であり、図６に続く第２の
工程を示している。
及びｃ−ｃ線に沿った断面図であり、図６に続く第２の
工程を示している。
【００３２】図８（ａ）、（ｃ）は、図５のａ−ａ線、
及びｃ−ｃ線に沿った断面図であり、図７に続く第３の
工程を示している。
及びｃ−ｃ線に沿った断面図であり、図７に続く第３の
工程を示している。
【００３３】図９（ａ）、（ｃ）は、図５のａ−ａ線、
及びｃ−ｃ線に沿った断面図であり、図８に続く第４の
工程を示している。
及びｃ−ｃ線に沿った断面図であり、図８に続く第４の
工程を示している。
【００３４】図１０（ａ）、（ｃ）は、図５のａ−ａ
線、及びｃ−ｃ線に沿った断面図であり、図９に続く第
５の工程を示している。
線、及びｃ−ｃ線に沿った断面図であり、図９に続く第
５の工程を示している。
【００３５】図１１（ｂ）、（ｃ）は、図５のｂ−ｂ
線、及びｃ−ｃ線に沿った断面図であり、図１０に続く
第６の工程を示している。
線、及びｃ−ｃ線に沿った断面図であり、図１０に続く
第６の工程を示している。
【００３６】図１２（ｂ）、（ｃ）は、図５のｂ−ｂ
線、及びｃ−ｃ線に沿った断面図であり、図１１に続く
第７の工程を示している。
線、及びｃ−ｃ線に沿った断面図であり、図１１に続く
第７の工程を示している。
【００３７】図１３（ａ）、（ｄ）は、図５のａ−ａ
線、及びｄ−ｄ線に沿った断面図であり、図１２に続く
第８の工程を示している。
線、及びｄ−ｄ線に沿った断面図であり、図１２に続く
第８の工程を示している。
【００３８】図１４（ａ）、（ｄ）は、図５のａ−ａ
線、及びｄ−ｄ線に沿った断面図であり、図１３に続く
第９の工程を示している。
線、及びｄ−ｄ線に沿った断面図であり、図１３に続く
第９の工程を示している。
【００３９】図１５（ａ）、（ｄ）は、図５のａ−ａ
線、及びｄ−ｄ線に沿った断面図であり、図１４に続く
第１０の工程を示している。
線、及びｄ−ｄ線に沿った断面図であり、図１４に続く
第１０の工程を示している。
【００４０】図１６（ａ）、（ｄ）は、図５のａ−ａ
線、及びｄ−ｄ線に沿った断面図であり、図１５に続く
第１１の工程を示している。
線、及びｄ−ｄ線に沿った断面図であり、図１５に続く
第１１の工程を示している。
【００４１】図１７（ａ）、（ｄ）は、図５のａ−ａ
線、及びｄ−ｄ線に沿った断面図であり、図１６に続く
第１２の工程を示している。
線、及びｄ−ｄ線に沿った断面図であり、図１６に続く
第１２の工程を示している。
【００４２】図５において、１０１は素子分離を形成す
るための素子分離パターン、１０２はゲート電極を形成
するためのゲート電極パターン、１０３はプラグを形成
するためのプラグパターン、１０４はビット線コンタク
トを形成するためのビット線コンタクトパターン、１０
５はビット線を形成するためのビット線パターン、１０
６はストレージノードコンタクトを形成するためのスト
レージノードコンタクトパターン、１０７はストレージ
ノード電極を形成するためのストレージノード電極パタ
ーンである。
るための素子分離パターン、１０２はゲート電極を形成
するためのゲート電極パターン、１０３はプラグを形成
するためのプラグパターン、１０４はビット線コンタク
トを形成するためのビット線コンタクトパターン、１０
５はビット線を形成するためのビット線パターン、１０
６はストレージノードコンタクトを形成するためのスト
レージノードコンタクトパターン、１０７はストレージ
ノード電極を形成するためのストレージノード電極パタ
ーンである。
【００４３】図６に示すように、半導体基板１１上にＳ
ＴＩ(Shallow Trench Isolation)技術を用いるととも
に、図５に示す素子分離パターン１０１をマスクとし
て、素子分離酸化膜１２を形成する。
ＴＩ(Shallow Trench Isolation)技術を用いるととも
に、図５に示す素子分離パターン１０１をマスクとし
て、素子分離酸化膜１２を形成する。
【００４４】次に、半導体基板１１上に図示せぬゲート
酸化膜を形成し、図７（ａ）に示すように、この上にＮ
型ポリシリコン膜１３、タングステンシリサイド膜１
４、窒化シリコン膜１５を順次堆積する。この後、図５
に示すゲート電極パターン１０２を用いて窒化シリコン
膜１５、タングステンシリサイド膜１４、Ｎ型ポリシリ
コン膜１３をパターニングし、ＭＯＳＦＥＴのゲート電
極Ｇを形成する。次に、Ａｓ等のＮ型不純物をイオン注
入し、ソース／ドレイン拡散層１６を形成する。この
後、窒化シリコン膜１７を全面に堆積し、これをエッチ
バックしてゲート電極Ｇの側壁に、窒化シリコン膜から
なるサイドウォールスペーサ１７ａを形成する。
酸化膜を形成し、図７（ａ）に示すように、この上にＮ
型ポリシリコン膜１３、タングステンシリサイド膜１
４、窒化シリコン膜１５を順次堆積する。この後、図５
に示すゲート電極パターン１０２を用いて窒化シリコン
膜１５、タングステンシリサイド膜１４、Ｎ型ポリシリ
コン膜１３をパターニングし、ＭＯＳＦＥＴのゲート電
極Ｇを形成する。次に、Ａｓ等のＮ型不純物をイオン注
入し、ソース／ドレイン拡散層１６を形成する。この
後、窒化シリコン膜１７を全面に堆積し、これをエッチ
バックしてゲート電極Ｇの側壁に、窒化シリコン膜から
なるサイドウォールスペーサ１７ａを形成する。
【００４５】次に、図８に示すように、全面にＢＰＳＧ
膜１８を堆積し、窒化シリコン膜１５をストッパーとし
てＣＭＰ法により、ＢＰＳＧ膜１８表面を平坦化する。
次に、図９に示すように、全面にレジスト１９を塗布
し、図５に示すプラグパターン１０３を用いて、リソグ
ラフィ法により、エッチングマスク１９ａを形成する。
次に、ＢＰＳＧ膜１８と窒化シリコン膜１５の選択比が
高いエッチング条件で、エッチングマスク１９ａ、及び
窒化シリコン膜１５をマスクとして、ＲＩＥ法によりＢ
ＰＳＧ膜１８をエッチングする。この工程により、コン
タクトホール２０がゲート電極Ｇに対して、自己整合的
に形成される。
膜１８を堆積し、窒化シリコン膜１５をストッパーとし
てＣＭＰ法により、ＢＰＳＧ膜１８表面を平坦化する。
次に、図９に示すように、全面にレジスト１９を塗布
し、図５に示すプラグパターン１０３を用いて、リソグ
ラフィ法により、エッチングマスク１９ａを形成する。
次に、ＢＰＳＧ膜１８と窒化シリコン膜１５の選択比が
高いエッチング条件で、エッチングマスク１９ａ、及び
窒化シリコン膜１５をマスクとして、ＲＩＥ法によりＢ
ＰＳＧ膜１８をエッチングする。この工程により、コン
タクトホール２０がゲート電極Ｇに対して、自己整合的
に形成される。
【００４６】次に、レジスト１９を除去した後、図１０
に示すように、全面にＮ型ポリシリコン膜２１を堆積
し、窒化シリコン膜１５及びＢＰＳＧ膜１８をストッパ
ーとして、ＣＭＰ法を用いてＮ型ポリシリコン膜２１の
表面を平坦化すると同時にコンタクトホール２０を埋め
込み、Ｎ型ポリシリコン膜２１によってプラグ２１ａを
形成する。
に示すように、全面にＮ型ポリシリコン膜２１を堆積
し、窒化シリコン膜１５及びＢＰＳＧ膜１８をストッパ
ーとして、ＣＭＰ法を用いてＮ型ポリシリコン膜２１の
表面を平坦化すると同時にコンタクトホール２０を埋め
込み、Ｎ型ポリシリコン膜２１によってプラグ２１ａを
形成する。
【００４７】次に、図１１に示すように、全面にＢＰＳ
Ｇ膜２２を堆積し、図５に示すビット線コンタクトパタ
ーン１０４を用いて、コンタクトホール２３を形成す
る。次に、露出したＮ型ポリシリコン膜２１上にタング
ステン膜２４を選択成長させ、コンタクトホール２３を
タングステン膜２４によって埋め込む。
Ｇ膜２２を堆積し、図５に示すビット線コンタクトパタ
ーン１０４を用いて、コンタクトホール２３を形成す
る。次に、露出したＮ型ポリシリコン膜２１上にタング
ステン膜２４を選択成長させ、コンタクトホール２３を
タングステン膜２４によって埋め込む。
【００４８】次に、全面に図示せぬグルーレイヤを形成
し、この上に図１２に示すように、タングステン膜２
５、酸化シリコン膜２６、窒化シリコン膜２７を順次堆
積し、図５に示すビット線パターン１０５を用いて、窒
化シリコン膜２７、酸化シリコン膜２６、タングステン
膜２５、グルーレイヤをパターニングし、前記プラグ２
１に接続されたビット線ＢＬを形成する。
し、この上に図１２に示すように、タングステン膜２
５、酸化シリコン膜２６、窒化シリコン膜２７を順次堆
積し、図５に示すビット線パターン１０５を用いて、窒
化シリコン膜２７、酸化シリコン膜２６、タングステン
膜２５、グルーレイヤをパターニングし、前記プラグ２
１に接続されたビット線ＢＬを形成する。
【００４９】次に、図１３に示すように、全面に酸化シ
リコン膜２８を堆積し、窒化シリコン膜２７をストッパ
ーとして、ＣＭＰ法により、酸化シリコン膜２８を平坦
化する。次に、図１４に示すように、全面にレジスト２
９を塗布し、図５に示すストレージノードコンタクトパ
ターン１０６を用いて、リソグラフィ法により、エッチ
ングマスク２９ａを形成する。この後、酸化シリコン膜
２８と窒化シリコン膜２７の選択比が高いエッチング条
件で、エッチングマスク２９ａ、及び窒化シリコン膜２
７をマスクとして、ＲＩＥ法により酸化シリコン膜２８
をエッチングする。この工程により、コンタクトホール
３０がビット線ＢＬに対して、自己整合的に形成され
る。
リコン膜２８を堆積し、窒化シリコン膜２７をストッパ
ーとして、ＣＭＰ法により、酸化シリコン膜２８を平坦
化する。次に、図１４に示すように、全面にレジスト２
９を塗布し、図５に示すストレージノードコンタクトパ
ターン１０６を用いて、リソグラフィ法により、エッチ
ングマスク２９ａを形成する。この後、酸化シリコン膜
２８と窒化シリコン膜２７の選択比が高いエッチング条
件で、エッチングマスク２９ａ、及び窒化シリコン膜２
７をマスクとして、ＲＩＥ法により酸化シリコン膜２８
をエッチングする。この工程により、コンタクトホール
３０がビット線ＢＬに対して、自己整合的に形成され
る。
【００５０】次に、レジスト２９を除去した後、図１５
に示すように、全面に酸化シリコン膜３１を堆積する。
この後、エッチバック法を用いてコンタクトホール３０
の内壁に、酸化シリコン膜３１からなるサイドウォール
スペーサ３１ａを形成する。次に、図１６に示すよう
に、Ｎ型ポリシリコン膜３２を全面に堆積し、窒化シリ
コン膜２７及び酸化シリコン膜２８をストッパーとし
て、ＣＭＰ法によりＮ型ポリシリコン膜３２の表面を平
坦化すると同時にコンタクトホール３０をＮ型ポリシリ
コン膜３２によって埋め込み、プラグ３２ａを形成す
る。
に示すように、全面に酸化シリコン膜３１を堆積する。
この後、エッチバック法を用いてコンタクトホール３０
の内壁に、酸化シリコン膜３１からなるサイドウォール
スペーサ３１ａを形成する。次に、図１６に示すよう
に、Ｎ型ポリシリコン膜３２を全面に堆積し、窒化シリ
コン膜２７及び酸化シリコン膜２８をストッパーとし
て、ＣＭＰ法によりＮ型ポリシリコン膜３２の表面を平
坦化すると同時にコンタクトホール３０をＮ型ポリシリ
コン膜３２によって埋め込み、プラグ３２ａを形成す
る。
【００５１】次に、図１７に示すよう、全面にスパッタ
法により、ルテニウム膜３３を堆積し、図５に示すスト
レージノード電極パターン１０７を用いてパターニング
する。この後、ＢＳＴ膜３４等の高誘電体膜、及びルテ
ニウム膜３５を全面に順次堆積し、ストレージキャパシ
タを形成する。続いて、周知の方法により、図示せぬ配
線層等を形成し、ＤＲＡＭが完成される。
法により、ルテニウム膜３３を堆積し、図５に示すスト
レージノード電極パターン１０７を用いてパターニング
する。この後、ＢＳＴ膜３４等の高誘電体膜、及びルテ
ニウム膜３５を全面に順次堆積し、ストレージキャパシ
タを形成する。続いて、周知の方法により、図示せぬ配
線層等を形成し、ＤＲＡＭが完成される。
【００５２】上記第４の実施例によれば、ＳＴＣ型ＤＲ
ＡＭセルにおいて、ビット線は窒化シリコン系の絶縁膜
によって保護されているため、ストレージノードコンタ
クトパターンがビット線パターンに対して合わせずれが
生じている場合においても、エッチングの際にビット線
が露出することを防止できる。また、ビット線上の絶縁
膜は、その膜厚で規定されるため、制御性が良好であ
る。
ＡＭセルにおいて、ビット線は窒化シリコン系の絶縁膜
によって保護されているため、ストレージノードコンタ
クトパターンがビット線パターンに対して合わせずれが
生じている場合においても、エッチングの際にビット線
が露出することを防止できる。また、ビット線上の絶縁
膜は、その膜厚で規定されるため、制御性が良好であ
る。
【００５３】さらに、ストレージノードコンタクトパタ
ーンがライン／スペース状であるため、ストレージノー
ドコンタクトに丸みが生じることを防止でき、最小寸法
を一辺とする正方形とすることができる。したがって、
接触面積を大きくすることができ、コンタクト抵抗を減
少できる。
ーンがライン／スペース状であるため、ストレージノー
ドコンタクトに丸みが生じることを防止でき、最小寸法
を一辺とする正方形とすることができる。したがって、
接触面積を大きくすることができ、コンタクト抵抗を減
少できる。
【００５４】また、ストレージノードコンタクトが基板
に達していず、導電体プラグを介してソース／ドレイン
領域に接続しているため、アスペクト比を低減できる。
したがって、ストレージノードの埋め込みが容易であ
り、コンタクト開口の歩留まりを向上できる。
に達していず、導電体プラグを介してソース／ドレイン
領域に接続しているため、アスペクト比を低減できる。
したがって、ストレージノードの埋め込みが容易であ
り、コンタクト開口の歩留まりを向上できる。
【００５５】さらに、サイドウォールスペーサとして、
酸化シリコン系の絶縁膜を用いることにより、ビット線
の容量の増大を防止でき、動作速度の高速化及び消費電
流の低減を図ることができる。
酸化シリコン系の絶縁膜を用いることにより、ビット線
の容量の増大を防止でき、動作速度の高速化及び消費電
流の低減を図ることができる。
【００５６】図１８は、この発明の第５の実施例を示す
ものであり、図１乃至図４と同一部分には同一符号を付
し、異なる部分についてのみ説明する。上記第２乃至第
３の実施例において、導電層２の上には第２絶縁膜３、
第３絶縁膜４（第４の実施例では酸化シリコン膜２６、
窒化シリコン膜２７）が設けられている。第３絶縁膜４
（第４の実施例における窒化シリコン膜２７）の材料
は、次の条件を備えている。
ものであり、図１乃至図４と同一部分には同一符号を付
し、異なる部分についてのみ説明する。上記第２乃至第
３の実施例において、導電層２の上には第２絶縁膜３、
第３絶縁膜４（第４の実施例では酸化シリコン膜２６、
窒化シリコン膜２７）が設けられている。第３絶縁膜４
（第４の実施例における窒化シリコン膜２７）の材料
は、次の条件を備えている。
【００５７】(1) 酸化シリコン膜のＲＩＥを実施する
際、酸化シリコン膜との選択比が大きい膜である。
際、酸化シリコン膜との選択比が大きい膜である。
【００５８】(2) 酸化シリコン膜のＣＭＰを実施する
際、酸化シリコン膜との選択比が大きい膜である。
際、酸化シリコン膜との選択比が大きい膜である。
【００５９】(3) プラグのＣＭＰを実施する際、プラグ
との選択比が大きい膜である。
との選択比が大きい膜である。
【００６０】(4) 絶縁膜である。
【００６１】しかし、第３絶縁膜４（第４の実施例にお
ける膜２７）は前述したように、窒化シリコン膜によっ
て構成されている。この窒化シリコン膜は容量が大く、
配線中を伝搬する信号の遅延をもたらすため除去するこ
とが望ましい。
ける膜２７）は前述したように、窒化シリコン膜によっ
て構成されている。この窒化シリコン膜は容量が大く、
配線中を伝搬する信号の遅延をもたらすため除去するこ
とが望ましい。
【００６２】そこで、第５の実施例では、先ず、第５絶
縁膜７をエッチバックする際、エッチング時間を若干長
くし、図１８（ａ）に示すように、第３絶縁膜４の側壁
に形成された第５絶縁膜７を除去する。この後、例えば
熱リン酸によって処理することにより、図１８（ｂ）に
示すように、第３絶縁膜４を除去する。この実施例によ
っても第１乃至第４の実施例と同様の効果を得ることが
でき、しかも、配線中を伝搬する信号の遅延を防止でき
る。このように、第３絶縁膜を除去することで、上記
(3)(4)の条件は不要となる。上記実施例では窒化シリコ
ン膜の場合について説明したが、例えばポリシリコンな
どの導電膜を用いてもよい。
縁膜７をエッチバックする際、エッチング時間を若干長
くし、図１８（ａ）に示すように、第３絶縁膜４の側壁
に形成された第５絶縁膜７を除去する。この後、例えば
熱リン酸によって処理することにより、図１８（ｂ）に
示すように、第３絶縁膜４を除去する。この実施例によ
っても第１乃至第４の実施例と同様の効果を得ることが
でき、しかも、配線中を伝搬する信号の遅延を防止でき
る。このように、第３絶縁膜を除去することで、上記
(3)(4)の条件は不要となる。上記実施例では窒化シリコ
ン膜の場合について説明したが、例えばポリシリコンな
どの導電膜を用いてもよい。
【００６３】図１９は、この発明の第６の実施例を示す
ものである。第１乃至第５の実施例において、第２絶縁
膜３の上には第３の絶縁膜４を設けたが、上記条件 (1)
(2)を満足すれば、第２絶縁膜３の上に導電性の膜を設
けることも可能である。第６の実施例では、第２絶縁膜
３の上にポリシリコン膜４１が設けられている。このポ
リシリコン膜４１は、酸化シリコン膜との選択比が大き
いため、第１乃至第４の実施例と同様に酸化シリコン膜
５をエッチングする際、配線を保護することができる。
しかし、このポリシリコン膜４１は導電性を有している
ため、他の膜との短絡を回避するため除去する必要があ
る。
ものである。第１乃至第５の実施例において、第２絶縁
膜３の上には第３の絶縁膜４を設けたが、上記条件 (1)
(2)を満足すれば、第２絶縁膜３の上に導電性の膜を設
けることも可能である。第６の実施例では、第２絶縁膜
３の上にポリシリコン膜４１が設けられている。このポ
リシリコン膜４１は、酸化シリコン膜との選択比が大き
いため、第１乃至第４の実施例と同様に酸化シリコン膜
５をエッチングする際、配線を保護することができる。
しかし、このポリシリコン膜４１は導電性を有している
ため、他の膜との短絡を回避するため除去する必要があ
る。
【００６４】そこで、先ず、図１９（ａ）に示すよう
に、ポリシリコン膜４１の側壁に形成された第５絶縁膜
７を第５の実施例と同様にして除去する。次に、図１９
（ｂ）に示すように、全面に例えばポリシリコン膜４２
を堆積する。この後、図１９（ｃ）に示すように、ＣＭ
Ｐ法によりポリシリコン膜４１、４２を除去するととも
に、ポリシリコン膜４２によってコンタクトホールを埋
め込む。このとき、酸化シリコン膜３はストッパーとし
て作用する。この実施例によっても、第５の実施例と同
様の効果を得ることができる。
に、ポリシリコン膜４１の側壁に形成された第５絶縁膜
７を第５の実施例と同様にして除去する。次に、図１９
（ｂ）に示すように、全面に例えばポリシリコン膜４２
を堆積する。この後、図１９（ｃ）に示すように、ＣＭ
Ｐ法によりポリシリコン膜４１、４２を除去するととも
に、ポリシリコン膜４２によってコンタクトホールを埋
め込む。このとき、酸化シリコン膜３はストッパーとし
て作用する。この実施例によっても、第５の実施例と同
様の効果を得ることができる。
【００６５】図２０は、この発明の第７の実施例を示す
ものであり、前記第６の実施例の変形例を示すものであ
る。この実施例において、第２絶縁膜３の上には例えば
ルテニウム膜４３が形成され、この後、全面にルテニウ
ム膜４４が堆積される。次に、電極を加工するため、所
定のパターンを用いてルテニウム膜４４をエッチング
し、これとともにルテニウム膜４３を除去する。
ものであり、前記第６の実施例の変形例を示すものであ
る。この実施例において、第２絶縁膜３の上には例えば
ルテニウム膜４３が形成され、この後、全面にルテニウ
ム膜４４が堆積される。次に、電極を加工するため、所
定のパターンを用いてルテニウム膜４４をエッチング
し、これとともにルテニウム膜４３を除去する。
【００６６】前記第２絶縁膜３の上の膜と全面に堆積さ
れる膜は共にルテニウムである。このため、電極を加工
する際、パターンが図２０に示すように多少ずれた場合
においても問題は生じない。
れる膜は共にルテニウムである。このため、電極を加工
する際、パターンが図２０に示すように多少ずれた場合
においても問題は生じない。
【００６７】また、第２絶縁膜３の上の膜の材質は、ル
テニウムに限定されるものではなく、上記条件(1)(2)を
満足し、全面に堆積される膜４４と同質の例えば金属系
の膜であればよい。
テニウムに限定されるものではなく、上記条件(1)(2)を
満足し、全面に堆積される膜４４と同質の例えば金属系
の膜であればよい。
【００６８】その他、この発明の要旨を変えない範囲で
種々変形実施可能なことは勿論である。
種々変形実施可能なことは勿論である。
【００６９】
【発明の効果】以上詳述したようにこの発明によれば、
コンタクトと配線との短絡を防止できるとともに、コン
タクトを自己整合的に形成することができ、しかも、配
線上に形成される膜の膜厚を確実に制御できるととも
に、微細なコンタクトが形成でき、コンタクト開口の歩
留まりが高く、コンタクトの埋め込みが容易な半導体記
憶装置とその製造方法を提供できる。
コンタクトと配線との短絡を防止できるとともに、コン
タクトを自己整合的に形成することができ、しかも、配
線上に形成される膜の膜厚を確実に制御できるととも
に、微細なコンタクトが形成でき、コンタクト開口の歩
留まりが高く、コンタクトの埋め込みが容易な半導体記
憶装置とその製造方法を提供できる。
【図１】この発明の第１の実施例を示す断面図。
【図２】この発明の第２の実施例を示す断面図。
【図３】この発明の第３の実施例に適用されるマスクパ
ターンを示す平面図。
ターンを示す平面図。
【図４】この発明の第３の実施例を示すものであり、図
３の４−４線に沿った断面図。
３の４−４線に沿った断面図。
【図５】この発明の第４の実施例に適用されるマスクパ
ターンを示す平面図
ターンを示す平面図
【図６】図５のａ−ａ線、及びｃ−ｃ線に沿った断面図
であり、第４の実施例の第１の工程を示している。
であり、第４の実施例の第１の工程を示している。
【図７】図５のａ−ａ線、及びｃ−ｃ線に沿った断面図
であり、図６に続く第２の工程を示している。
であり、図６に続く第２の工程を示している。
【図８】図５のａ−ａ線、及びｃ−ｃ線に沿った断面図
であり、図７に続く第３の工程を示している。
であり、図７に続く第３の工程を示している。
【図９】図５のａ−ａ線、及びｃ−ｃ線に沿った断面図
であり、図８に続く第４の工程を示している。
であり、図８に続く第４の工程を示している。
【図１０】図５のａ−ａ線、及びｃ−ｃ線に沿った断面
図であり、図９に続く第５の工程を示している。
図であり、図９に続く第５の工程を示している。
【図１１】図５のｂ−ｂ線、及びｃ−ｃ線に沿った断面
図であり、図１０に続く第６の工程を示している。
図であり、図１０に続く第６の工程を示している。
【図１２】図５のｂ−ｂ線、及びｃ−ｃ線に沿った断面
図であり、図１１に続く第７の工程を示している。
図であり、図１１に続く第７の工程を示している。
【図１３】図５のａ−ａ線、及びｄ−ｄ線に沿った断面
図であり、図１２に続く第８の工程を示している。
図であり、図１２に続く第８の工程を示している。
【図１４】図５のａ−ａ線、及びｄ−ｄ線に沿った断面
図であり、図１３に続く第９の工程を示している。
図であり、図１３に続く第９の工程を示している。
【図１５】図５のａ−ａ線、及びｄ−ｄ線に沿った断面
図であり、図１４に続く第１０の工程を示している。
図であり、図１４に続く第１０の工程を示している。
【図１６】図５のａ−ａ線、及びｄ−ｄ線に沿った断面
図であり、図１５に続く第１１の工程を示している。
図であり、図１５に続く第１１の工程を示している。
【図１７】図５のａ−ａ線、及びｄ−ｄ線に沿った断面
図であり、図１６に続く第１２の工程を示している。
図であり、図１６に続く第１２の工程を示している。
【図１８】この発明の第５の実施例を示す断面図。
【図１９】この発明の第６の実施例を示す断面図。
【図２０】この発明の第７の実施例を示す断面図。
【図２１】従来のメモリセルを示す平面図。
【図２２】図２１の２２−２２線に沿った断面図。
【図２３】従来のメモリセルの問題点を示す断面図。
１１…半導体基板、２…導電膜、３…第２絶縁膜、４…
第３絶縁膜、５…第４絶縁膜、７…第５絶縁膜、７ａ…
サイドウォールスペーサ、ＣＨ…コンタクトホール、８
…配線パターン、９…コンタクトホールパターン、１３
…Ｎ型ポリシリコン膜、１４…タングステンシリサイド
膜、１５…窒化シリコン膜、１６…ソース／ドレイン拡
散層、１７…窒化シリコン膜、１７ａ…サイドウォール
スペーサ、２１…Ｎ型ポリシリコン膜、２１ａ…プラ
グ、３０…コンタクトホール、３１…酸化シリコン膜、
３１ａ…サイドウォールスペーサ、３２…Ｎ型ポリシリ
コン膜、３２ａ…プラグ、３３…ルテニウム膜、３４…
ＢＳＴ膜、３５…ルテニウム膜、１０１…素子分離パタ
ーン、１０２…ゲート電極パターン、１０３…プラグパ
ターン、１０４…ビット線コンタクトパターン、１０５
…ビット線パターン、１０６…ストレージノードコンタ
クトパターン、１０７…ストレージノード電極パター
ン、Ｇ…ゲート電極、ＢＬ…ビット線、Ｌ…配線。
第３絶縁膜、５…第４絶縁膜、７…第５絶縁膜、７ａ…
サイドウォールスペーサ、ＣＨ…コンタクトホール、８
…配線パターン、９…コンタクトホールパターン、１３
…Ｎ型ポリシリコン膜、１４…タングステンシリサイド
膜、１５…窒化シリコン膜、１６…ソース／ドレイン拡
散層、１７…窒化シリコン膜、１７ａ…サイドウォール
スペーサ、２１…Ｎ型ポリシリコン膜、２１ａ…プラ
グ、３０…コンタクトホール、３１…酸化シリコン膜、
３１ａ…サイドウォールスペーサ、３２…Ｎ型ポリシリ
コン膜、３２ａ…プラグ、３３…ルテニウム膜、３４…
ＢＳＴ膜、３５…ルテニウム膜、１０１…素子分離パタ
ーン、１０２…ゲート電極パターン、１０３…プラグパ
ターン、１０４…ビット線コンタクトパターン、１０５
…ビット線パターン、１０６…ストレージノードコンタ
クトパターン、１０７…ストレージノード電極パター
ン、Ｇ…ゲート電極、ＢＬ…ビット線、Ｌ…配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ６９１
Claims (19)
- 【請求項１】 半導体基板上に形成された第１の絶縁膜
と、 下部が導電膜、上部が第２の絶縁膜で構成され、前記第
１の絶縁膜上に所定間隔離間して配置された第１、第２
の配線と、 前記第１、第２の配線の相互間、及び前記第１、第２の
配線の相互間に位置する前記第１の絶縁膜に形成された
コンタクトホールと、 前記コンタクトホール内部で少なくとも前記導電膜の側
壁及び前記第１の絶縁膜の側壁に形成された第３の絶縁
膜とを具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記第２の絶縁膜は、窒化シリコン系の
膜であり、前記第１の絶縁膜は酸化シリコン系の膜であ
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記第３の絶縁膜は、酸化シリコン系の
膜、及び窒化シリコン系の膜と酸化シリコン系の膜の複
合膜の内の１つであり、窒化シリコン系の膜よりも誘電
率が小さいことを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項４】 半導体基板の表面領域にゲート電極及び
ソース／ドレイン領域を有するＭＯＳトランジスタが形
成され、このソース／ドレイン領域の一方の領域に前記
ゲート電極に接続されたワード線と直交して配置された
ビット線が接続され、このビット線の上方に前記ソース
／ドレイン領域の他方の領域に接続されるキャパシタが
形成される半導体記憶装置であって、 前記ＭＯＳトランジスタを覆う第１絶縁膜と、 前記ビット線上に形成された第２絶縁膜と、 前記第１絶縁膜及び前記第２絶縁膜上に形成された第３
絶縁膜と、 前記第３絶縁膜及び前記第１絶縁膜を貫通して形成さ
れ、前記ビット線の側面を露出する前記キャパシタのス
トレージノード電極が形成されるストレージノードコン
タクトと、 前記ストレージノードコンタクト内部で、少なくとも前
記ビット線の側壁及び前記第１絶縁膜の側壁に形成され
た第４絶縁膜とを具備することを特徴とする半導体記憶
装置。 - 【請求項５】 半導体基板の表面領域にゲート電極及び
ソース／ドレイン領域を有するＭＯＳトランジスタが形
成され、このソース／ドレイン領域の一方の領域に前記
ゲート電極に接続されたワード線と直交して配置された
ビット線が接続され、このビット線の上方に前記ソース
／ドレイン領域の他方の領域に接続されるキャパシタが
形成される半導体記憶装置であって、 前記ＭＯＳトランジスタを覆う第１絶縁膜と、 前記ビット線上に形成された第２絶縁膜と、 前記第２絶縁膜上に形成された導電体膜と、 前記第１絶縁膜及び前記導電体膜上に形成された第３絶
縁膜と、 前記第３絶縁膜及び前記第１絶縁膜を貫通して形成さ
れ、前記ビット線の側面を露出する前記キャパシタのス
トレージノード電極が形成されるストレージノードコン
タクトと、 前記ストレージノードコンタクト内部で少なくとも前記
ビット線の側壁及び前記第１絶縁膜の側壁に形成された
第４絶縁膜と、 前記ビット線とは前記第４絶縁膜によって電気的に分離
され、前記導電体膜の一部と接続されたストレージノー
ド電極とを具備することを特徴とする半導体記憶装置。 - 【請求項６】 半導体基板と、 前記半導体基板上に形成され、素子領域を区画する素子
分離絶縁膜と、 前記素子領域内に形成され、ゲート絶縁膜、ワード線に
接続されたゲート電極、ソース／ドレイン領域とを有す
るＭＯＳトランジスタと、 前記素子分離絶縁膜及び前記ＭＯＳトランジスタを覆う
第１絶縁膜と、 前記第１絶縁膜に形成され、前記ＭＯＳトランジスタの
一方のソース／ドレイン領域に達する第１コンタクトホ
ールと、 前記第１絶縁膜に形成され、前記ＭＯＳトランジスタの
他方のソース／ドレイン領域に達する第２コンタクトホ
ールと、 前記第１コンタクトホールを充填する第１導電体プラグ
と、 前記第２コンタクトホールを充填する第２導電体プラグ
と、 前記第１絶縁膜と前記第１、第２導電体プラグを覆う第
２絶縁膜と、 前記第２絶縁膜に形成され、前記第１導電体プラグに達
するビット線コンタクトと、 前記第２絶縁膜及びビット線コンタクト上に形成され、
下部が導電膜、上部が第３絶縁膜で構成されるビット線
と、 前記第２絶縁膜及び前記ビット線上に形成された第４絶
縁膜と、 前記ビット線の間に前記第４絶縁膜及び前記第２絶縁膜
を貫通して形成され、前記第２導電体プラグに達するス
トレージノードコンタクトと、 前記ストレージノードコンタクト内部で、少なくとも前
記ビット線の導電膜の側壁及び前記第２絶縁膜の側壁に
形成された第５絶縁膜と、 前記第２導電体プラグに接続され、前記ビット線の導電
膜とは前記第５絶縁膜によって電気的に分離されたスト
レージノード電極と、このストレージノード電極上のキ
ャパシタ絶縁膜と、前記キャパシタ絶縁膜上のプレート
電極とを有するキャパシタとを具備することを特徴とす
る半導体記憶装置。 - 【請求項７】 前記第３絶縁膜は窒化シリコン系の膜で
あり、前記第２、第４絶縁膜は、酸化シリコン系の膜で
あることを特徴とする請求項４又は６記載の半導体記憶
装置。 - 【請求項８】 前記第５絶縁膜は酸化シリコン系の膜、
及び窒化シリコン系の膜と酸化シリコン系の膜の複合膜
の内の１つであり、窒化シリコン系の膜よりも誘電率が
小さいことを特徴とする請求項４、５又は６記載の半導
体記憶装置。 - 【請求項９】 前記ストレージノードコンタクトは、前
記ビット線に直交するライン／スペース状のパターンで
区画されていることを特徴とする請求項４、５又は６記
載の半導体記憶装置。 - 【請求項１０】 半導体基板に第１絶縁膜を形成する工
程と、 前記第１絶縁膜上に導電体膜を形成する工程と、 前記導電体膜上に保護膜を形成する工程と、 前記保護膜及び導電体膜を局所的にエッチングし、第
１、第２の配線を形成する工程と、 前記第１、第２の配線の間に第２絶縁膜を形成する工程
と、 前記保護膜をマスクとして前記第２絶縁膜及び第１絶縁
膜を局所的にエッチングし、前記第１、第２の配線の間
にコンタクトホールを形成する工程と、 前記コンタクトホール内部で少なくとも前記導電体膜の
側壁及び前記第１絶縁膜の側壁に第３絶縁膜を形成する
工程とを具備することを特徴とする半導体記憶装置の製
造方法。 - 【請求項１１】 前記第１、第２の配線の相互間に第２
絶縁膜を形成する工程は、前記第２絶縁膜を全面に堆積
する工程と、 前記第２絶縁膜を前記保護膜の上面までエッチングして
除去し、表面を平坦化する工程とを具備することを特徴
とする請求項１０記載の半導体記憶装置の製造方法。 - 【請求項１２】 前記保護膜をマスクとして前記第２絶
縁膜及び第１絶縁膜を局所的にエッチングし、前記第
１、第２の配線の相互間にコンタクトホールを形成する
工程は、 前記第１、第２の配線に直交するライン／スペース状の
フォトレジストを形成する工程と、 前記フォトレジスト及び前記保護膜をマスクとして、前
記第２絶縁膜及び第１絶縁膜を局所的にエッチングする
工程とを具備することを特徴とする請求項１０記載の半
導体記憶装置の製造方法。 - 【請求項１３】 前記保護膜は窒化シリコン膜によって
構成され、この窒化シリコン膜は前記第３絶縁膜を形成
した後、除去されることを特徴とする請求項１０記載の
半導体記憶装置の製造方法。 - 【請求項１４】 前記保護膜は第２導電体膜及び金属系
膜のうちの１つによって構成され、この第２導電体膜及
び金属系膜のうちの１つは前記第３絶縁膜を形成した
後、除去されることを特徴とする請求項１０記載の半導
体記憶装置の製造方法。 - 【請求項１５】 前記保護膜は第２導電体膜によって構
成され、前記第３絶縁膜を形成した後、前記コンタクト
ホール内に前記第２導電体膜上及び前記第２絶縁膜上に
第３の導電体膜を形成する工程と、 前記第３、第２導電体膜をエッチバックし、前記第２導
電体膜を除去するとともに、前記コンタクトホール内に
前記第３導電体膜を埋め込む工程とを具備することを特
徴とする請求項１０記載の半導体記憶装置の製造方法。 - 【請求項１６】 前記保護膜は、第２導電体膜によって
構成され、前記第３絶縁膜を形成した後、前記コンタク
トホール内、前記第２導電体膜上及び前記第２絶縁膜上
に第３導電体膜を形成する工程と、 所定のストレージノード電極パターンを用いて、前記第
３導電体膜をパターニングする際に、前記第３、第２導
電体膜の一部を順次エッチングして除去する工程とを具
備するこを特徴とする請求項１０記載の半導体装置の製
造方法。 - 【請求項１７】 半導体基板に素子領域を区画する素子
分離絶縁膜を形成する工程と、 前記素子分離絶縁膜によって区画された素子領域上に、
ゲート絶縁膜、ワード線に接続されたゲート電極、ソー
ス／ドレイン領域とを有するＭＯＳトランジスタとを形
成する工程と、 前記ＭＯＳトランジスタ及び前記素子分離絶縁膜を覆う
第１絶縁膜を形成する工程と、 前記第１絶縁膜を局所的にエッチングし、前記素子領域
及び前記素子分離絶縁膜上に形成され、前記ＭＯＳトラ
ンジスタの一方のソース／ドレイン領域に達する第１コ
ンタクトホール、及び前記素子領域上で前記ＭＯＳトラ
ンジスタの他方のソース／ドレイン領域に達する第２コ
ンタクトホールを前記ゲート電極に対して自己整合的に
形成する工程と、 前記第１、第２コンタクトホールを充填する第１、第２
導電体プラグを形成する工程と、 前記第１絶縁膜と前記第１、第２導電体プラグを覆う第
２絶縁膜を形成する工程と、 前記第２絶縁膜を局所的にエッチングし、前記素子分離
絶縁膜の上方で前記第１導電体プラグに達するビット線
コンタクトを形成する工程と、 前記第２絶縁膜及びビット線コンタクト上に、下部が導
電膜、上部が第３絶縁膜で構成されるビット線を形成す
る工程と、 前記第２絶縁膜及び前記ビット線上に第４絶縁膜を形成
する工程と、 前記第３絶縁膜をマスクとして前記第４絶縁膜及び第２
絶縁膜を局所的にエッチングし、前記第２導電体に達す
るストレージノードコンタクトを、前記ビット線に対し
て自己整合的に形成する工程と、 前記ストレージノードコンタクト内部で、少なくとも前
記ビット線の導電膜の側壁及び前記第２絶縁膜の側壁に
第５絶縁膜を形成する工程と、 前記第２導電体プラグに接続され、前記ビット線の導電
膜とは前記第５絶縁膜によって電気的に分離されたスト
レージノード電極、このストレージノード電極上のキャ
パシタ絶縁膜、前記キャパシタ絶縁膜上にプレート電極
を順次形成しキャパシタを形成する工程とを具備するこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項１８】 前記第２絶縁膜及び前記ビット線上に
第４絶縁膜を形成する工程は、前記第４絶縁膜を全面に
堆積する工程と、 前記第３絶縁膜の上面まで前記第４絶縁膜をエッチング
除去し、表面を平坦化する工程とを具備することを特徴
とする請求項１７記載の半導体記憶装置の製造方法。 - 【請求項１９】 前記第３絶縁膜をマスクとして前記第
４絶縁膜及び前記第２絶縁膜を局所的にエッチングし、
前記第２導電体プラグに達するストレージノードコンタ
クトを前記ビット線に対して自己整合的に形成する工程
は、 前記ビット線に直交するライン／スペース状のフォトレ
ジストを形成する工程と、 前記フォトレジスト及び前記第３絶縁膜をマスクとして
前記第４絶縁膜及び第２絶縁膜を局所的にエッチングす
る工程とを具備することを特徴とする請求項１７記載の
半導体記憶装置の製造方法。
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