KR100431656B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

동작 불량 및 기생 케패시턴스를 최소화하는 반도체 장치의 콘택홀 형성 방법 및 반도체 장치를 형성하는 방법이 개시되어 있다. 기판상에 제1 도전층 패턴 및 제1 절연층 패턴이 순차적으로 적층된 다수개의 제1 패턴을 형성한다. 상기 제1 패턴의 측벽들에 스페이서를 형성한다. 상기 스페이서가 형성되어 있는 제1 패턴들 사이에 도전 물질이 채워지는 도전성 플러그를 형성한다. 상기 도전성 플러그 및 제1 패턴들의 상부면을 덮는 제1 저지막을 형성한다. 상기 제1 저지막 상에 제2 절연층을 형성한다. 그리고 상기 제2 절연층 및 제1 저지막의 소정 부위를 순차적으로 식각하여 하부의 도전성 플러그와 접속하는 콘택홀을 형성한다. 이 때 상기 스페이서를 산화막으로 형성하여 기생 캐패시턴스를 감소시킬 수 있다. 또한 상기 제1 저지막이 형성됨으로서, 후속 공정에서 상기 도전성 플러그와 접속하는 콘택을 형성할 때 미스 얼라인에 의한 브릿지의 발생을 최소화할 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 배선과 배선 사이에 형성되고 상기 배선들과 절연되는 콘택홀의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라 미세 패턴의 형성이 요구되고 있으며, 패턴의 넓이뿐만 아니라 배선과 배선간의 간격이 감소되고 있다. 또한 반도체 기판에 형성되어 있는 고립된 소자들을 연결시키는 콘택도 사이즈가 더욱 미세해지고, 그 깊이도 더욱 깊게 형성되는 것이 요구되고 있다.
따라서 메모리 셀과 같이 디자인 룰(design rule)이 미세하고, 같은 형태의 패턴이 반복되는 경우, 주변 구조물을 이용하여 마스크 없이 콘택을 형성할 수 있는 셀프-얼라인 콘택 기술이 사용되고 있다. 상기 셀프 얼라인 콘택 기술은 얼라인 마진을 요구하지 않으면서, 미세 콘택을 형성할 수 있는 장점이 있다. 현재 가장 널리 사용되고 있는 셀프 얼라인 콘택 기술은 산화막과 질화막 간의 식각 선택비를 이용하여 콘택홀을 형성하는 것이다.
종래의 셀프 얼라인 콘택을 형성하는 방법을 간단히 설명한다.
우선, 반도체 기판상에 도전층 패턴 및 질화막 패턴이 적층된 제1 패턴들을 형성하고, 이어서 상기 제1 패턴들의 측벽에 질화막 스페이서를 형성한다.
상기 결과물의 전면에 실리콘 산화물을 증착하여 절연층을 형성하고, 상기 제1 패턴들 사이 간격만큼이 오픈되도록 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 하고, 상기 실리콘 산화막과 실리콘 질화막 간의 선택비를 이용한 이방성 식각 공정으로 절연층을 식각하여 상기 제1 패턴 사이의 기판 영역을 노출하는 콘택홀을 형성할 수 있다.
상술한 방법에 의해 공정을 수행하면, 상기 제1 패턴의 측면에 형성된 스페이서에 의해 상기 제1 패턴 간에 이격되는 간격이 더욱 좁아지므로 절연층을 형성하기 위한 갭 매립이 어려워진다. 만일, 용이한 갭 매립을 위해 상기 스페이서의 폭을 줄일 경우에는 상기 콘택홀을 형성하기 위한 식각 공정시에 상기 스페이서가 소진되어 상기 제1 패턴의 도전성 패턴과 상기 콘택홀에 채워지는 도전성 물질이 브릿지를 유발할 수 있다.
또한 상기 실리콘 질화물로 이루어지는 스페이서는 유전율이 7 이상으로, 유전율이 3.9 정도인 산화막에 비해 높기 때문에 상기 제1 패턴과 제1 패턴 간의 기생 케패시턴스가 증가하게 된다. 특히 상기 제1 패턴과 제1 패턴의 간격이 좁아서 콘택이 미세하게 형성될 경우에는 상기 기생 케패시턴스가 더욱 커지게 되어 반도체 장치의 동작시 응답 속도의 저하를 초래한다.
이에 따라 상기 콘택홀의 매립을 용이하게 하기 위해 콘택홀을 먼저 형성한 후 상기 콘택홀의 내측벽에 스페이서를 형성하는 방법의 일 예가 일본국 특개평 제제11-168199호에 개시되어 있다.
상기 일본국 특개평 제11-168199호에 개시되어 있는 DRAM 장치의 제조 방법을 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a를 참조하면, 게이트 산화막 및 게이트 전극(도시안됨)이 형성되어 있는 반도체 기판(10)상에 산화물로 형성되는 제1 절연층(12)을 형성한다. 그리고, 상기 제1 절연층(12) 상에 비트 라인으로 제공되는 도전성 패턴(14)을 형성한다. 이어서, 상기 결과물 전면에 제2 절연층(16) 및 제3 절연층(18)을 순차적으로 증착시킨다. 이 때 상기 제2 절연층(16)은 실리콘 산화물로 형성하고, 상기 제3 절연층(18)은 실리콘 질화물로 형성한다.
도 1b를 참조하면, 상기 제3 절연층(18)상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제3 절연층(18) 및 제2 절연층(16)의 소정 부위를 식각하여 상기 도전성 패턴(14)사이에 반도체 기판을 노출시키는 제1 콘택홀(20)을 형성한다. 이 때 상기 제1 콘택홀(20)의 측면에는 상기 도전성 패턴(14)의 측면이 노출되도록 식각이 수행된다.
도 1c를 참조하면, 상기 제1 콘택홀(20)의 측면과 저면 및 상기 제3 절연층(18)의 상부면에 연속하여 산화 실리콘막을 형성하고, 상기 산화 실리콘막을 이방성 식각하여 상기 제1 콘택홀(20)의 내측벽에 스페이서(22)를 형성한다.
도 1d를 참조하면, 상기 결과물에 도전성 물질을 매몰하고 패터닝하여 노드가 분리된 스택(stack)형의 스토로지 전극(24)을 형성하고, 이어서 유전막(26) 및 플레이트 전극(28)을 순차적으로 형성하여 케패시터 전극을 완성한다. 이 때 상기도전성 패턴(14)의 측벽에 구비되는 스페이서(22)는 상기 스토로지 전극(24)과 상기 도전성 패턴(14)을 절연시키는 역할을 한다.
상기 방법에 의해 공정을 수행하면, 스페이서(22)를 형성하지 않은 상태에서 제1 콘택홀(20)이 형성되므로, 상기 제1 콘택홀(20)의 바닥 면적이 넓어진다. 또한, 실리콘 산화막으로 이루어지는 스페이서(22)를 사용하므로 질화막 스페이서를 사용할 때에 비해 기생 케패시턴스(capacitance)를 감소할 수 있다. 그러나, 상기 공정으로는 형성하여야 할 콘택홀이 작거나 깊을 경우, 상기 도전성 패턴들(14) 사이에 정확히 콘택홀을 형성하기가 어렵다. 또한, 스토로지 전극(24)이 스택형으로 형성되므로 상기 스토로지 전극(24)의 면적 확장이 제한적이므로, 형성되는 캐패시터의 축적 용량이 감소된다. 그리고, 상기 제1 콘택홀(20)의 측벽이 단차진 프로파일을 가질 경우, 상기 스페이서(22)로 형성되는 실리콘 산화막이 양호한 프로파일을 가지면서 증착되지 못하게 되어 상기 비트 라인으로 제공되는 도전성 패턴들(14)과 상기 스토로지 전극(24)간에 브릿지(bridge)가 유발될 수 있다.
상기 설명한 DRAM 장치의 제조 방법에서 스토로지 전극의 표면적을 증가시키기 위해, 실린더형의 스토로지 노드를 형성할 수도 있다.
도 2a내지 도 2b는 실린더형 스토로지 노드를 갖는 DRAM 장치를 나타내는 도면들이다.
도 2a에서 도시된 바와 같이, 상기 제1 콘택홀(20)의 내부에 도전 물질을 채워 넣어 도전성 플러그 형태의 케패시터 도전층(40)을 형성하고, 상기 결과물 전면에 산화막(42)을 형성한다. 그리고 상기 산화막(42)의 소정 부위를 식각하여 상기캐패시터 도전층과 접촉하는 제2 콘택홀(44)을 형성한다. 이어서, 상기 제2 콘택홀(44)을 이용하여 실린더형의 스토로지 노드(46)를 형성한다.
그런데, 상기 제2 콘택홀(44)을 형성할 시에 하부의 캐패시터 도전층과 정확히 포토 얼라인(photo align) 되지 않으면, 도 2b에서와 같이 상기 산화막(42)이 식각되고 난 후 계속적으로 상기 도전성 패턴(14)의 측면에 구비되는 스페이서(22)까지 식각된다. 이는 상기 스페이서(22)도 산화 실리콘으로 형성되기 때문에 상기 산화막(42)과 상기 스페이서(22)의 식각 선택비가 작기 때문이다. 따라서 상기 스토로지 전극(48)과 비트 라인으로 제공되는 도전성 패턴(14)이 접촉하여 브릿지를 유발하게 되고, 이에 따라 반도체 장치의 동작 불량(function fail)이 발생되는 문제점이 있다.
따라서, 본 발명의 제1 목적은 동작 불량을 방지하면서, 기생 케패시턴스를 최소화하는 반도체 장치의 콘택홀 형성 방법을 제공하는데 있다.
본 발명의 제2 목적은 동작 불량을 방지하면서, 기생 케패시턴스를 최소화하는 DRAM장치의 형성 방법을 제공하는데 있다.
도 1a 및 도 1b는 종래의 방법에 의한 DRAM셀의 제조 방법을 설명하기 위한 단면도들이다.
도 2a내지 도 2b는 종래의 실린더형 스토로지 노드를 갖는 DRAM 장치를 나타내는 도면들이다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 반도체 장치의 콘택홀 형성 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시예에 의한 DRAM 셀의 평면도이다.
도 5a 내지 도 17b는 본 발명의 제2 실시예에 의한 DRAM 셀의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 50 : 반도체 기판 108 : 비트 라인용 도전층
110a, 54 : 제1 절연층 패턴 116 : 제2 절연층
118 : 스토리지 노드 콘택홀 120, 58 : 스페이서
122 : 캐패시터 도전층 124, 62 : 제1 저지막
126 : 제4 절연층 128 : 제2 저지막
130 : 제5 절연층 134, 68 : 콘택홀
상기한 제1 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 제1 도전층 패턴 및 제1 절연층 패턴이 순차적으로 적층된 다수개의 제1 패턴을 형성한다. 상기 제1 패턴의 측벽들에 스페이서를 형성한다. 상기 스페이서가 형성되어 있는 제1 패턴들 사이에 도전 물질이 채워지는 도전성 플러그를 형성한다. 상기 도전성 플러그 및 제1 패턴들의 상부면을 덮는 제1 저지막을 형성한다. 상기 제1 저지막 상에 제2 절연층을 형성한다. 그리고 상기 제2 절연층 및 제1 저지막의 소정 부위를 순차적으로 식각하여 하부의 도전성 플러그와 접속하는 콘택홀을 형성한다.
따라서, 상기 제1 패턴들의 측벽에 산화막으로 이루어지는 스페이서를 형성하여 상기 제1 패턴들 사이에 구비되는 도전성 플러그와 상기 제1 패턴들 간에 생기는 기생 캐패시턴스를 감소시킬 수 있다. 또한 상기 도전성 플러그와 제1 패턴들 상부에 제1 저지막이 형성됨으로서, 후속 공정에서 상기 도전성 플러그와 접속하는 콘택을 형성할 때 미스 얼라인이 발생하더라도 상기 제1 패턴의 측벽에 구비되는 스페이서가 식각되지 않기 때문에 브릿지의 발생을 최소화할 수 있다.
상기한 제2 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 제1 도전층 패턴 및 제1 절연층 패턴이 순차적으로 적층된 다수개의 비트라인 구조물을 형성한다. 상기 비트라인 구조물들을 매몰하는 제1 절연층을 형성한다. 상기 비트라인 구조물의 제1 절연층 패턴을 식각 마스크로 하여 비트 라인 구조물들 사이의 반도체 기판을 노출하는 스토로지 노드 콘택홀을 형성한다. 상기 스토로지 노드 콘택홀의 측벽에 스페이서를 형성한다. 상기 스페이서가 형성되어 있는 스토로지 노드 콘택홀에 도전 물질이 채워지는 도전성 플러그 형태의 케패시터 도전층을 형성한다. 상기 케패시터 도전층 및 비트 라인 구조물의 상부 전면에 제1 저지막을 형성한다. 상기 제1 저지막 상에 제2 절연층을 형성한다. 상기 제2 절연층 및 제1 저지막의 소정 부위를 순차적으로 식각하여 하부의 전극과 접촉하는 콘택홀을 형성한다. 그리고, 상기 콘택홀에 도전성 물질을 증착하여 상기 스토로지 전극과 접촉하는 스토로지 노드를 형성하여 반도체 장치를 제조한다.
따라서, 상기 비트 라인 구조물을 형성한 후 산화막으로 이루어지는 스페이서를 형성하여 비트 라인과 스토로지 전극 간의 캐패시턴스를 감소시킬 수 있다. 또한 상기 케패시터 도전층과 접속하는 콘택홀을 형성할 때, 포토 미스 얼라인이 발생하더라도 상기 제1 저지막에 의해 식각이 저지되기 때문에 상기 비트 라인 구조물의 측벽에 구비되는 스페이서가 식각되지 않는다. 때문에 상기 비트 라인 구조물과 스토로지 전극의 브릿지를 방지할 수 있다. 그리고, 상기 스토로지 전극과 접속하는 스토로지 노드는 실린더형으로 형성하여 면적을 증가시켜 캐페시터의 축적 용량을 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 반도체 장치의 콘택홀 형성 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(50) 상에 제1 도전층 패턴(52) 및 제1 절연층 패턴(54)이 순차적으로 적층된 다수개의 제1 패턴(56)을 형성한다. 상기 제1 패턴(56)은 라인형으로 형성할 수 있다.
구체적으로, 반도체 기판(50)또는 소정의 막이 형성되어 있는 반도체 기판(50)상에 제1 도전층을 형성한다. 상기 제1 도전층은 베리어 금속층(barrier metal)과 금속층(metal)이 순차적으로 적층되는 복합막으로 형성한다. 상기 베리어금속층은 티타늄/ 티타늄나이트 라이드(Ti/TiN)로 형성할 수 있으며, 상기 금속층은 텅스텐으로 형성할 수 있다. 이 때 상기 베리어 금속층을 형성하는 것은 후속의 열공정 시에 금속층의 리프팅 등을 방지하기 위함이다. 이어서, 상기 제1 도전층 상에 제1 절연층을 형성한다. 상기 제1 절연층은 실리콘 질화막 또는 산화 실리콘막 및 실리콘 질화막이 적층된 복합막으로 형성할 수도 있다. 본 실시예에서는 상기 제1 절연층을 실리콘 질화막으로 형성한다.
이어서, 상기 제1 절연층 상에 스핀 코팅법으로 포토레지스트막을 형성하고, 상기 포토레지스트막을 사진 식각 공정에 의해 포토레지스트 패턴을 형성한다. 다음에, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 절연층, 금속층 및 베리어 금속층을 식각하여 제1 도전층 패턴(52)과 제1 절연층 패턴(54)이 순차적으로 적층되는 제1 패턴(56)이 형성된다.
도시한 바와 같이 상기 제1 도전층 패턴(52)이 제1 절연층 패턴(54)의 폭보다 좁은 폭을 갖도록 상기 제1 패턴(56)을 형성할 수도 있다. 상기 형상을 갖는 제1 패턴(56)을 형성하기 위해, 먼저 이방성 식각 공정을 수행하여 상기 제1 절연층을 식각하여 제1 절연층 패턴(54)을 형성한 후, 하부막인 금속층의 식각 레시피를 조절하여 상기 제1 절연층 패턴(54)의 양측 아래에 언더컷 부위가 형성되도록 하여 일측면에서 보아 상기 제1 절연층 패턴(54)의 폭보다 10 내지 100Å 좁은 금속층 패턴(52b)을 형성한다. 이어서, 상기 베리어 금속층(52a)의 식각 레시피를 조절하여 상기 제1 절연층 패턴(54)의 폭보다 10 내지 100Å 좁은 베리어 금속층 패턴(52a)을 형성한다. 이 때 금속층 패턴(52b) 및 베리어 금속층 패턴(52a)의 폭은거의 동일하게 형성된다.
도 3b를 참조하면, 상기 제1 패턴(56)의 측벽에 스페이서(58)를 형성한다. 이 때 상기 스페이서(58)는 이 후에 형성되는 도전층과 상기 제1 패턴(56)간을 절연시키는 역할을 한다. 상기 스페이서(58)는 질화막보다 유전율이 작은 실리콘 산화막으로 형성함으로서 상기 제1 패턴(56)과 이 후에 형성되는 도전층간의 기생 케패시턴스를 감소시킬 수 있다.
상기 스페이서(58)는 상기 제1 패턴(56)의 측벽, 저면 및 반도체 기판(50)의 상부에 연속적으로 실리콘 산화막을 형성하고, 상기 실리콘 산화막을 이방성 식각하여 상기 제1 패턴(56)의 측면에만 실리콘 산화막이 남겨서 형성한다. 상기 실리콘 산화막을 형성할 때, 상기 제1 패턴(56)의 하부막인 제1 도전층 패턴(52)이 산화되지 않도록 400℃이하에서 공정이 수행되어야 한다. 또한 상기 제1 패턴(56)의 측면에 증착되는 실리콘 산화막의 스텝 커버러지가 양호하여, 상기 스페이서(58)가 충분한 두께를 가지면서 형성되어야 한다. 예컨대, 상기 실리콘 산화막은 촉매 원자막 증착 방식(catalytic atomic layer deposition)에 의해 형성할 수 있다.
도시하지는 않았지만 공정 진행에 따라, 상기 제1 패턴(56)을 매몰하도록 산화막을 형성하고 이어서, 상기 산화막의 소정 부위를 식각하여 상기 제1 패턴의 측면을 노출시키면서 상기 제1 패턴(56)들 사이의 반도체 기판을 노출시키는 콘택홀을 형성할 수 있다. 이 때 상기 제1 패턴(56)과 직교하도록 포토레지스트 패턴을 형성한 후, 상기 제1 패턴(56)의 상부막인 제1 절연층 패턴을 마스크로 사용하여 상기 제 1패턴(56)과 제1 패턴(56)사이의 소정의 위치에 콘택홀을 형성할 수 있다.그리고, 상기 콘택홀의 내벽에 상기 스페이서(58)를 형성할 수 있다.
도 3c를 참조하면, 상기 스페이서(58)가 형성되어 있는 결과물에 도전 물질이 채워진 도전성 플러그(60)를 형성한다. 상기 도전성 플러그(60)는 케패시터 도전층으로 제공될 수 있다.
구체적으로, 상기 결과물들을 매몰하면서 제2 도전층을 형성한다. 이 때 상기 제2 도전층은 도핑된 폴리실리콘, 티타늄 나이트라이드(TiN) 또는 탄탈륨 나이트라이드(TaN)을 증착하여 형성한다. 이어서 상기 제2 도전층의 상부면을 연마하여, 상기 제1 패턴(56)사이에만 도전 물질이 매몰되고 제1 절연층 패턴(54)이 상부면에 노출되는 도전성 플러그(60)를 형성한다.
도 3d를 참조하면, 상기 도전성 플러그(60) 및 제1 패턴(56)들의 상부면을 덮는 제1 저지막(62)을 형성한다. 상기 제1 저지막(62)은 후속 공정에서 상기 제1 패턴(56)의 측벽에 형성되는 스페이서(58)가 식각되는 것을 방지하고, 상기 도전성 플러그(60)와 정확히 접속하는 콘택홀을 형성하기 위해 구비된다. 상기 제1 저지막(62)은 실리콘 질화막을 30 내지 150Å의 두께로 증착시켜 형성한다. 이 때 상기 실리콘 질화막은 PE-CVD방식, 원자막 증착(ALD)방식 또는 화학 기상 증착(CVD) 방식에 의해 형성할 수 있다.
도 3e를 참조하면, 상기 제1 저지막(62) 상에 제2 절연층(64)을 형성한다. 이어서, 상기 제2 절연층(64)의 소정 부위를 식각하여 도전성 플러그(60) 상부에 위치하는 제1 저지막(62)을 노출시키는 예비 콘택홀(66)을 형성한다.
도 3f를 참조하면, 상기 노출된 제1 저지막(62)을 식각하여 하부의 도전성플러그(60)와 접촉하는 콘택홀(68)을 형성한다. 이 때 상기 제1 저지막(62)은 잔사 처리에 의해 제거하여, 하부의 제1 패턴(56)의 손상을 최소화하고, 콘택 저항을 감소시킨다.
도시하지는 않았지만, 상기 형성된 콘택홀(68)에 도전 물질을 증착시키고 상부를 연마하여 케패시터의 스토로지 노드를 형성하거나 또는 전기적 신호를 전달하는 배선을 형성할 수 있다.
상기 콘택홀(68)을 형성하기 위해 상기 제2 절연층(64)을 식각할 때, 상기 제1 저지막(62)과 상기 제2 절연층(64)의 식각 선택비가 크기 때문에 과도 식각을 수행하더라도 상기 제1 저지막(62)의 식각이 거의 이루어지지 않는다. 때문에 상기 제1 저지막(62)이 노출되도록 제2 절연층(64)을 식각한 이 후에 상기 노출된 제1 저지막(62)을 식각하여 상기 도전성 플러그(60)를 정확히 노출시킬 수 있다. 또한 상기 제2 절연층(64)의 식각 시에 포토 미스 얼라인이 발생되더라도, 상기 제1 저지막(62)에서 식각이 저지되므로, 하부의 제1 패턴(56) 측벽에 구비되는 상기 스페이서(58)는 식각되지 않는다. 따라서 상기 스페이서(58)가 식각되면서 상기 제1 패턴(56)과 상기 도전성 플러그(60)간에 발생되는 브릿지와 같은 불량을 감소시킬 수 있다.
실시예2
도 4는 본 발명의 제2 실시예에 의한 DRAM 셀의 평면도이고, 도 5a 내지 도 는 본 발명의 제2 실시예에 의한 DRAM 셀의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 4의 A-A'선에 따른 단면도들이고, 각 b도는 도 4의 B-B'선에 따른 단면도들이다.
도 5a 및 도 5b는 MOS 트랜지스터의 소오스 및 드레인 영역 상에 형성되고, 후속에 형성될 콘택의 종횡비를 감소시키고자 구비되는 제1 및 제2 패드 전극(104a,104b)을 형성하는 단계를 나타한다.
구체적으로, 셸로우 트렌치 소자분리(STI) 공정과 같은 소자 분리 공정을 사용하여 반도체 기판(100)의 상부에 소자분리 산화막(102)을 형성하여 상기 기판(100)에 활성 영역(101)을 정의한다.
이어서, 상기 기판(100)의 활성 영역(101) 상에 MOS 트랜지스터를 형성한다. 즉, 열적 산화법(thermal oxidation)으로 활성 영역(101)의 표면에 얇은 게이트 산화막(202)을 성장시킨 후, 그 상부에 워드라인으로 제공되는 MOS 트랜지스터의 게이트 전극(203)을 형성한다. 상기 게이트 전극은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조를 갖도록 형성한다. 또한, 상기 게이트 전극(203)상에는 실리콘 질화막 패턴(204)이 형성되어 있고, 상기 게이트 전극(203) 및 실리콘 질화막 패턴(204)의 양측벽에 실리콘 질화물로 이루어진 스페이서(206)가 형성된다. 이어서, 상기 게이트 전극(203)을 마스크로 이용하여 불순물을 이온주입함으로써 활성 영역(101)의 표면에 MOS 트랜지스터의 소오스/드레인 영역(205a,205b)을 형성한다. 상기 도핑 영역들 중의 하나는 캐패시터의 스토리지 전극이 접촉되어질 캐패시터 콘택 영역이며, 다른 하나는 비트라인이 접촉되어질 비트라인 콘택 영역이다. 본 실시예에서는 소오스 영역(205a)이 캐패시터 콘택 영역이고 드레인 영역(205b)이 비트라인 콘택 영역이 된다.
이어서, 상기 MOS 트랜지스터를 포함한 기판(100)의 전면에 BPSG와 같은 산화물로 이루어진 절연막(103)을 증착하고, 상기 실리콘 질화막(204)을 스토퍼로 하여 CMP 공정으로 상기 절연막(103)을 평탄화한다. 이어서, 상기 절연막(103)과 실리콘 질화막(204) 간의 선택비가 높은 식각 조건으로 상기 절연막(103)을 식각하여 상기 게이트 전극(203)에 대해 자기정합되는 콘택홀을 형성한다.
상기 콘택홀을 매립하도록 고농도의 불순물로 도핑된 폴리실리콘층을 증착한 후, 상기 실리콘 질화막(204)까지 폴리실리콘층을 제거한다. 그러면, 상기 콘택홀의 내부에 상기 소오스 영역(205a)과 접촉하는 제1 패드 전극(104a) 및 상기 드레인 영역(205b)과 접촉하는 제2 패드 전극(104b)이 형성된다.
도 6a 및 도 6b는 층간 절연층(105), 비트라인용 도전층(108) 및 제1 절연층(110)을 형성하는 단계를 나타낸다. 도 7a는 도 4의 C-C'선에 따른 단면도이다.
도 6a, 도 6b 및 도 7a를 참조하면, 상기 제1 및 제2 패드 전극들(104a, 104b)을 포함한 기판(200)의 전면에 실리콘 산화물 계의 물질로 이루어진 층간 절연층(105)을 형성한다. 이어서, 사진식각 공정에 의해 상기 층간 절연층(105)을 부분적으로 식각하여 제2 패드 전극(104b)을 노출시키는 비트라인 콘택홀(111)을 형성한다.
이어서, 상기 비트라인 콘택홀(111) 및 층간 절연층(105) 상에 비트라인용 도전층(108)을 증착한다. 바람직하게는, 상기 비트라인용 도전층(108)은 금속 또는 금속의 화합물을 사용하여, 구체적으로는 Ti/TiN로 이루어진 베리어 금속층(106)및 텅스텐(107, W)으로 이루어진 복합막으로 형성할 수 있다. 이 때 상기 베리어 금속층(106)을 형성하는 것은 후속의 열공정 시에 금속층의 리프팅이나 저항 증가를 방지하기 위함이다. 이어서, 상기 비트 라인용 도전층(108) 상에 실리콘 질화물 계의 물질 또는 실리콘 산화물 계의 물질과 실리콘 질화물 계의 물질의 복합막으로 이루어진 제1 절연층(110)을 증착한다. 상기 제1 절연층(110)은 후속하는 셀프-얼라인 콘택 형성을 위한 식각 공정시 그 하부의 비트 라인을 보호하는 역할을 한다.상술한 단계에 의하면, 이중 층으로 이루어진 비트 라인용 도전층(108)이 직접 비트 라인 콘택홀(111)에 접촉되어 형성된다.
이와는 달리, 상기 비트라인 콘택홀(111)의 내부에 비트 라인 플러그를 형성한 후 상기 비트라인 플러그에 직접 접촉되도록 비트 라인용 도전층(108)을 형성할 수도 있다. 도 7b를 참조하여 상세히 설명하기로 한다.
도 7b를 참조하면, 상기 비트 라인 콘택홀(111)을 형성한 후, 상기 비트 라인 콘택홀(111) 및 층간 절연층(105) 상에 예컨대 Ti/TiN으로 이루어진 장벽 금속층(109)을 증착한다. 이어서, 상기 장벽 금속층(109)상에 예컨대 텅스텐으로 이루어진 금속층(112)을 증착한 후, 에치백 또는 CMP 공정으로 상기 층간 절연층(105)의 표면이 노출될 때까지 상기 금속층(112)을 제거한다. 그러면, 상기 비트 라인 콘택홀(111)의 내부에 상기 장벽 금속층(109)과 금속층(112)이 채워진 비트 라인 플러그(115)가 형성된다. 이와 같이 비트 라인 플러그(115)가 형성되면, 상기 비트 라인 플러그(115) 및 층간 절연층(105) 상에 텅스텐으로 이루어진 비트 라인용 도전층(108)을 증착한다. 따라서, 비트 라인 플러그(115)를 형성할 경우에는 비트 라인용 도전층(108)은 단일층으로 형성된다.
도 8a 및 도 8b는 비트라인 구조물들을 형성하는 단계를 도시한다. 사진 공정으로 상기 제1 절연층(110) 상에 비트 라인 패터닝을 위한 제1 포토레지스트 패턴(도시 안함)을 형성한 후, 상기 제1 포토레지스트 패턴을 마스크로 이용하여 제1 절연층(110) 및 비트 라인용 도전층(108)을 식각한다. 그러면, 제1 절연층 패턴(110a) 및 비트 라인(108a)을 포함하는 비트 라인 구조물(113)들이 소정 간격을 가지면서 다수개가 형성된다. 이 때 상기 비트 라인 구조물(113)들은 라인형으로 형성되어 DRAM 장치의 각 셀에 전기적 신호를 제공하는 배선의 역할을 한다.
상기 비트 라인 구조물(113)들은 도시된 바와 같이, 비트 라인용 도전층의 식각 레시피를 조절하여 상기 비트라인들(208a)은 각각 제1 절연층 패턴(110a)의 폭보다 좁은 폭을 갖도록 할 수도 있다.
여기서, 상기 제1 포토레지스트 패턴을 형성하는 단계 전에, 상기 제1 절연층(110)상에 사진식각 공정을 원활하게 수행하기 위하여 반사 방지층(도시안함)을 형성할 수도 있다. 이러한 반사 방지층은 통상적으로 실리콘 옥시나이트라이드(SiON)의 단일 층이나, 고온 산화막과 SiON막으로 구성된 복수개의 층으로 형성할 수 있다. 상기 반사 방지층은 후속하는 사진식각 공정시 하부 기판으로부터 빛이 난반사되는 것을 방지하는 역할을 한다.
도 9a 및 도 9b는 제2 절연층(116)을 형성하는 단계를 도시한다.
에싱 및 스트립 공정으로 상기 제1 포토레지스트 패턴을 제거한 후, 상기 비트라인 구조물들이 형성된 결과물의 전면에 실리콘 산화물계의 물질로 이루어진제2 절연층(116)을 증착한다. 상기 제2 절연층(116)은 비트 라인 구조물(113)의 측벽에 스페이서가 형성되어 있지 않은 상태에서 증착된다. 때문에, 상기 비트 라인 구조물(113)의 측벽에 상기 스페이서가 형성되어 있을 때에 비해 상기 비트 라인 구조물(113)과 비트 라인 구조물(113)사이의 바닥 간격이 넓어지므로 상기 제 2절연층(116)을 보이드(void)없이 매몰하기가 용이한 장점이 있다. 그런데, 상기 비트 라인(108a)들이 텅스텐을 포함할 경우, 고온에서 증착되거나 BPSG나 SOG와 같이 증착 후 고온의 베이크 공정이 필요한 산화막으로 제2 절연층(116)을 증착하면, 상기 비트 라인(108a)들의 측면이 노출되어 있기 때문에 상기 텅스텐이 산화되는 문제가 발생한다. 상기 텅스텐이 산화하면, 상기 텅스텐의 부피가 팽창하여 상기 비트 라인(108a)이 들어올려지는(lifting) 불량이 발생한다. 따라서, 이를 방지하기 위해 400℃ 이하의 저온에서 증착되면서 보이드 없이 갭 매립을 구현할 수 있는 HDP 산화막으로 제2 절연층(116)을 형성한다.
이어서, 상기 제1 절연층 패턴(110a)을 스토퍼(stopper)로 하여 CMP 공정으로 상기 제2 절연층(116)의 표면을 평탄화한다. 상기 제2 절연층(116) 상에 반사 방지층을 형성한 경우에는, 상기 반사 방지층을 스토퍼로 하여 CMP 공정을 진행할 수도 있다. 또한, 상기 제1 절연층(116)의 윗부분까지 부분적으로 CMP를 진행할 수도 있고, 상기 제1 절연층이 노출되도록 CMP를 진행할 수도 있다.
도 10a 및 도 10b는 스토리지 노드 콘택홀(118)을 형성하는 단계를 도시한다. 상술한 바와 같이 평탄화된 제2 절연층(116) 상에 사진 공정으로 콘택홀 영역을 정의하는 제2 포토레지스트 패턴(117)을 형성한다. 이때, 상기 제2 포토레지스트 패턴(117)은 상기 비트라인 구조물(113a)들과 직교하는 라인 형태로 형성한다. 이와 같이 제2 포토레지스트 패턴(117)을 라인 형태로 형성하면, 종래의 홀(hole) 형태로 형성되는 경우보다 사진 공정의 얼라인 마진을 증가시킬 수 있다. 즉, 홀 형태의 콘택 패턴을 적용할 경우, 미스 얼라인이 발생하였을 때 비트라인의 상부 및 측벽을 감싸고 있는 층의 모양이 달라지게 되므로 셀프-얼라인 콘택 공정의 균일성이 저하된다. 이에 반하여, 콘택 패턴을 라인 형태로 형성할 경우에는 미스 얼라인에 관계없이 셀프-얼라인 콘택 공정을 동일하게 진행할 수 있다.
이어서, 상기 제2 포토레지스트 패턴(117)을 마스크로 이용하여 상기 제1 절연층 패턴에 대해 높은 선택비를 갖는 식각 조건으로 제2 절연층(116) 및 층간 절연층(105)을 식각하여 제1 패드 전극(104a)을 노출시킨다. 이 때, 비트 라인(108a)의 측벽에 스페이서가 존재하지 않으므로 산화막과 질화막 간에 고선택비를 갖는 식각 조건을 사용할 수 있다. 상기 공정에 의해 상기 비트 라인 구조물(113)들에 대해 자기 정합되는 스토리지 노드 콘택홀(118)을 형성할 수 있다. 이 때 상기 비트 라인 구조물(113)들에 구비되는 제1 절연층 패턴(110a)의 폭이 비트 라인(108a)의 폭에 비해 클 경우에는, 도시한 바와 같이 상기 스토리지 노드 콘택홀(118)의 내부에서 상기 비트라인 구조물(113)들의 측벽에 상기 제1 절연층 패턴(110a)의 폭과 비트 라인(108a)의 폭과의 차이에 해당하는 두께로 제2 절연층 잔류물이 남아있게 된다.
도 11a 및 도 11b는 상기 스토로지 노드 콘택홀(118) 측면에 스페이서(120)를 형성하는 단계를 도시한다.
상술한 바와 같이 스토리지 노드 콘택홀(118)을 형성한 후, 에싱 및 스트립 공정으로 상기 제2 포토레지스트 패턴(117)을 제거한다. 이어서, 상기 스토로지 노드 콘택홀(118)의 측면, 저면 및 제2 절연층(105a)의 상부면에 연속적으로 제3 절연층을 두께 약 400Å으로 형성하고, 이를 이방성 식각한다. 그러면, 상기 스토리지 노드 콘택홀(118)의 내부에서 적어도 상기 제2 절연층(105a)의 제1 잔류물의 측벽 및 상기 층간 절연층(105a)의 측벽에는 스페이서(120)가 형성된다. 이 때 상기 스페이서(120)를 형성하기 위한 제3 절연층은 실리콘 질화막에 비해 유전율이 작은 실리콘 산화막으로 형성되어, 기생 케패시터를 감소시키면서 상기 비트 라인(108a)과 스토로지 노드 콘택홀(118) 간을 절연시킨다. 또는 실리콘 질화물 계의 물질 및 실리콘 산화물 계의 물질이 순차적으로 적층된 복합막으로 형성할 수도 있다.
상기 스페이서(120)를 형성하기 위한 제3 절연층의 증착시에 고려하여야 할 점은, 상기 스토로지 노드 콘택에 노출되어 있는 비트 라인의 산화를 방지하면서 공정이 수행되어야 하는 점이다. 이를 위해 상기 제3 절연층으로 저온에서 증착되면서 우수한 단차 도포성을 갖는 산화물을 사용하거나, 액상 증착(liquid phase deposition; LPD) 공정으로 증착한다. 또는 문헌 (Atomoc Layer Deposition of SiO2 Using Catalyzed and Uncatalyzed Self-Limiting Surface Reaction)에 개시되어 있는 촉매 원자 증착 방식(catalytic atonic layer)에 의해 형성할 수 있다.
도 12a 및 도 12b는 캐패시터 도전층(122)을 형성하는 단계를 도시한다. 상기 스토리지 노드 콘택홀(118)을 채우도록 캐패시터 도전층(122)을 형성한다. 상기 도전층은 폴리실리콘층, 티타늄 나이트라이드층, 또는 탄탈륨 나이트라이드 등을증착하여 형성할 수 있다. 이어서, 상기 제2 절연층(116)의 상부 표면이 노출될 때까지 상기 캐패시터 도전층(122)을 에치백 또는 CMP 방법으로 제거하여 상기 스토리지 노드 콘택홀(118)의 내부에만 플러그 형태로 캐패시터 도전층(122)을 남긴다. 또한, 상기 캐패시터 도전층(122)은 통상의 사진식각 공정에 의해 스토리지 전극 패턴으로 패터닝될 수도 있다.
도 13a 및 도 13b는 제1 저지막(124)을 형성하는 단계를 나타낸다.
상기 플러그 형태의 케패시터 도전층(122) 및 비트 라인 구조물(113)의 상부 전면에 제1 저지막(124)을 형성한다. 상기 제1 저지막(124)은 후속 공정에서 산화막을 식각할 시에 상기 비트 라인 구조물(113)의 측벽에 형성되는 스페이서까지 식각되는 것을 방지하기 위해서 구비된다. 그러므로 산화막에 대해 식각 선택비가 높은 실리콘 질화막으로 형성할 수 있다. 상기 제1 저지막(124)은 하부막에 손상을 최소화하도록 잔사 처리에 의해 제거될 수 있는 두께로 형성하되, 상기 산화막을 식각할 때 상기 제1 저지막(124)이 소진되지 않는 두께로 형성한다. 예컨대, 상기 제1 저지막(124)은 실리콘 질화물을 30 내지 150Å의 두께로 증착하여 형성할 수 있다. 그리고, 상기 제1 저지막(124)은 PE-CVD방식 ALD 방식 또는 CVD방식에 의해 형성할 수 있다.
도 14a 및 도 14b는 상기 제1 저지막 상에 제4 절연층, 제2 저지막, 및 제5 절연층을 형성하는 단계를 나타낸다.
제1 저지막(124)상에 버퍼막으로서 제4 절연층(126)을 형성한다. 이어서, 실리콘 질화막으로 형성되는 제2 저지막(128)을 형성한다. 그리고 제5 절연층(130)을형성한다. 상기 형성되는 막들은 상기 플러그 형태의 케패시터 도전층(122)과 접속하는 스토로지 노드를 형성하기 위한 막들이다. 상기 스토로지 노드는 케패시터의 축적 용량의 증가를 위해 최근에는 그 높이가 10000 내지 13000Å에 이르고 있으며, 상기 제4 절연층(126), 제2 저지막(128) 및 제5 절연층(130)의 높이의 합은 형성하고자 하는 스토로지 노드의 높이보다 더 높게 형성되어야 한다.
상기 제2 저지막(128)은 상기 케패시터 도전층(122)상에 형성되는 절연층의 두께가 너무 높기 때문에, 상기 케패시터 도전층(122)과 접속하는 콘택을 정확한 위치까지 균일하게 형성하기가 어렵기 때문에 형성되는 막이다. 상기 제4 절연층(126)은 후속 공정에서의 이방성 식각 시에 식각 깊이의 컨트롤을 용이하게 수행할 수 있도록 2000 내지 4000Å의 두께로 형성한다. 상기 제5 절연층(130)을 식각할 시에 상기 제2 저지막(128)과 선택비가 높은 조건으로 수행한다 하더라도, 식각 속도가 상대적으로 빠른 부위에서는 상기 제2 저지막(128)의 일부가 식각된다. 그러므로 상기 제2 저지막(128)은 상기 제5 절연층(130)의 식각 시에 전부 소모되는 부분이 없도록 충분한 두께를 갖도록 형성하며 예컨대, 상기 제2 저지막(128)은 500 내지 1000Å의 두께로 형성된다.
도 15a 및 도 15b는 상기 플러그 형태의 도전층과 접속하기 위한 예비 콘택홀(132)을 형성하는 단계를 나타낸다.
상기 제5 절연층(130)과 제2 저지막(128) 및 제4 절연층(126)의 소정 부위를 순차적으로 식각하여 제1 저지막(124)을 노출시킨다. 구체적으로, 제3 포토레지스트 패턴을 마스크로 하고 상기 제2 저지막(128)과 고식각 선택비를 갖는 조건으로제5 절연층(130)의 소정 부위를 식각하여, 상기 제2 저지막(128)의 상부면을 노출시킨다. 이 때 상기 제5 절연층(130)은 7000 내지 10000Å 정도의 두께를 갖기 때문에 상기 제5 절연층(130)의 식각 속도가 반도체 기판의 위치 등에 따라 달라지므로 콘택 깊이를 정확히 컨트롤하기가 어렵다. 때문에 상기 제2 저지막(128)이 완전히 노출될 수 있도록 상기 제5 절연층(130)을 과도 식각 하여야 하며, 이 때 상기 제2 저지막(128)이 전부 소진되지 않도록 한다. 이어서, 하부에 노출되어 있는 제2 저지막(128)을 식각하고, 제4 절연층(126)을 식각하여 상기 제1 저지막(124)의 상부면을 노출시킨다. 상기 제4 절연층(126)은 두께가 2000 내지 4000Å의 두께를 가지므로 이방성 식각에 의해 식각 깊이를 컨트롤하기가 용이하여, 상기 제1 저지막(124)이 노출될 때까지 정확히 식각할 수 있다.
도 16a 및 도 16b는 상기 플러그 형태의 케패시터 도전층(122)과 접속하는 콘택홀(134)을 형성하는 단계를 나타낸다.
상기 노출되어 있는 제1 저지막(124)을 식각하여 상기 케패시터 도전층(122)과 접속하는 콘택홀(134)을 형성한다. 상기 제1 저지막(124)은 잔사 처리에 의해 식각하여, 하부의 케패시터 도전층(122)의 손상을 최소화하고 콘택 저항을 감소할 수 있다. 만일 상기 콘택홀(134)을 형성할 때 상기 제1 저지막(124)이 구비되지 않으면, 포토 미스 얼라인에 의해 상기 비트 라인 구조물(113)의 측벽에 형성되는 스페이서(120)가 식각된다. 즉, 식각을 수행하였을 때 상기 콘택홀(134)의 저면이 상기 케패시터 도전층(122)과 정확히 접촉하도록 상기 제3 포토레지스트 패턴이 형성되어 있지 않으면, 상기 제4 절연층(126)의 식각 시에 상기 실리콘 산화막으로 형성된 스페이서(120)가 계속하여 식각되기 때문이다. 상기 스페이서(120)가 식각되면, 상기 비트 라인(108a)과 케패시터 도전층(122)간에 절연되지 않고 도통하게 되어 DRAM 반도체 장치의 동작 불량이 유발된다.
그런데, 상기 제1 저지막(124)이 구비되고, 상기 제1 저지막(124)과 상기 제4 절연층(126)의 식각 선택비가 높은 식각 가스를 사용하여 상기 제4 절연층(126)의 식각이 수행되므로, 상기 제4 절연층(126)을 식각할 때 상기 제1 저지막(124)의 식각은 거의 이루어지지 않는다. 때문에 상기 포토 미스 얼라인이 발생하더라도 상기 제1 저지막(124)의 하부에 구비되는 상기 스페이서(120)가 식각되지 않는다.
도 17a 및 도 17b는 상기 캐패시터 도전층에 접속되는 스토로지 노드를 형성하여 DRAM 장치를 제조하는 단계를 나타낸다.
상기 콘택홀(134)의 측벽 및 저면, 제5 절연층(130a)의 상부면에 연속적으로 도핑된 폴리실리콘막을 형성한다. 이어서, 화학 기계적 연마 공정을 수행하여 상기 제5 절연층(130a) 상의 폴리실리콘막을 제거함으로서 상기 스토로지 노드를 분리한다. 그리고, 습식 식각을 수행하여 남아있는 제5 절연층(130a)을 제거함으로서 실린더형의 스토로지 노드(136)를 형성한다. 상기 습식 식각에 의해서 상기 제2 저지막(128a)은 식각되지 않으므로, 상기 제2 저지막(128a) 및 하부의 제4 절연층(126a)은 남아있다. 따라서 남겨진 제2 저지막(128a) 및 제4 절연층(126a)이 상기 스토로지 노드(136)를 지지하여, 상기 스토로지 노드(136)의 기울어짐 등과 같은 불량을 감소할 수 있다. 도시하지는 않았지만, 상기 스토로지 노드(136)를 형성한 이 후에 통상의 유전막 및 플레이트 전극을 형성하는 공정을 수행함으로서 DRAM 장치를 제조한다.
따라서 비트 라인 구조물과 스토로지 노드간의 브릿지의 발생을 최소화하면서, 반도체 장치를 형성할 수 있다. 또한 상기 비트 라인 구조물과 스토로지 노드 콘택 간에 발생되는 기생 케패시턴스를 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 반도체 장치에서 배선과 배선 사이에 콘택흘을 형성할 때, 상기 배선과 콘택홀과의 브릿지를 최소화 하면서 콘택홀을 형성할 수 있다. 또한 상기 배선과 상기 콘택홀에 채워지는 도전 패턴 간에 발생되는 기생 케패시턴스를 감소하여 반도체 장치의 응답 속도 및 신뢰성을 향상할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 반도체 기판 상에 일정 간격으로 배열되고 제1 도전층 및 제1 절연층이 순차적으로 적층된 다수개의 제1 라인패턴을 형성하는 단계;
    상기 다수개의 제1 라인패턴들 사이를 상기 제1 절연층과 다른 식각선택비를 갖는 산화막으로 매립하는 단계;
    상기 산화막이 매립된 결과물 상에 일정 간격으로 배열되고 상기 제1 라인패턴과는 직교하는 다수개의 제2 라인패턴들을 형성하는 단계;
    상기 다수개의 제2 라인패턴을 식각 마스크로 사용하여 상기 제 1라인패턴들 사이에 노출된 산화막을 식각하여, 상기 제1 라인패턴들에 셀프 얼라인된 제1 콘택홀을 형성하는 단계;
    상기 다수개의 제2 라인패턴을 제거하는 단계;
    상기 제1 콘택홀의 측벽에 실리콘 산화물계 물질로 이루어진 스페이서를 형성하는 단계;
    상기 스페이서가 형성되어 있는 제1 콘택홀 내부를 도전 물질로 매립하여 도전성 플러그를 형성하는 단계;
    상기 도전성 플러그가 형성된 결과물 표면을 상기 스페이서와 다른 식각선택비를 갖는 저지막으로 덮는 단계;
    상기 저지막 상에 상기 저지막과 다른 식각선택비를 갖는 제2 절연층을 형성하는 단계;
    사진식각법을 사용하여 상기 제2 절연층에 제2 콘택홀을 형성하는 단계; 및
    상기 스페이서에 비해 상기 저지막에 대한 높은 선택비를 갖는 식각법으로 상기 제2 콘택홀 바닥에 노출된 저지막을 제거하여 상기 도전성 플러그의 표면을 노출시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 저지막은 플라즈마 강화 기상 증착 방식, ALD(atomic layer deposition) 또는 기상 증착 방식에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 저지막은 30 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 스페이서를 형성하기 위한 실리콘 산화막은 400℃이하의 온도에서 증착시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 실리콘 산화막은 촉매 원자막 증착법(catalytic atomic layer deposition)에 의해 증착시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제1 절연층 패턴은 실리콘 질화물계 물질막 또는 실리콘 산화물계 물질과 실리콘 질화물계 물질이 적층된 복합막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 제1항에 있어서, 상기 제1 도전층은 금속 화합물로 이루어진 제1 층 패턴 및 금속으로 이루어진 제2 층 패턴이 적층되어 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 제1층 패턴은 티타늄/티타늄 나이트라이드(Ti/TiN)로 형성하고, 상기 제2층 패턴은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 도전성 플러그를 형성하는 단계는,
    상기 스페이서의 측면, 반도체 기판의 상부면, 제1 절연층 패턴의 상부면에 연속적으로 제2 도전층을 형성하는 단계; 및
    상기 제2 도전층의 상부면을 연마하여 상기 제1 절연층 패턴의 상부면을 노출시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제2 도전층은 도핑된 폴리 실리콘, 티타늄 나이트라이드(TiN) 또는 탄탈륨 나이트 라이드(TaN)로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 삭제
  15. 제1항에 있어서, 상기 제2 라인 패턴은 포토레지스트로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제1항에 있어서, 제1 저지막의 소정 부위를 식각하는 단계는 잔사 처리에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 반도체 기판상에 제1 도전층 패턴 및 제1 절연층 패턴이 순차적으로 적층된 다수개의 비트라인 구조물을 형성하는 단계;
    상기 비트라인 구조물들을 매몰하는 제1 절연층을 형성하는 단계;
    상기 비트라인 구조물의 제1 절연층 패턴을 식각 마스크로 하여 비트 라인 구조물들 사이의 반도체 기판을 노출하는 스토로지 노드 콘택홀을 형성하는 단계;
    상기 스토로지 노드 콘택홀의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성되어 있는 스토로지 노드 콘택홀에 도전 물질이 채워지는 도전성 플러그 형태의 스토로지 전극을 형성하는 단계;
    상기 스토로지 전극 및 비트 라인 구조물의 상부 전면에 제1 저지막을 형성하는 단계;
    상기 제1 저지막 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 및 제1 저지막의 소정 부위를 순차적으로 식각하여 하부의 전극과 접촉하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전성 물질을 증착하여 상기 스토로지 전극과 접촉하는 스토로지 노드를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 비트 라인 구조물의 측벽에 형성되는 스페이서는 실리콘 산화물계 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 제1 저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제17항에 있어서, 상기 제1 저지막은 30 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제17항에 있어서, 상기 제1 저지막의 소정 부위를 식각하는 단계는 잔사 처리에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제17항에 있어서, 상기 스토로지 노드를 형성하는 단계는,
    상기 콘택홀의 내측벽, 저면 및 제2 절연층의 상부면에 연속적으로 폴리실리콘막을 형성하는 단계;
    상기 결과물에서 제2 절연층의 상부면에 형성된 폴리실리콘막을 연마하여 각 노드를 분리시키는 단계;
    상기 제2 절연층을 제거하는 단계를 구비하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서, 상기 제2 절연층 사이에 제2 저지막을 더 구비하여, 상기 제2 절연층을 제거할 때, 상기 제1 저지막 상에 상기 제2 절연층을 일부 남기면서 부분적으로 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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