KR20070002235A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법 Download PDF

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Abstract

하부가 확장된 자기 정렬 콘택홀을 형성하는 방법이 개시되어 있다. 반도체 기판 상에 도전 패턴들을 형성하고, 도전 패턴들 및 반도체 기판에 제1 물질로 이루어진 제1 박막 및 제2 박막을 연속적으로 적층한다. 제1 박막 및 제2 박막을 전면 이방성 식각하여 도전 패턴 측벽에 제1 스페이서 및 제2 스페이서가 적층된 형태의 스페이서 구조물을 형성한다. 도전 패턴들 사이의 갭을 매립하는 층간 절연막을 형성하고, 도전 패턴 사이의 기판이 노출되도록 층간 절연막을 부분적으로 제거한다. 스페이서 하부의 일부를 습식 식각으로 제거하여 하부가 확장된 콘택홀을 형성하고, 콘택홀 내부를 도전 물질로 채운다. 따라서 도전 물질과 반도체 기판이 접촉하는 면적이 커져 접촉 저항이 감소하게 된다.

Description

반도체 소자의 콘택홀 형성 방법{Method of forming a contact hole in semiconductor device}
도 1 내지 도 8은 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 개략적인 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 102a : 게이트 산화막 패턴
108a : 도전막 패턴 110a : 실리콘 질화막 패턴
112 : 게이트 구조물 114 : 소스/드레인 영역
116 : 제1 박막 118 : 제2 박막
116a : 제1 스페이서 118a : 제2 스페이서
120 : 스페이서 구조물 122 : 층간 절연막
124 : 층간 절연막 패턴 126 : 예비 콘택홀
128 : 콘택홀
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것이다. 보다 상세하게 는, 도전 패턴들 사이의 반도체 기판에 자기 정렬(self align)로 콘택홀을 형성하는 방법에 관한 것이다.
반도체 장치의 제조 기술들이 발달되고 메모리 장치에 대한 응용이 확대됨에 따라, 고 용량을 갖는 메모리 장치들이 개발되어 왔다. 특히, 하나의 커패시터(capacitor)와 하나의 트랜지스터(transistor)로 메모리 셀(memory cell)이 구성되는 DRAM(Dynamic Random Access Memory) 장치는 그 집적도가 현저히 향상되어 왔다.
반도체 장치의 집적도가 증가함에 따라, 소자와 소자 또는 층과 층을 고전도성 박막으로 연결시키는 콘택홀의 크기는 감소하는 반면, 층간 절연막의 두께는 증가하고 있다.
따라서, 콘택홀의 종횡비(aspect ratio, 즉, 홀의 직경에 대한 홀의 길이의 비)가 증가하여 사진 식각(photolithography process) 공정에서 콘택홀의 정렬 마진이 감소함으로써, 기존의 콘택 형성방법으로는 미세 크기의 콘택홀을 형성하는 것이 어렵게 되었다.
이에 따라, DRAM 장치에서는 콘택홀의 종횡비를 감소시키기 위해 랜딩 패드(landing pad)를 사용하고 있으며, 0.1㎛ 이하의 패턴 크기에서는 자기 정렬 콘택(self-aligned contact; 이하 SAC라 한다) 구조를 이용하여 정렬 마진의 감소에 따른 단락 발생의 문제를 해결하고 있다.
상기 자기 정렬 콘택홀 형성 방법을 살펴보면, 도전층 및 상기 도전층 상에 적층된 실리콘 질화막을 포함하는 도전 패턴들을 반도체 기판 상에 형성한다. 이후 콘택홀을 형성하기 위한 식각 공정을 수행하는 동안 도전 패턴을 보호하기 위하여 각각 도전 패턴의 측면에 실리콘 질화막 스페이서를 형성한다. 상기 도전 패턴들 및 상기 반도체 기판 상에 실리콘 산화막으로 이루어진 절연막을 형성한다.
이어서, 실리콘 산화막 및 실리콘 질화막 간의 식각 선택비를 이용한 이방성 식각 공정으로 상기 절연막을 식각하여 도전 패턴들 사이의 반도체 기판 영역을 노출시키는 자기 정렬 콘택홀을 형성한다. 상기 콘택홀 내부에 도전 물질을 채워 상기 반도체 기판의 노출된 영역(보통, 소스/드레인 영역)과 접촉시킨다.
이때, 도전 패턴들의 간격이 협소하며, 게다가 상기 도전 패턴들의 측벽에 스페이서를 형성함으로써 상기 콘택홀을 채우는 도전 물질이 소스/드레인 영역과 접촉되는 면적이 감소한다.
따라서, 소스/드레인 영역과 도전 물질 사이의 접촉 저항(contact resistance)이 증가하는 문제점이 발생된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 기판의 소스/드레인 영역을 노출시키는 콘택홀 하부의 면적을 증가시키는 반도체 소자의 콘택홀 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 콘택홀을 형성하는 방법에 있어서, 기판 상에 도전 패턴들을 형성하고, 상기 도전 패턴들 및 상기 기판 상에 제1 물질로 이루어진 제1 박막 및 상기 제1 물질과 식각 선택비를 갖는 제2 물질로 이루어진 제2 박막을 연속적으로 적층한다. 이어서, 상기 제1 박막 및 제2 박막을 전면 이방성 식각하여, 상기 각각의 도전 패턴 측벽에 제1 스페이서 및 제2 스페이서가 적층된 형태의 스페이서 구조물을 형성하고, 상기 도전 패턴들 사이의 갭을 매립하는 층간 절연막을 형성한다. 다음으로, 상기 층간 절연막을 부분적으로 식각함으로써, 상기 도전 패턴들 사이의 기판 및 상기 스페이서 구조물들의 표면을 노출시키는 예비 콘택홀을 형성하고, 상기 스페이서 구조물의 일부분을 식각하여 하부가 확장된 콘택홀을 형성할 수 있다.
상기 제1 물질은 SiBN을 포함할 수 있으며, 상기 제2 물질은 SiN을 포함할 수 있다.
상기와 같은 본 발명에 따르면, 도전 패턴 측벽에 형성된 스페이서 구조물의 하부를 일부 식각함으로써 콘택홀의 하부의 너비를 증가시킨다. 이로 인하여 이후에 상기 콘택홀 내부를 채우는 도전 물질과 반도체 기판 사이의 접촉 저항을 감소시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 반도체 소자의 콘택홀 형성 방법에 대해 첨부된 도면들을 참조하여 상세하게 설명하면 다음과 같다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 소자의 콘택홀 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 1을 참조하면, 통상의 소자 분리 공정, 예컨대 트렌치 소자 분리(Shallow Trench isolation : STI) 공정 등에 의해 반도체 기판 상에 필드 산화막 패턴(도시되지 않음)을 형성하여 상기 반도체 기판을 액티브 영역(active area)과 필드 영역 (field area)으로 구분한다.
이어서, 상기 반도체 기판 상에 게이트 산화막(102)을 형성한 후, 상기 게이트 산화막(102) 상에 게이트 전극으로 사용하기 위한 도전막(108)을 형성한다.
상기 도전막(108)은 폴리실리콘층 및 금속막의 적층 구조로 이루어질 수 있다. 상세하게, 확산 공정, 이온 주입 공정 또는 인-시튜(in-situ) 도핑 공정과 같은 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리실리콘(104)을 형성한다. 다음으로, 상기 폴리실리콘(104) 상에 텅스텐, 티타늄, 텅스텐 실리사이드 또는 티탸늄 나이트라이드와 같은 금속막(106)을 형성함으로써, 상기 도전막(108)을 폴리실리콘(104) 및 금속막(106)의 적층 구조로 형성할 수 있다.
이어서, 상기 도전막(108) 상에 실리콘 질화막(110)을 형성한다. 상기 실리콘 질화막(110)은 이후의 도전막 식각 공정에서 하드 마스크로 사용된다. 또한, 후속 공정들을 진행할 때, 상기 실리콘 질화막(110) 하부에 위치하는 도전막(108)이 노출되지 않도록 상기 도전막(108)을 보호한다.
자세하게 도시되지 않았으나, 상기 실리콘 질화막(110) 상에 상기 실리콘 질화막(110)을 선택적으로 노출시키는 제1 포토레지스트 패턴(도시되지 않음)을 형성한다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 실리콘 질화막(110), 도전막(108) 및 게이트 산화막(102)을 부분적으로 식각하여 실리콘 질화막 패턴(110a), 도전막 패턴(108a) 및 게이트 산화막 패턴(102a)을 형성하여, 게이트 구조물(112)을 형성한다.
이때, 상기 실리콘 질화막(110), 도전막(108) 및 게이트 산화막(102)을 부분적으로 식각하는 동안, 상기 형성된 게이트 구조물(112)은 식각 공정 특성으로 하부의 너비가 상부의 너비보다 넓은 사다리꼴 형상을 가질 수 있다.
상기 게이트 구조물(112)을 형성한 후, 상기 제1 포토레지스트 패턴은 에싱 공정(ashing process) 또는 스트립 공정(strip process)에 의해 제거되어 진다.
이어서, 상기 게이트 구조물(112)을 마스크로 이용하여 상기 노출된 반도체 기판(100)에 불순물을 이온 주입하여 상기 액티브 영역의 표면에 소스/드레인 영역(source/drain area,114)을 형성한다.
도 3을 참조하면, 상기 게이트 구조물(110) 및 노출된 반도체 기판(100) 상에 제1 물질로 이루어진 제1 박막(116)을 연속적으로 형성한다.
상기 제1 박막(116)은 SiBN막일 수 있으며, 상기 SiBN은 RP-ALD(Remote Plasma Atomic Layer Deposition)공정을 수행함으로써 형성된다. SiBN은 식각 공정 시, 균일하게 식각되는 특성이 있어, 식각되는 양을 제어하기 용이한 특성을 가진다. 또한, 상기 SiBN은 습식 식각에 대하여 높은 식각률을 갖는다.
도 4를 참조하면, 상기 제1 박막(116) 상에 상기 제1 물질과 식각 선택비를 갖는 제2 물질로 이루어진 제2 박막(118)을 연속적으로 형성한다.
상기 제2 물질은 특정한 식각 조건 하에서 제1 물질과 1:5이상의 높은 식각 선택비를 갖는다. 예컨대, 상기 제1 물질이 SiBN인 경우, 상기 제2 물질은 SiN일 수 있다.
도 5를 참조하면, 상기 제1 박막(116) 및 제2 박막(118)이 게이트 구조물 (112)의 측면에만 남아있도록 상기 제1 박막(116) 및 제2 박막(118)을 전면 이방성 식각한다. 이로써, 상기 각각의 게이트 구조물(112) 측벽에 제1 스페이서(116a) 및 제2 스페이서(118a)가 적층된 형태의 스페이서 구조물(120)이 형성된다.
보다 상세하게 설명하면, 상기 제1 박막(116) 및 제2 박막(118)에 대하여 전면 이방성 식각을 수행하여 상기 반도체 기판(100) 상에 형성된 상기 제1 박막(116) 및 제2 박막(118)을 모두 제거되는 동안, 상기 게이트 구조물(112) 상부에 형성된 제1 박막(116) 및 제2 박막(118)도 모두 제거된다. 이때, 상기 실리콘 질화막 패턴(110a) 상부의 일부가 제거될 수 있다.
또한, 상기 게이트 구조물(112)의 측벽에 형성된 제1 박막(116) 및 제2 박막(118)은 거의 식각되지 않는다. 다만, 상기 게이트 구조물(112)의 측벽 상부에 형성된 제1 박막(116) 및 제2 박막(118)의 일부가 전면 이방성 식각 공정의 특성으로 식각된다.
상기와 같은 공정으로 형성된 상기 게이트 구조물(112) 측벽에 형성된 스페이서 구조물(120)은, 상기 제1 물질로 이루어진 제1 스페이서(116a)가 상기 게이트 구조물(112)의 측벽과 접하여 형성되고, 상기 제1 스페이서(116a) 상에 상기 제2 물질로 이루어진 제2 스페이서(118a)가 형성된다.
상기 게이트 구조물(112)의 상부 측벽에 제1 스페이서(116a)의 일부가 노출된다. 또한, 상기 게이트 구조물(112)의 하부 측벽 즉, 반도체 기판(100)과 인접한 부분에 제1 스페이서(116a)의 일부가 노출된다.
상기 노출된 제1 스페이서(116a)는 후술될 습식 공정 시 일부가 제거된다. 이에 관한 설명은 후에 자세하게 하기로 한다.
도 6을 참조하면, 상기 게이트 구조물(112) 사이의 갭을 완전히 덮도록 상기 게이트 구조물(112) 상부, 상기 게이트 구조물(112) 측벽에 형성된 스페이서 구조물(120) 및 노출된 반도체 기판(100) 상에 층간 절연막(122)을 형성한다.
상기 층간 절연막(122)은 갭 필(gap fill) 특성이 우수한 유동성 산화물 예컨대, BPSG(borophosphosilicate glass), USG(undoped silicate glass) 또는 SOG(spin on glass)과 같은 물질을 사용하여 형성한다.
상기 층간 절연막(122)은 제1 층간 절연막(도시되지 않음) 및 제2 층간 절연막(도시되지 않음)이 적층된 구조로 형성될 수 있다. 갭 필 특성이 우수한 산화물으로 제1 층간 절연막을 형성하고 상기 제1 층간 절연막의 일부를 화학 기계적 연마 공정 또는 에치 백으로 제거한 후, 제2 층간 절연막을 증착시킨다.
상기와 같이 적층된 구조를 갖는 층간 절연막(122)은 갭 매립 특성이 좋아 상기 층간 절연막(122) 내부에 보이드(void) 또는 심(seam)의 형성을 억제할 수 있다.
이때, 상기 제1 층간 절연막 및 제2 층간 절연막은 실질적으로 동일한 물질로 형성될 수 있으며, 이와는 다르게, 서로 다른 물질로 형성될 수 있다.
도 7을 참조하면, 상기 게이트 구조물(112) 사이 반도체 기판 즉, 소스/드레인 영역(114)이 선택적으로 노출되도록 상기 층간 절연막(122)을 식각하여 예비 콘택홀(126)을 형성함과 동시에 층간 절연 패턴(124)을 형성한다. 상기 예비 콘택홀(126)은 SAC(self align contact) 공정으로 형성된다.
SAC 공정을 보다 상세하게 설명하면, 상기 층간 절연막(122) 상에 게이트 구조물(112) 사이의 반도체 기판(100)을 오픈시키고, 상기 게이트 구조물(112) 상부를 마스킹하기 위한 제2 포토레지스트 패턴(도시되지 않음)을 형성한다.
이어서, 상기 제2 포토레지스트 패턴을 마스크로 이용하여 이방성 산화물과 질화물 간의 선택비가 높은 조건으로 이방성 식각한다. 상기 산화물과 질화물 간의 선택비가 높은 조건의 식각 공정은 예컨대, CHF3,CF4, Ar의 혼합 가스를 식각 가스로 사용하여 수행할 수 있다. 상기 조건에서 상기 산화물은 높은 비율로 식각되고 질화물은 상기 산화물 식각율보다 낮은 비율로 식각된다. 상기 산화물 및 질화물 식각비는 약 1:5정도이다.
이때, 상기 층간 절연막(122)은 산화물로 이루어져 높은 비율로 식각된다. 상기 층간 절연막(122)을 선택적으로 식각하여 예비 콘택홀(126)을 형성하는 동안, 상기 스페이서 구조물(120) 또는 실리콘 질화막 패턴(110a)이 노출될 수 있다. 상기 스페이서 구조물(120) 또는 실리콘 질화막 패턴(110a)은 질화물로 이루어져 있어 상기 층간 절연막(122)이 식각되는 비율보다 낮은 비율로 식각된다.
상기 식각 가스를 이용하여 지속적으로 식각 공정을 수행하면, 상기 게이트 구조물(112) 사이 소스/드레인 영역(114)을 노출시키는 예비 콘택홀(126)을 형성할 수 있다. 이와 동시에 층간 절연 패턴(124)이 형성된다.
상기 층간 절연막(122)이 소스/드레인 영역(114)을 노출시킬 때까지 식각되는 동안, 상기 실리콘 질화막 패턴(110a) 및 스페이서 구조물(120)은 상기 게이트 구조물(122)이 노출되지 않도록 상기 게이트 구조물(122)을 상기 식각 가스로부터 보호한다.
상기 게이트 구조물(112)을 보호하는 동안, 상기 실리콘 질화막 패턴(110a) 및 스페이서 구조물(120)의 일부가 다소 식각될 수 있다. 그러나 전술된 바와 같이 상기 실리콘 질화막 패턴(110a) 및 스페이서 구조물(120)은 질화물로 형성되어 있기 때문에 상기 층간 절연막(122)과 높은 식각 선택비를 가짐으로써 상기 산화물로 이루어진 층간 절연막(122)에 비해 거의 식각되지 않는다.
상기 예비 콘택홀(126)을 형성함으로써 상기 게이트 구조물(122) 측벽에 형성된 스페이서 구조물(120)의 일부 또는 전체가 노출된다.
도 8을 참조하면, 상기 노출된 스페이서 구조물(120)을 제1 물질과 제2 물질간의 식각 선택비가 높은 조건으로 이방성 식각한다.
상기 이방성 식각은 HF 용액을 식각 용액으로 사용하는 습식 식각으로써, 상기 조건에서 상기 제1 물질은 높은 비율로 식각되고 제2 물질은 상기 제1 물질 식각율보다 낮은 비율로 식각된다.
전술한 예로써, 상기 제1 물질은 SiBN이며, 제2 물질은 SiN일 수 있다. 상기 조건에서, SiBN은 높은 비율로 식각되도, SiN는 SiBN에 비해 낮은 비율로 식가된다. 상기 SiBN 및 SiN 사이의 식각비는 약 1:5정도이다.
상기과 같은 이방성 식각을 수행하는 동안, 상기 반도체 기판에 인접하게 노출되고 제1 물질로 형성된 제1 스페이서(116a)의 일부가 식각된다. 상기 게이트 구조물(112) 상부 측벽에 노출된 제1 스페이서(116a)는 상기 형성된 층간 절연막 패 턴(124)에 의해 상기 식각 용액으로부터 보호된다.
따라서, 상기 반도체 기판(100)에 인접하게 노출된 제1 스페이서(116a)만 부분적으로 식각되고, 이로써, 하부가 확장된 콘택홀(128)을 형성할 수 있다.
이때, 상기 게이트 구조물이 노출되서는 않된다. 따라서, 상기 반도체 기판에 인접하게 노출된 제1 스페이서(116a)가 모두 제거되지 않도록 한다.
도시되어 있지는 않지만, 이후 공정으로 상기 콘택홀(128) 내부를 도전 물질(도시되지 않음)로 채운다. 상기 도전 물질은 상기 반도체 기판의 소스/드레인 영역(114)과 전기적으로 접촉한다.
여기서, 콘택홀(128) 하부가 확장됨으로써, 상기 반도체 기판의 소스/드레인 영역(114)과 접촉하는 상기 도전 물질의 접촉 저항이 종래에 비해 감소하게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 자기 정렬 콘택홀 형성 시, 도전 패턴의 손상을 방지하기 위하여 도전 패턴의 측벽에 이중으로 스페이서 구조물을 형성하여 얼라인 마진(align margin)을 확보할 수 있다.
또한, 상기 스페이서 구조물의 하부의 일부분을 식각하여 하부가 확장된 콘택홀을 형성한다. 이로 인하여 상기 하부가 확장된 콘택홀을 채우는 도전 물질과 반도체 기판의 소스/드레인 사이의 접촉 저항이 넓어진 하부 면적에 의해 종래 보다 감소하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역 으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 기판 상에 도전 패턴들을 형성하는 단계;
    상기 도전 패턴들 및 상기 기판 상에 제1 물질로 이루어진 제1 박막 및 상기 제1 물질과 식각 선택비를 갖는 제2 물질로 이루어진 제2 박막을 연속적으로 적층하는 단계;
    상기 제1 박막 및 제2 박막을 전면 이방성 식각하여, 상기 각각의 도전 패턴 측벽에 제1 스페이서 및 제2 스페이서가 적층된 형태의 스페이서 구조물을 형성하는 단계;
    상기 도전 패턴들 사이의 갭을 매립하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 부분적으로 식각함으로써, 상기 도전 패턴들 사이의 기판 및 상기 스페이서 구조물들의 표면을 노출시키는 예비 콘택홀을 형성하는 단계; 및
    상기 스페이서 구조물의 일부분을 식각하여 하부가 확장된 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.
  2. 제1항에 있어서, 상기 제1 물질은 SiBN을 포함하며, 상기 제2 물질은 SiN를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  3. 제1항에 있어서, 상기 기판 표면과 인접한 상기 스페이서 구조물의 하부에는 상기 제1 스페이서의 일부분이 노출되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  4. 제3항에 있어서, 상기 하부가 확장된 콘택홀은, 상기 도전 패턴의 측벽이 노출되지 않도록 하면서 상기 기판 표면과 인접한 부위에 노출된 제1 스페이서의 일부분을 선택적으로 식각함으로써 달성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  5. 제1항에 있어서, 상기 스페이서 구조물의 일부분은 습식 식각에 의해 제거되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  6. 제1항에 있어서, 상기 도전 패턴은 폴리실리콘 및 금속 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  7. 제1항에 있어서, 상기 도전 패턴 상부에 실리콘 질화막이 형성되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  8. 제1항에 있어서, 상기 층간 절연막은 실리콘 산화물로 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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* Cited by examiner, † Cited by third party
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