KR20040016496A - 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체소자의 제조방법 - Google Patents
반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR20040016496A KR20040016496A KR1020020048694A KR20020048694A KR20040016496A KR 20040016496 A KR20040016496 A KR 20040016496A KR 1020020048694 A KR1020020048694 A KR 1020020048694A KR 20020048694 A KR20020048694 A KR 20020048694A KR 20040016496 A KR20040016496 A KR 20040016496A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- layer
- substrate
- conductive pattern
- nitride
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 150000004767 nitrides Chemical class 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 38
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 9
- 239000010937 tungsten Substances 0.000 claims abstract description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 42
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000007769 metal material Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체 소자의 제조방법이 개시되어 있다. 기판 상에 도전성 패턴을 형성하고, 상기 도전성 패턴을 포함한 기판 전면에 균일하게 도전성 패턴의 산화 방지를 위한 제1 질화막을 형성한다. 상기 제1 질화막이 형성된 기판 상에 균일하게 산화막을 형성하고, 상기 산화막이 형성된 기판 상에 균일하게 제2 질화막을 형성한다. 상기 제2 질화막 및 산화막에 대해 이방성 식각을 진행하여 상기 도전성 패턴 상부 및 상기 기판 상부에 존재하는 제2 질화막 및 산화막을 식각함으로서 상기 도전성 패턴의 측벽에 제1 질화막, 산화막 및 제2 질화막으로 이루어진 스페이서를 형성한다. 이와 같이, 텅스텐 게이트 전극 상에 3층의 스페이서를 형성함으로써, 상기 게이트 전극에 산화막이 자라는 것을 방지하며 디자인 룰이 감소하여도 상기 게이트 전극에 인접한 콘택을 용이하게 형성할 수 있다.
Description
본 발명은 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 생산성이 높은 반도체 소자의 스페이서 형성방법 및 상기 스페이서를 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 장치가 고집적화 및 고속화됨에 따라, 미세 패턴의 형성이 요구되고 있으며 배선의 넓이(width) 뿐만 아니라 배선과 배선 사이의 간격(space)도 현저하게 감소하고 있다. 또한, 상기와 같이 패턴을 다층으로 형성함으로서 상기 층간 패턴들을 전기적으로 연결시키기 위해 콘택(contact)이 필요하다. 상기 콘택의 형성은 얼라인 마진, 소자분리 마진 등을 확보하면서 이루어져야 하므로, 소자의 구성에 있어서 상당한 면적을 차지하게 된다. 따라서, 상기 콘택은 메모리 셀의 크기를 결정하는 주요 요인으로 작용한다.
디자인 룰(design rule)이 급격히 감소하면서, 기존의 콘택 형성 방법으로는 미세한 크기의 콘택을 형성하기가 어렵다. 더욱이, 여러층의 도전층을 사용하는 메모리 장치에서는 층간 절연막에 의해 도전층과 도전층 사이의 높이가 더욱 높아져서 도전층들 간에 콘택을 형성하는 공정이 매우 어려워진다. 이에 따라, 메모리 셀과 같이 디자인 룰에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 셀 면적을 축소시키기 위하여 셀프-얼라인 방법으로 콘택을 형성하는 방법이 개발되었다.
셀프-얼라인 콘택 기술은 주변 구조물의 단차를 이용하여 콘택을 형성하는 방법으로서, 주변 구조물의 높이, 콘택이 형성될 위치에서의 절연막의 두께 및 식각 방법 등에 의해 다양한 크기의 콘택을 마스크의 사용 없이 얻을 수 있다. 따라서, 셀프-얼라인 콘택 기술의 가장 큰 장점은 얼라인 마진을 필요로 하지 않으면서 미세 콘택을 형성할 수 있다는 것이다. 현재 가장 많이 사용되고 있는 셀프-얼라인 콘택 공정은 이방성 식각 공정에 대한 산화막과 질화막 간의 선택비를 이용하여 콘택홀을 형성하는 것이다.
실리콘 산화막 스페이서와 실리콘 질화막 스페이서의 듀얼 스페이서를 이용하여 셀프-얼라인 콘택 구조를 구현하는 또 다른 방법이 미합중국 특허공보 제5,899,722호에 개시되어 있다.
상기와 같은 소자에서는 대부분의 경우 게이트 전극을 형성하는 물질로 텅스텐 실리사이드를 사용하고 있으나, 콘택 저항이 다소 높으며 적층으로 인해 잦은 리프레시를 요하므로 텅스텐을 사용하고자 한다. 그러나, 텅스텐으로 이루어진 게이트 전극 측벽에는 펀치 쓰루를 방지하기 위해 MTO(Middle Temperature Oxide;MTO, 이하, "MTO"라고 한다.)/SiN(실리콘 나이트라이드;이하, "SiN"라고 한다.)의 이중 구조의 스페이서를 사용하고 있으나, 상기 MTO 형성 중에 상기 게이트 전극 외벽에 산화가 발생하게 된다. 상기와 같이 산화가 발생하게 되면 상기 게이트 전극을 감싸며 산화막이 매우 두껍게 자라나게 되어 디자인 룰의 감소로 간격이 좁아진 상기 게이트 전극들이 맞닿는 현상이 발생하게 된다. 따라서, 소자의 불량을 유발하여 생산성을 떨어트리게 된다.
따라서, 본 발명의 목적은 생산성이 높은 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 2a 내지 도 2b는 SiN막(실리콘 질화막)에 대해 여러 종류의 불순물 이온을 도핑을 한 후, 식각되는 정도를 비교한 그래프이다.
상기한 목적을 달성하기 위하여 본 발명은, 기판 상에 도전성 패턴을 형성하는 단계, 상기 도전성 패턴을 포함한 기판 전면에 균일하게 도전성 패턴의 산화 방지를 위한 제1 질화막을 형성하는 단계, 상기 제1 질화막이 형성된 기판 상에 균일하게 산화막을 형성하는 단계, 상기 산화막이 형성된 기판 상에 균일하게 제2 질화막을 형성하는 단계 및 상기 제2 질화막 및 산화막에 대해 이방성 식각을 진행하여 상기 도전성 패턴 상부 및 상기 기판 상부에 존재하는 제2 질화막 및 산화막을 식각함으로서 상기 도전성 패턴의 측벽에 제1 질화막, 산화막 및 제2 질화막으로 이루어진 스페이서를 형성하는 단계를 포함한다.
상기한 목적을 달성하기 위하여 본 발명의 다른 방법은, 반도체 기판 상에 도전성 패턴을 형성하는 단계, 상기 도전성 패턴을 포함한 기판 전면에 균일하게 도전성 패턴의 산화 방지를 위한 제1 질화막을 형성하는 단계, 상기 제1 질화막이 형성된 기판 상에 균일하게 산화막을 형성하는 단계, 상기 산화막이 형성된 기판 상에 균일하게 제2 질화막을 형성하는 단계, 상기 제2 질화막 및 산화막에 대해 이방성 식각을 진행하여 상기 도전성 패턴 상부 및 상기 기판 상부에 존재하는 제2 질화막 및 산화막을 식각함으로서 상기 도전성 패턴의 측벽에 제1 질화막, 산화막 및 제2 질화막으로 이루어진 스페이서를 형성하는 단계, 상기 스페이서가 형성된 도전성 패턴의 양측 하부 영역에 이온을 주입하는 단계, 상기 도전성 패턴 사이를 모두 매립하도록 기판 전면에 절연막을 도포하는 단계, 상기 절연막 중 불순물 도핑 영역 상부의 일부 영역을 상기 스페이서를 식각 마스크로 이용하고 상기 제1 질화막을 식각 저지층으로 이용하여 식각함으로써 개구부를 형성하는 단계 및 상기 개구부 저면에 노출된 제1 질화막을 제거하여 상기 기판의 상부면을 노출시키는 단계를 포함한다.
이와 같이, 텅스텐 게이트 전극 상에 3층의 스페이서를 형성함으로써, 상기 게이트 전극에 산화막이 자라는 것을 방지하며 디자인 룰이 감소하여도 상기 게이트 전극에 인접한 콘택을 용이하게 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 1a를 참조하면, 실리콘 기판(100)상에 통상의 셸로우 트렌치 분리(Shallow Trench Isolation;STI) 공정에 의해 필드 산화막(110)을 형성하여 미세한 패턴들간에 간섭 없는 복수개의 액티브 영역을 정의한다.
상기 복수개의 액티브 영역 상에 게이트 산화막(미도시)을 형성한 후, 상기 게이트 산화막이 형성된 기판(100) 위에 폴리실리콘층을 증착한다. 상기 폴리실리콘층을 고농도로 도핑시킨 후, 상기 도핑된 폴리실리콘층 상에 텅스텐으로 이루어진 금속물을 증착하고 상기 금속물 상에 반사 방지막을 형성한다.
상기 반사 방지막 상에 포토 레지스트를 도포한 후, 상기 포토 레지스트의 일부 영역을 노광하고 현상하여 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 포토 레지스트 패턴으로 인해 노출된 영역의 반사 방지막을 식각하여 반사 방지막 패턴을 형성한다. 에싱 및 스트립 공정을 거쳐 상기 포토 레지스트 패턴을 제거한다. 상기 반사 방지막 패턴을 식각 마스크로 하여 상기 금속물 및 도핑된 폴리실리콘막을 차례로 식각함으로서 게이트 산화막 상에 도핑된 폴리실리콘층(122), 금속물층(124) 및 반사 방지막(126)으로 이루어진 게이트 전극(120)을 형성한다. 상기 게이트 전극(120) 양쪽 하부 기판 영역에 1차 이온 주입(Ion ImPlantation;IIP, 이하, "IIP"라고 한다.)법에 의해 고농도의 이온을 주입하여 소오스/드레인 영역(140)을 정의한다.
도 1b를 참조하면, 상기 게이트 전극(120)을 포함하여 상기 기판(100)에 균일하게 제1 실리콘 질화막(132)을 형성한다. 상기 제1 실리콘 질화막(132)은 150Å 이내로 매우 얇게 형성된다. 따라서, 이온 주입 시 보다 적은 에너지로 상기 제1 실리콘 질화막(132)을 뚫고 이온을 주입할 수 있으며, 상기 이온 주입으로 인해 크렉 등의 문제도 발생하지 않는다.
상기 제1 실리콘 질화막(132) 상에 열산화 공정에 의해 MTO와 같은 산화막(134)을 균일하게 형성하며 상기 제1 실리콘 질화막(132)과 같이 매우 얇게 도포한다. 상기 산화막(134) 상에 제2 실리콘 질화막(136)을 균일하게 수백Å 이내로 상기 제1 실리콘 질화막(132) 및 산화막(134) 보다 두껍게 형성한다.
도 1c를 참조하면, 상기 기판(100)에 형성된 제2 실리콘 질화막(136)에 대해 이방성 식각을 진행하여 상기 게이트 전극(120) 상부 및 기판(100) 상부의 제1 실리콘 질화막(132)이 노출되도록 상기 제2 실리콘 질화막(136) 및 산화막(134)을 식각한다.
상기 제2 실리콘 질화막(136) 및 산화막(134)은 균일하게 형성되어 있으므로, 상기 게이트 전극(120) 및 기판(100) 상에 형성된 제2 실리콘 질화막(136) 및 산화막(134)은 모두 식각되고 상기 게이트 전극(120) 측벽에만 제1 실리콘 질화막(132), 식각된 산화막(134a) 및 식각된 제2 실리콘 질화막(136a)으로 이루어진 스페이서(130)가 존재하게 된다.
도 1d를 참조하면, 상기 스페이서(130)가 형성된 게이트 전극(120) 양측 하부 영역의 기판(100)에 IIP 법에 의해 2차 이온 주입하여 상기 소오스/드레인영역(140)에 한번 더 고농도의 이온을 주입한다. 상기 기판(100)에 상기 게이트 전극(120) 사이를 매립하도록 갭필 능력이 우수한 산화물을 도포하여 절연막(150)을 형성한다. 상기 절연막(150)을 리플로우, 에치백 또는 화학 기계적 연마(Chemical Mechanical Polishing;CMP, 이하, "CMP"라고 한다.) 공정에 의해 평탄화시킨다. 상기 이온 주입 후, SEM(Scanning Electron Microscope)에 의해 수직 프로파일을 확인한 결과, 상기 이온 주입에 의해 상기 제1 실리콘 질화막에 크랙 등과 같은 표면 손상이 발생되지 않음을 알 수 있었다.
도 1e를 참조하면, 상기 절연막(150) 상에 포토 레지스트막을 도포하고 셀프-얼라인 콘택 형성용 마스크를 이용하여 상기 포토 레지스트막을 노광 및 현상하여 상기 소오스/드레인 영역(140)을 오픈시키는 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 절연막(150)을 이루고 있는 산화물과 상기 스페이서(130)의 최외부를 이루고 있는 실리콘 질화막 간의 식각 선택비가 높은 조건으로 상기 절연막(150)을 건식으로 이방성 식각함으로써 상기 소오스/드레인 영역의 제1 실리콘 질화막(132)을 식각 정지층으로 이용하여 셀프-얼라인 콘택홀(160)을 형성한다.
도 2a 내지 도 2b는 SiN막(실리콘 질화막)에 대해 여러 종류의 불순물 이온을 도핑을 한 후, 식각되는 정도를 비교한 그래프이다.
도 2a를 참조하면, 70초 동안 SiN막을 건식 식각한 후, 그 식각되는 정도를 비교하였다. 불순물을 도핑하지 않은 순수 SiN막 및 여러 종류의 불순물을 도핑한 SiN막에 있어서, 식각되는 정도가 거의 일치하였다. 따라서, 반도체 소자에 있어서, 국부적으로 도핑된 불순물이 다른 경우에도 그와 무관하게 전체 소자에 걸쳐 단 시간에 동일한 공정을 진행하여 식각할 수 있다.
도 2b를 참조하면, SC1 및 HF를 사용하여 10분 이상 습식 식각한 후, 그 식각되는 정도를 비교하였다. 불순물을 도핑하지 않은 순수 SiN막은 오랜 시간 동안에도 식각되지 않는 반면, 불순물을 도핑한 SiN막의 경우에는 상대적으로 식각이 많이 이루어졌다. 그러나, 습식 식각은 도핑의 여부에 관계없이 식각이 오랜 시간 지속되어 공정 시간을 지연시킴으로 생산성을 떨어뜨리는 문제가 있다.
따라서, 건식 식각에 대해서는 식각 비율에 차이가 없으므로 후속에 콘택홀 형성에 대한 문제가 발생하지 않는다.
도 1f를 참조하면, 상기 콘택홀(160) 하부에 잔류하는 제1 실리콘 질화막(132)을 제거한 후, 상기 콘택홀(160)을 매립하도록 금속물을 도포하고, 통상의 평탄화 방법에 의해 평탄화하여 셀프-얼라인 콘택(Self-Aligned Contact)(170)을 형성한다.
상기 게이트 전극 스페이서는 DRAM 및 SRAM과 같은 휘발성 메모리 소자 및 비휘발성 메모리 소자를 포함한 모든 종류의 반도체 소자의 게이트 전극에 형성될 수 있다.
상술한 바와 같이 본 발명에 의하면, 반도체 소자의 텅스텐으로 이루어진 게이트 전극 상에 제1 실리콘 질화막, 산화막 및 제2 실리콘 질화막으로 이루어진 3층의 스페이서를 형성하며, 상기 게이트 전극 사이에 자기 정렬 방법에 의해 콘택을 형성한다.
이와 같이, 텅스텐 게이트 전극 상에 3층의 스페이서를 형성함으로써, 상기 게이트 전극에 산화막이 자라는 것을 방지하며 디자인 룰이 감소하여도 상기 게이트 전극에 인접한 콘택을 용이하게 형성할 수 있다. 따라서, 게이트 전극 및 콘택 형성으로 인한 반도체 소자의 불량을 방지하여 소자의 생산성을 향상시킨다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 기판 상에 도전성 패턴을 형성하는 단계;상기 도전성 패턴을 포함한 기판 전면에 균일하게, 도전성 패턴의 산화 방지를 위한 제1 질화막을 형성하는 단계;상기 제1 질화막이 형성된 기판 상에 균일하게 산화막을 형성하는 단계;상기 산화막이 형성된 기판 상에 균일하게 제2 질화막을 형성하는 단계; 및상기 제2 질화막 및 산화막에 대해 이방성 식각을 진행하여 상기 도전성 패턴 상부 및 상기 기판 상부에 존재하는 제2 질화막 및 산화막을 식각함으로서 상기 도전성 패턴의 측벽에 제1 질화막, 산화막 및 제2 질화막으로 이루어진 스페이서를 형성하는 단계를 포함하는 반도체 소자의 스페이서 형성방법.
- 제1항에 있어서, 도전성 패턴은 텅스텐으로 이루어지는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 제1 질화막 및 산화막 보다 상기 제2 질화막이 두껍게 도포되는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 제1 및 제2 질화막은 실리콘 나이트라이드로 이루어지는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 제1항에 있어서, 상기 산화막은 열산화 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 스페이서 형성방법.
- 반도체 기판 상에 도전성 패턴을 형성하는 단계;상기 도전성 패턴을 포함한 기판 전면에 균일하게 도전성 패턴의 산화 방지를 위한 제1 질화막을 형성하는 단계;상기 제1 질화막이 형성된 기판 상에 균일하게 산화막을 형성하는 단계;상기 산화막이 형성된 기판 상에 균일하게 제2 질화막을 형성하는 단계;상기 제2 질화막 및 산화막에 대해 이방성 식각을 진행하여 상기 도전성 패턴 상부 및 상기 기판 상부에 존재하는 제2 질화막 및 산화막을 식각함으로서 상기 도전성 패턴의 측벽에 제1 질화막, 산화막 및 제2 질화막으로 이루어진 스페이서를 형성하는 단계;상기 스페이서가 형성된 도전성 패턴의 양측 하부 영역에 불순물 이온을 주입하여 불순물 도핑 영역을 형성하는 단계;상기 도전성 패턴 사이를 모두 매립하도록 기판 전면에 절연막을 도포하는 단계;상기 절연막 중 불순물 도핑 영역 상부의 일부 영역을 상기 스페이서를 식각 마스크로 이용하고 상기 제1 질화막을 식각 저지층으로 이용하여 식각함으로써 개구부를 형성하는 단계; 및상기 개구부 저면에 노출된 제1 질화막을 제거하여 상기 기판의 상부면을 노출시키는 단계를 포함하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 절연막은 건식 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 제1 질화막의 두께는 150Å 이하인 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020048694A KR20040016496A (ko) | 2002-08-17 | 2002-08-17 | 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020048694A KR20040016496A (ko) | 2002-08-17 | 2002-08-17 | 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040016496A true KR20040016496A (ko) | 2004-02-25 |
Family
ID=37322447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020048694A KR20040016496A (ko) | 2002-08-17 | 2002-08-17 | 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040016496A (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100679089B1 (ko) * | 2006-08-28 | 2007-02-06 | (주)천도건축사사무소 | 건축단지용 가변 조립식 화단 |
| US7781282B2 (en) | 2005-07-25 | 2010-08-24 | Samsung Electronics Co., Ltd. | Shared contact structure, semiconductor device and method of fabricating the semiconductor device |
| KR100987867B1 (ko) * | 2004-12-21 | 2010-10-13 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR101399099B1 (ko) * | 2008-06-02 | 2014-05-26 | 삼성전자주식회사 | 콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법 |
| KR20180100772A (ko) * | 2017-03-02 | 2018-09-12 | 주성엔지니어링(주) | 반도체 소자 및 그 제조 방법 |
-
2002
- 2002-08-17 KR KR1020020048694A patent/KR20040016496A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100987867B1 (ko) * | 2004-12-21 | 2010-10-13 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| US7781282B2 (en) | 2005-07-25 | 2010-08-24 | Samsung Electronics Co., Ltd. | Shared contact structure, semiconductor device and method of fabricating the semiconductor device |
| US8114730B2 (en) | 2005-07-25 | 2012-02-14 | Samsung Electronics Co., Ltd. | Shared contact structure, semiconductor device and method of fabricating the semiconductor device |
| KR100679089B1 (ko) * | 2006-08-28 | 2007-02-06 | (주)천도건축사사무소 | 건축단지용 가변 조립식 화단 |
| KR101399099B1 (ko) * | 2008-06-02 | 2014-05-26 | 삼성전자주식회사 | 콘택 구조체를 포함하는 반도체 소자 및 그 형성 방법 |
| KR20180100772A (ko) * | 2017-03-02 | 2018-09-12 | 주성엔지니어링(주) | 반도체 소자 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100467020B1 (ko) | 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법 | |
| KR20030088326A (ko) | 증가된 유효 채널 길이를 가지는 반도체 소자의 제조 방법 | |
| US6159808A (en) | Method of forming self-aligned DRAM cell | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| US6794714B2 (en) | Transistor and method for fabricating the same | |
| KR20040016496A (ko) | 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체소자의 제조방법 | |
| KR20020030505A (ko) | 반도체 소자의 제조방법 | |
| KR100536042B1 (ko) | 반도체 장치에서 리세스 게이트 전극 형성 방법 | |
| KR100586553B1 (ko) | 반도체 소자의 게이트 및 이의 형성 방법 | |
| KR100691484B1 (ko) | 반도체소자의 플러그 제조 방법 | |
| US7074679B2 (en) | Methods of fabricating self-aligned source of flash memory device | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| KR100370169B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| KR20050052027A (ko) | 리세스된 게이트를 갖는 반도체소자 및 그 제조방법 | |
| KR101024252B1 (ko) | 반도체소자 제조 방법 | |
| KR100418090B1 (ko) | 반도체 소자의 제조 방법 | |
| JP4033728B2 (ja) | コンタクトホール形成方法 | |
| KR100589498B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100212419B1 (ko) | 디램의 전하저장전극 콘택홀 형성방법 | |
| KR100647481B1 (ko) | 셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법 | |
| KR970000714B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| KR20000038331A (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR20050024667A (ko) | 반도체소자의 버팅컨택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |