KR20000038331A - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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임성혁
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Abstract

본 발명은 게이트 및 스토리지 노드 콘택 형성을 달리하여 소자의 특성을 향상시킬 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것으로,반도체 기판의 전면에 플러그 산화막층을 형성하고 선택적으로 제거하는 단계;상기 패터닝된 플러그 산화막층이 식각되어진 부분이 매립되도록 플러그 형성 물질층을 증착하고 평탄화하여 플러그층을 형성하는 단계;상기 플러그 산화막층을 제거하고 플러그 측면에 측벽을 형성하고 전면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막상에 게이트 형성 물질층,게이트 캡층을 차례로 형성하고 상기 적층 형성된 물질층들을 측벽의 일부가 노출될때까지 전체적으로 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 메모리 소자의 제조 방법
본 발명은 DRAM(Dynamic Random Access Memory)에 관한 것으로, 특히 게이트 및 스토리지 노드 콘택 형성을 달리하여 소자의 특성을 향상시킬 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 소자의 제조 방법에 관하여 설명하면 다음과 같다.
도 1a내지 도 1e는 종래 기술의 반도체 메모리 소자의 공정 단면도이다.
먼저, 도 1a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 소자 격리층(2)을 형성하여 활성영역을 정의하고 전면에 게이트 산화막(3)층을 형성한다.
그리고 도 1b에서와 같이, 게이트 산화막(3)이 형성된 반도체 기판(1)의 전면에 게이트 도우프드 실리콘층(4),텅스텐 실리사이드층(WSix)(5),캡 산화막(6),캡 나이드라이드층(7)을 차례로 형성한다.
이어, 도 1c에서와 같이, 포토리소그래피 공정으로 상기 적층 형성된 캡 나이트라이드층(7),캡 산화막(6),텅스텐 실리사이드층(5),게이트 도우프드 실리콘층(4)을 선택적으로 식각하여 게이트 전극(8)을 형성한다.
상기 패터닝된 게이트 전극(8)을 마스크로하여 노출된 반도체 기판(1)의 표면내에 불순물을 주입하여 소오스/드레인 영역(9)을 형성한다.
그리고 도 1d에서와 같이, 상기 게이트 전극(8) 및 소오스/드레인 영역(9)의 셀 트랜지스터가 형성된 전면에 게이트 측벽을 형성하기 위한 제 1 게이트 측벽 형성용 나이트라이드층(10)을 형성하고, 제 1 게이트 측벽 형성용 나이트라이드층(10)상에 제 1 ILD(Inter Layer Dielectric)층(11)을 차례로 형성한다.
이어, 도 1e에서와 같이, 제 1 ILD층(11)과 식각 선택비가 높은 물질을 사용하여 제 2 ILD층(12)을 형성한다.
그리고 포토리소그래피 공정으로 제 2 ILD층(12)을 선택적으로 식각한후 패터닝된 제 2 ILD층(12)을 마스크로하여 노출된 제 1 ILD층(11)을 셀프 얼라인 공정으로 식각하여 스토리지 노드 콘택홀을 형성한다.
이어, 스토리지 노드 콘택홀을 포함하는 전면에 제 2 게이트 측벽 형성용 나이트라이드층(13)을 형성하고 스토리지 노드 콘택홀의 측면에만 남도록 에치백한다.
그리고 상기 측벽이 형성된 스토리지 노드 콘택홀을 완전 매립하도록 플러그 형성용 물질층 예를들면, 폴리 실리콘을 증착하고 제 2 ILD층(12)의 상부면이 노출되도록 에치백하여 플러그층(14)을 형성한다.
종래 기술의 플러그 형성 공정에서는 게이트 전극(8)을 먼저 형성하고 전면에 제 1,2 ILD층(11)(12)을 형성하고 콘택홀을 형성하여 플러그층(14)을 형성하는데 플러그층(14)의 절연을 위하여 나이트라이드막을 이용한 측벽을 형성한다.
이와 같은 종래 기술의 반도체 메모리 소자의 제조 공정에서는 다음과 같은 문제가 있다.
첫재, 제 1 ILD층 형성시에 막간 접촉면이 발생하게 되고 이 접촉면은 식각 속도가 빨라져 후속되는 전세 공정에서 보이드 발생 확률이 높다. 보이드 발생으로 층간 쇼트가 발생한다.
둘째, 게이트 측벽 형성시에 오버 에치가 있어 기판에 손상을 입히게 되는데 이는 소자의 리프레쉬 특성을 저하시키게 된다.
셋째, 포토리소그래피 공정으로 콘택 영역을 정의하는 공정에서 포토 미스얼라인이 될 경우 게이트 모서리 부분의 나이트라이드층이 손실되어 게이트와 플러그간의 쇼트마진이 감소하는 문제가 있다.
넷째, 셀이 고밀도화하면서 각 영역(셀,코아 및 주변회로)간의 단차가 증가하면서 포토리소스래피공정시에 디포커싱으로 패턴 디파인이 불량하다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 소자의 제조 공정의 문제점을 해결하기 위하여 안출한 것으로, 게이트 및 스토리지노드 콘택 형성을 달리하여 소자의 특성을 향상시킬수 있도록한 반도체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1e는 종래 기술의 반도체 메모리 소자의 공정 단면도
도 2a내지 도 2e는 본 발명에 따른 반도체 메모리 소자의 공정 단면도
도면의 주요부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. 플러그 산화막층 24. 소오스/드레인 영역
25. 도우프드 폴리 실리콘층 26. 나이트라이드 측벽
27. 게이트 산화막 28. 게이트 형성 물질층
29. 텅스텐 실리사이드층 30. 게이트 전극
이와 같은 목적을 달성하기위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판의 전면에 플러그 산화막층을 형성하고 선택적으로 제거하는 단계; 상기 패터닝된 플러그 산화막층이 식각되어진 부분이 매립되도록 플러그 형성 물질층을 증착하고 평탄화하여 플러그층을 형성하는 단계; 상기 플러그 산화막층을 제거하고 플러그 측면에 측벽을 형성하고 전면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막상에 게이트 형성 물질층,게이트 캡층을 차례로 형성하고 상기 적층 형성된 물질층들을 측벽의 일부가 노출될때까지 전체적으로 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2e는 본 발명에따른 반도체 메모리 소자의 공정 단면도이다.
본 발명의 반도체 메모리 소자의 제조 공정은 플러그층을 먼저 형성하고 게이트 형성 물질층을 적층시킨후 CMP 공정으로 평탄화하여 게이트 전극을 형성하는 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)의 소자 격리 영역에 소자 격리층(22)을 형성하여 활성 영역을 정의한다.
그리고 활성 영역의 전면에 플러그 산화막층(23)을 형성하고 선택적으로 제거하여 기판을 노출시킨다.
상기 패터닝된 플러그 산화막층(23)을 마스크로하여 반도체 기판(21)의 표면에 불순물을 주입하여 소오스/드레인 영역(24)을 형성한다.
이어, 도 2b에서와 같이, 상기 패터닝된 플러그 산화막층(23)의 식각되어진 부분을 완전 매립하도록 플러그 형성 물질층 예를들면, 도우프드 폴리 실리콘층(25)을 증착한다.
그리고 상기 도우프드 폴리 실리콘층(25)을 CMP(Chemical Mechcanical Polishing)공정으로 플러그 산화막층(23)과 동일 높이로 평탄화하고 플러그 산화막층(23)을 제거하여 플러그층을 패터닝한다.
이어, 도 2c에서와 같이, 측벽 형성용 물질층 예를들면, 나이트라이드층을 패터닝된 도우프드 폴리 실리콘층(25)을 포함한 전면에 증착하고 에치백하여 나이트라이드 측벽(26)을 형성한다.
그리고 도 2d에서와 같이, 상기 나이트라이드 측벽(26),패터닝된 도우프드 폴리 실리콘층(25)을 포함하는 전면에 게이트 산화막(27)을 형성하고, 게이트 산화막(27)상에 게이트 형성 물질층(28) 예를들면, 폴리 실리콘층을 형성한다.
이어, 게이트 형성 물질층(28)상에 게이트캡층으로 텅스텐 실리사이드층(29)을 형성한다.
그리고 도 2e에서와 같이, CMP 공정으로 상기 적층 형성된 텅스텐 실리사이드층(29),게이트 형성 물질층(28),게이트 산화막(27),패터닝된 도우프드 폴리 실리콘층(26),나이트라이드 측벽(26)을 전체적으로 식각하여 평탄화한다.
이때 평탄화 공정에서 식각되어지는 두께는 패터닝된 도우프드 폴리 실리콘층(26)의 일부까지 식각한다.
즉, 게이트 산화막(27)상의 게이트 형성 물질층(28),텅스텐 실리사이드층(29)을 설계된 게이트 전극(30) 형성 두께까지 식각한다.
이와 같은 본 발명의 반도체 메모리 소자의 제조 방법은 보이드 발생,게이트 측벽 형성시에 오버 에치 등의 문제로 발생하는 소자의 신뢰성 저하를 해결하고 공정의 용이성을 확보하기 위하여 플러그층을 먼저 형성하고 게이트 형성 물질층을 적층시킨후 CMP 공정으로 평탄화하여 게이트 전극을 형성한 것이다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 게이트간에 증착되는 ILD층의 보이드에 의해 발생하는 플러그층의 쇼트를 방지하여 소자의 신뢰성을 높이는 효과가 있다.
둘째, 게이트와 플러그간의 얼라인 마진을 충분히 확보할 수 있어 공정의 용이성을 확보할 수 있다.
셋째, 플러그층의 에치시에 사용되는 버퍼층을 형성하지 않아도 되므로 공정을 단순화할 수 있다.
넷째, 기판에 가해지는 손상을 줄여 리프레쉬 특성 저하를 막는 효과가 있다.

Claims (5)

  1. 반도체 기판의 전면에 플러그 산화막층을 형성하고 선택적으로 제거하는 단계;
    상기 패터닝된 플러그 산화막층이 식각되어진 부분이 매립되도록 플러그 형성 물질층을 증착하고 평탄화하여 플러그층을 형성하는 단계;
    상기 플러그 산화막층을 제거하고 플러그 측면에 측벽을 형성하고 전면에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막상에 게이트 형성 물질층,게이트 캡층을 차례로 형성하고 상기 적층 형성된 물질층들을 측벽의 일부가 노출될때까지 전체적으로 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 플러그 형성 물질층을 증착하기전에 패터닝된 플러그 산화막층을 마스크로하여 불순물을 주입하여 소오스/드레인 영역을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 플러그 형성 물질층을 도우프드 폴리 실리콘층을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서, 플러그층을 도우프드 폴리 실리콘층을 CMP공정으로 플러그 산화막층과 동일 높이로 평탄화하고 플러그 산화막층을 제거하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서, 게이트 형성 믈질층으로 폴리실리콘층을 사용하고, 게이트 캡층으로 텅스텐 실리사이드층을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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