KR100636684B1 - 셀 트랜지스터의 게이트구조 및 이를 갖는 반도체메모리소자의 제조방법 - Google Patents

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Abstract

본 발명의 셀 트랜지스터의 게이트구조는, 반도체기판 위에 게이트절연막패턴 및 게이트도전막패턴이 제1 폭을 가지며 순차적으로 배치된다. 게이트절연막패턴 및 게이트도전막패턴 측벽에는 제1 게이트스페이서막이 배치된다. 게이트도전막패턴 및 제1 게이트스페이서막 위에는 제1 폭보다 상대적으로 큰 제2 폭을 갖는 금속실리사이드막패턴 및 게이트하드마스크막패턴이 순차적으로 배치된다. 그리고 제1 게이트스페이서막, 금속실리사이드막패턴 및 게이트하드마스크막패턴의 측벽상에는 제2 게이트스페이서막이 배치된다.
셀-할로(C-Halo) 이온주입, 포토레지스트 잔류물(scum), 컨택저항, 게이트 폭

Description

셀 트랜지스터의 게이트구조 및 이를 갖는 반도체 메모리소자의 제조방법{Gate structure of cell transistor and method of manufacturing the semiconductor memory device having the same}
도 1은 종래의 셀 트랜지스터의 게이트구조를 개략적으로 나타내 보인 단면도이다.
도 2는 도 1의 게이트구조를 갖는 반도체 메모리소자의 제조방법에서의 문제점을 설명하기 위하여 나타내 보인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 셀 트랜지스터의 게이트구조를 나타내 보인 단면도이다.
도 4 내지 도 9는 도 3의 게이트구조를 갖는 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 셀 트랜지스터의 게이트구조를 나타내 보인 단면도이다.
도 11 내지 도 15는 도 10의 게이트구조를 갖는 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 메모리소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 셀 트랜지스터의 게이트구조 및 이를 갖는 반도체 메모리소자의 제조방법에 관한 것이다.
도 1은 일반적인 반도체 메모리소자를 구성하는 셀 트랜지스터의 게이트구조를 개략적으로 나타내 보인 단면도이다.
도 1을 참조하면, 셀 트랜지스터의 게이트는, 반도체기판(100) 위에서 게이트절연막패턴(110)을 개재하여 스택구조로 배치된다. 반도체기판(100) 내에는 활성영역(104)을 한정하는 소자분리막(102)이 배치된다. 상기 게이트스택(120)은, 게이트절연막패턴(110) 위에서 게이트도전막패턴(121), 금속실리사이드막패턴(122) 및 게이트하드마스크막패턴(123)이 순차적으로 적층되는 구조를 갖는다. 게이트절연막패턴(110) 및 게이트스택(120)의 측벽에는 게이트스페이서막(130)이 배치된다. 게이트절연막패턴(110), 게이트도전막패턴(121), 금속실리사이드막패턴(122) 및 게이트하드마스크막패턴(123)은 한번의 패터닝에 의해 형성되므로, 동일한 폭을 갖는다.
이와 같은 셀 트랜지스터의 게이트는, 다양한 반도체 메모리소자에 적용되며, 특히 하나의 셀 트랜지스터와 커패시터가 단위 셀을 이루는 디램(DRAM; Dynamic Random Access Momory)소자에도 적용된다. 최근 디램소자의 고집적도와 고성능이 요구되는 추세에 따라서, 이와 같은 셀 트랜지스터의 게이트구조로는 그와 같은 요구를 충족하는데 한계를 나타내고 있다.
일 예로서, 게이트절연막패턴(110), 게이트도전막패턴(121), 금속실리사이드막패턴(122) 및 게이트하드마스크막패턴(123)은 동일한 폭을 갖는데, 최근 소자의 집적도 증가에 따라 그 폭은 점점 감소하고 있다. 따라서 후속공정에서의 미스얼라인(misalign) 발생가능성이 높아지고 있으며, 컨택면적의 축소로 인하여 컨택저항이 증가하고, 이는 소자의 동작특성을 열화시킨다.
다른 예로서, 디램소자의 경우에 있어서, 종래의 게이트구조는, 셀-할로(C-Halo) 이온주입을 수행하는데 문제를 야기할 수 있다. 셀-할로 이온주입은, 기판의 스토리지노드 컨택영역은 덮고, 비트라인컨택영역만을 노출시킨 후에 보론(B)과 같은 반대도전형의 불순물이온을 주입시키는 방법으로서, 디램소자의 리프레시 특성을 향상시키고, 그 외의 소자의 각종 동작특성들을 향상시키는 효과를 나타내는 것으로 잘 알려져 있다. 이에 대해 도면을 참조하면서 보다 구체적으로 설명하면 다음과 같다.
도 2는 도 1의 게이트구조를 갖는 반도체 메모리소자의 제조방법에서의 이와 같은 문제점을 설명하기 위하여 나타내 보인 단면도이다. 도 2에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 2를 참조하면, 셀-할로 이온주입을 수행하기 위해, 먼저 게이트절연막패턴(110) 및 게이트스택(120)을 형성한 후에, 반도체기판(100)의 스토리지노드컨택영역(106)은 덮고, 비트라인컨택영역(108)은 노출시키는 개구부(142)를 갖는 포토레지스트막패턴(140)을 형성한다. 다음에 이 포토레지스트막패턴(140)과 일부 노출되는 게이트스택(120)을 이온주입마스크막으로 하여, 반도체기판(100)의 비트라인 컨택영역(108) 내에 보론(B)이온을 주입시킨다.
이와 같은 셀 할로이온주입을 수행하는데 있어서, 앞서 언급한 바와 같이, 소자의 집적도가 증가함에 따라 인접한 게이트스택(120) 사이의 간격은 좁아지고, 게이트스택(120)의 높이는 증가하고 있다. 따라서 포토레지스트막패턴(140)을 형성하기 위한 현상공정 후에, 반도체기판(100)의 비트라인컨택영역(108) 위에 제거되어야 할 포토레지스트막이 완전히 제거되지 않고 포토레지스트잔류물(scum)(144)이 남아 있을 수 있다. 이와 같이 비트라인컨택영역(108) 위에 포토레지스트잔류물(144)이 존재하게 되면, 셀-할로 이온주입이 원활하게 이루어지지 않으며, 따라서 소망하는 소자특성개선, 예컨대 소자의 리프레시특성의 개선과 같은 목적을 달성할 수 없게 된다.
본 발명이 이루고자 하는 기술적 과제는, 컨택저항이 감소되고, 이와 함께 셀-할로 이온주입시의 문제점이 제거되어, 소자의 각종 특성을 개선할 수 있도록 하는 셀 트랜지스터의 게이트구조를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 셀 트랜지스터의 게이트구조를 갖는 반도체 메모리소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 셀 트랜지스터의 게이트구조는, 반도체기판 위에서 제1 폭을 가지며 순차적으로 배치되는 게이트절연막패턴 및 게이트도전막패턴; 상기 게이트절연막패턴 및 게이트도전막패 턴 측벽에 배치되는 제1 게이트스페이서막; 상기 게이트도전막패턴 및 제1 게이트스페이서막 위에서 상기 제1 폭보다 상대적으로 큰 제2 폭을 가지며 순차적으로 배치되는 금속실리사이드막패턴 및 게이트하드마스크막패턴; 및 상기 제1 게이트스페이서막, 금속실리사이드막패턴 및 게이트하드마스크막패턴의 측벽상에 배치되는 제2 게이트스페이서막을 구비하는 것을 특징으로 한다.
상기 게이트도전막패턴 및 제1 게이트스페이서막의 전체 폭은 상기 금속실리사이드막패턴의 제2 폭과 실질적으로 동일한 것이 바람직하다.
상기 제1 게이트스페이서막은 산화막이고 상기 제2 게이트스페이서막은 질화막인 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 셀 트랜지스터의 게이트구조는, 반도체기판 위에서 제1 폭을 가지며 순차적으로 배치되는 게이트절연막패턴 및 게이트도전막패턴; 상기 게이트절연막패턴 및 게이트도전막패턴 측벽에 배치되는 제1 게이트스페이서막; 상기 게이트도전막패턴 위에서 상기 제1 폭의 하부면 및 상기 제1 폭보다 상대적으로 큰 제2 폭의 상부면을 갖는 사다리꼴 형태로 배치되는 금속실리사이드막패턴; 상기 금속실리사이드막패턴의 기울어진 측벽상에서 상기 제1 게이트스페이막에 정렬되어 배치되는 제2 게이트스페이서막; 상기 금속실리사이드막패턴 상부에 배치되는 게이트하드마스크막패턴; 및 상기 제1 게이트스페이서막, 제2 게이트스페이서막 및 게이트하드마스크막패턴의 측벽상에 배치되는 제3 게이트스페이서막을 구비하는 것을 특징으로 한다.
상기 제1 게이트스페이서막은 산화막이고, 상기 제2 게이트스페이서막 및 제 3 게이트스페이서막은 질화막인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리소자의 제조방법은, 반도체기판 위에 제1 폭을 갖는 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 배치되도록 하는 단계; 상기 반도체기판의 비트라인컨택영역을 노출시키는 셀-할로 이온주입마스크막패턴을 이용하여 상기 비트라인컨택영역에 대한 셀-할로 이온주입을 수행하는 단계; 인접한 게이트절연막패턴 및 게이트도전막패턴 사이를 제1 게이트스페이서막용 절연막으로 매립하는 단계; 상기 제1 게이트스페이서막용 절연막 및 게이트도전막패턴 위에 금속실리사이드막 및 게이트하드마스크막을 순차적으로 형성하는 단계; 상기 게이트하드마스크막, 금속실리사이드막 및 제1 게이트스페이서막용 절연막의 노출부분을 순차적으로 제거하여, 상기 게이트절연막패턴 및 게이트도전막패턴 측벽의 제1 게이트스페이서막과, 상기 제1 게이트스페이서막 및 게이트도전막패턴 위에서 상기 제1 폭보다 상대적으로 큰 제2 폭의 금속실리사이드막패턴 및 게이트하드마스크막패턴을 형성하는 단계; 및 상기 제1 게이트스페이서막, 금속실리사이드막패턴 및 게이트하드마스크막패턴의 측벽상에 제2 게이트스페이서막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 셀-할로 이온주입마스크막패턴은 포토레지스트막으로 형성하는 것이 바람직하다.
상기 제1 게이트스페이서막용 절연막은 1000-2000Å 두께의 산화막으로 형성하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 메모리소자의 제조방법은, 반도체기판 위에 제1 폭을 갖는 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 배치되도록 하는 단계; 상기 반도체기판의 비트라인컨택영역을 노출시키는 셀-할로 이온주입마스크막패턴을 이용하여 상기 비트라인컨택영역에 대한 셀-할로 이온주입을 수행하는 단계; 인접한 게이트절연막패턴 및 게이트도전막패턴 사이를 제1 게이트스페이서막용 절연막으로 매립하는 단계; 상기 제1 게이트스페이서막 위에 상부면의 폭이 하부면의 폭보다 상대적으로 작은 제2 게이트스페이서막용 절연막패턴을 형성하는 단계; 상기 게이트도전막패턴 및 제2 게이트스페이서막용 절연막패턴 위에 금속실리사이드막 및 게이트하드마스크막을 순차적으로 형성하는 단계; 상기 게이트하드마스크막, 금속실리사이드막, 제2 게이트스페이서막용 절연막패턴 및 제1 게이트스페이서막용 절연막의 노출부분을 순차적으로 제거하여, 상기 게이트절연막패턴 및 게이트도전막패턴 측벽의 제1 게이트스페이서막과, 상기 게이트도전막패턴 위에서 하부면의 제1 폭보다 상부면의 제2 폭이 더 큰 사다리꼴 형태의 금속실리사이드막패턴과, 상기 금속실리사이드막패턴의 경사진 측벽 위의 제2 게이트스페이서막과, 그리고 상기 금속실리사이드막패턴 상부의 게이트하드마스크막패턴을 형성하는 단계; 및 상기 제1 게이트스페이서막, 제2 게이트스페이서막, 금속실리사이드막패턴 및 게이트하드마스크막패턴의 측벽상에 제3 게이트스페이서막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 게이트스페이서막용 절연막은 1000-2000Å 두께의 산화막으로 형성하는 것이 바람직하다.
상기 제2 게이트스페이서막용 절연막패턴을 형성하는 단계는, 상기 제1 게이트스페이서막용 절연막 및 게이트도전막패턴 위에 제2 게이트스페이서막용 절연막을 형성하는 단계와, 상기 제2 게이트스페이서막용 절연막 위에 네가티브형 포토레지스트막을 형성하는 단계와, 상기 게이트도전막패턴 형성을 위한 레티클을 사용하여 상기 네가티브형 포토레지스트막에 대한 노광 및 현상을 수행하여 상기 제1 게이트스페이서막용 절연막의 일부표면을 노출시키는 포토레지스트막패턴을 형성하는 단계와, 상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상부면의 폭이 하부면의 폭보다 상대적으로 작은 제2 게이트스페이서막용 절연막패턴을 형성하는 단계와, 그리고 상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것이 바람직하다.
이 경우, 상기 제2 게이트스페이서막용 절연막은 1000-2000Å 두께의 질화막으로 형성하는 것이 바람직하다.
그리고 상기 노광시 조건은 상기 포토레지스트막의 상부에서의 노광되는 부분이 축소되도록 설정하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 셀 트랜지스터의 게이트구조를 나타내 보인 단면도이다.
도 3을 참조하면, 실리콘과 같은 반도체기판(200) 내에 배치되는 트랜치 소자분리막(202)에 의해 활성영역(204)이 한정된다. 경우에 따라서 트랜치 소자분리 막(202) 대신에 다른 형태의 소자분리막, 예컨대 로코스(LOCOS; LOCal Oxidation of Silicon) 소자분리막이 사용될 수도 있다. 또한 반도체기판(200)은 실리콘상의 절연막(SOI; Silicon On Insulator) 구조의 기판일 수도 있다.
반도체기판(200) 위에는 제1 폭(w1)의 게이트절연막패턴(210) 및 게이트도전막패턴(220)이 순차적으로 적층된다. 상기 게이트절연막패턴(210) 및 게이트도전막패턴(220)의 제1 폭(w1)은, 게이트절연막패턴 및 게이트도전막패턴이 통상적으로 갖는 폭일 수 있다. 게이트절연막패턴(210)은 산화막으로 이루어지고, 게이트도전막패턴(220)은 폴리실리콘막으로 이루어진다. 게이트절연막패턴(210) 및 게이트도전막패턴(220)의 측면에는 제1 게이트스페이서막(230)이 배치된다. 제1 게이트스페이서막(230)은 산화막으로 이루어진다. 제1 게이트스페이서막(230) 및 게이트절연막패턴(220)의 전체 폭인 제2 폭(w2)이 상기 제1 폭(w1)보다 크다는 것은 당연하다.
게이트도전막패턴(220) 및 제1 게이트스페이서막(230)의 상부면 위에는 금속실리사이드막패턴(240) 및 게이트하드마스크막패턴(250)이 순차적으로 적층된다. 금속실리사이드막패턴(240)은 텅스텐실리사이드막으로 이루어지며, 게이트하드마스크막패턴(250)은 질화막으로 이루어진다. 금속실리사이드막패턴(240) 및 게이트하드마스크막패턴(250)의 폭은 실질적으로 동일하며, 특히 제1 게이트스페이서막(230) 및 게이트절연막패턴(220)의 전체 폭인 제2 폭(w2)과 실질적으로 동일하다. 금속실리사이드막패턴(240) 및 게이트하드마스크막패턴(250)의 측벽과 제1 게이트스페이서막(230) 위에는 제2 게이트스페이서막(260)이 배치된다. 제2 게이트스페이 서막(260)은 질화막으로 이루어진다.
이와 같은 구조의 게이트구조에 따르면, 상부의 금속배선(미도시)에 컨택되는 금속실리사이드막패턴(240)의 제2 폭(w2)이 게이트도전막패턴(220)의 제1 폭(w1)보다 상대적으로 더 크다. 따라서 소자의 스케일링 다운(scaling down)에 따른 컨택저항의 증가를 상쇄시킬 수 있으며, 특히 디램소자의 경우에 주변회로영역의 비트라인컨택 면적을 더 증가시킬 수 있어서 보다 작은 컨택저항특성을 나타내도록 할 수 있다. 더욱이 게이트도전막패턴(220) 측벽에 제1 게이트스페이서막(230)이 배치됨으로써, 후속공정에 의해 제2 게이트스페이서막(260) 사이에 배치되는 도전성컨택막(미도시)과 게이트도전막패턴(220) 사이의 전기적 절연능력이 증대된다.
이 외에도 게이트도전막패턴(220)과, 금속실리사이드막패턴(240) 또는 게이트하드마스크막패턴(250)이 동일한 패터닝에 의해 만들어질 필요가 없으므로, 셀 할로 이온주입을 게이트도전막패턴(220) 형성 후에 수행함으로써, 셀 할로 이온주입을 위한 포토레지스트막패턴의 잔류물 발생을 억제할 수 있다. 이에 관해서는 본 실시예에 따른 게이트구조를 갖는 반도체 메모리소자의 제조방법을 설명하면서 상세하게 기술하기로 한다.
도 4 내지 도 9는 도 3의 게이트구조를 갖는 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4를 참조하면, 반도체기판(200)에 트랜치 소자분리막(202)을 형성하여 활성영역(204)을 한정한다. 경우에 따라서 트랜치 소자분리막(202) 대신에 다른 형태의 소자분리막, 예컨대 로코스(LOCOS; LOCal Oxidation of Silicon) 소자분리막을 형성할 수도 있다. 또한 반도체기판(200)은 실리콘상의 절연막(SOI; Silicon On Insulator) 구조의 기판이나, 이와 유사한 기판을 사용할 수도 있다. 다음에 반도체기판(200) 위에 게이트절연막(212) 및 게이트도전막(222)을 순차적으로 적층한다. 게이트절연막(212)은 산화막으로 형성하며, 게이트도전막(222)은 폴리실리콘막으로 형성한다.
다음에 도 5를 참조하면, 게이트도전막(도 4의 222) 위에 마스크막패턴(미도시)을, 예컨대 포토레지스트막으로 형성한다. 그리고 이 마스크막패턴을 식각마스크로 하여 게이트도전막(222) 및 게이트절연막(212)의 노출부분을 순차적으로 제거한다. 그러면 반도체기판(200) 위에는 게이트절연막패턴(210) 및 게이트도전막패턴(220)이 순차적으로 적층된 구조체가 만들어진다. 게이트절연막패턴(210) 및 게이트도전막패턴(220)은 하나의 마스크막패턴에 의해 패터닝되므로, 상호 정렬되어 동일한 제1 폭(w1)을 갖는다. 이후 마스크막패턴은 통상의 스트립(strip) 방법을 사용하여 제거된다.
다음에 도 6을 참조하면, 게이트절연막패턴(210) 및 게이트도전막패턴(220)이 형성된 반도체기판(200) 전면에 셀 할로이온주입용 마스크막패턴(270)을 형성한다. 셀 할로이온주입용 마스크막패턴(270)은 포토레지스트막으로 형성할 수 있다. 이 셀 할로이온주입용 마스크막패턴(270)은 반도체기판(200)의 활성영역 중에서 비트라인컨택이 형성될 비트라인컨택영역(208)을 노출시키는 개구부(272)를 갖는다. 반면에 반도체기판(200)의 활성영역 중에서 스토리지노드컨택이 형성될 스토리지노드컨택영역(206)은 셀 할로이온주입용 마스크막패턴(270)에 의해 덮인다.
상기 셀 할로이온주입용 마스크막패턴(270)을 포토레지스트막으로 형성하는 경우, 보다 상세하게 설명하면, 먼저 전면에 포토레지스트막을 코팅한다. 다음에 소정의 레티클을 이용한 노광을 수행하여 포토레지스트막의 일부분에 대한 용해도를 변화시킨다. 이후 통상의 현상을 수행하여 용해도가 변화된 부분을 제거하여 상기 개구부(272)를 갖는 셀 할로이온주입용 마스크막패턴(270)을 형성한다. 그런데 도 2를 참조하여 설명한 바와 같이, 종래에서는 게이트스택(120)을 모두 형성한 후에 셀 할로이온주입용 마스크막패턴(도 2의 140)을 형성하였다. 반면에 본 실시예의 경우, 게이트절연막패턴(210) 및 게이트도전막패턴(220) 만이 형성된 상태에서 셀 할로이온주입용 마스크막패턴(270)이 형성된다. 따라서 개구부(272)가 만들어질 부분의 게이트구조의 높이가 상대적으로 낮기 때문에, 종래의 경우에서와 같이 현상에 의해서도 완전히 제거되지 못하고 남게 되는 잔류물(scum)의 발생이 상대적으로 억제된다.
이후 도면에서 화살표로 나타낸 바와 같이, 셀 할로이온주입용 마스크막패턴(270)을 이온주입마스크막으로 한 이온주입으로 반도체기판(200)의 비트라인컨택영역(208)에 불순물이온을 주입한다. 비록 후속공정에 의해 형성되지만, 이 비트라인컨택영역(208)에는 고농도의 n형 불순물영역이 만들어지며, 셀 할로이온주입은 n형 불순물영역에 대해 카운터도핑(counter doping)이 이루어지도록 수행되어야 한다. 따라서 주입되는 불순물이온으로는 p형 불순물이온을 사용하며, 대표적인 것으로 보론(B) 이온을 사용할 수 있다. 이와 같은 셀 할로이온주입에 의해 반도체기판(200)의 비트라인컨택영역(208)에는 셀 할로 불순물영역(미도시)이 형성된다. 셀 할로이온주입을 수행한 후에는 셀 할로이온주입용 마스크막패턴(270)을 제거한다. 한편 상기 이온주입을 수행하기 전에, 혹시 있을지도 모르는 포토레지스트 잔류물 제거공정을 먼저 수행할 수도 있다.
다음에 도 7을 참조하면, 전면에 제1 게이트스페이서막용 절연막(232)을 형성한다. 제1 게이트스페이서막용 절연막(232)은 산화막으로 형성할 수 있으며, 대략 1000-2000Å의 두께범위 내에서 게이트도전막패턴(220)의 상부면이 제1 게이트스페이서막용 절연막(232)에 의해 덮이도록 형성한다. 상기 제1 게이트스페이서막용 절연막(232)은 제1 게이트스페이서막을 형성하기 위한 것이기도 하지만, 후속의 금속실리사이드막 형성시의 하부 버퍼막으로도 작용한다.
다음에 도 8을 참조하면, 게이트도전막패턴(220)의 상부면이 노출되도록 제1 게이트스페이서막용 절연막(232)에 대한 평탄화를 수행한다. 이 평탄화는 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing) 방법을 사용하여 수행할 수 있다. 다음에 제1 게이트스페이서막용 절연막(232) 및 게이트도전막패턴(220) 위에 금속실리사이드막(242) 및 게이트하드마스크막(252)을 순차적으로 적층한다. 금속실리사이드막(242)은 텅스텐실리사이드막으로 형성하고, 게이트하드마스크막(252)은 질화막으로 형성한다.
다음에 도 9를 참조하면, 게이트하드마스크막(도 8의 252) 위에 마스크막패턴(미도시)을, 예컨대 포토레지스트막으로 형성한다. 그리고 이 마스크막패턴을 식각마스크로 하여 게이트하드마스크막(도 8의 252) 및 금속실리사이드막(도 8의 242)의 노출부분을 순차적으로 제거한다. 그러면 게이트도전막패턴(220)의 제1 폭 (w1)보다 큰 제2 폭(w2)의 금속실리사이드막패턴(240) 및 게이트하드마스크막패턴(250)이 만들어진다. 이어서 식각을 계속 진행하여, 제1 게이트스페이서막용 절연막(도 8의 232)의 노출부분을 제거하면, 게이트절연막패턴(210) 및 게이트도전막패턴(220)의 측면에 배치되는 제1 게이트스페이서막(230)이 만들어진다. 이와 같은 식각이 끝나면 상기 마스크막패턴을 통상의 스트립공정을 수행하여 제거한다.
다음에 전면에 제2 게이트스페이서막용 절연막(262)을 형성하고, 통상의 이방성식각공정, 예컨대 에치백(etch-back)을 수행하여, 도 3에 나타낸 바와 같이, 제1 게이트스페이서막(230)과, 금속실리사이드막패턴(240) 및 게이트하드마스크막패턴(250)의 측면에 배치되는 제2 게이트스페이서막(260)을 형성한다. 그리고 통상의 소스/드레인영역 형성을 위한 이온주입을 수행하여 반도체기판(200)의 비트라인컨택영역(208) 및 스토리지노드컨택영역(206)에 각각 소스영역 및 드레인영역을 형성한다. 소스/드레인영역을 엘디디(LDD; Lightly Doped Drain) 구조로 형성하기 위해서는 제2 게이트스페이서막(260)을 형성하기 전에 소스/드레인 연장영역 형성을 위한 이온주입을 먼저 수행할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 셀 트랜지스터의 게이트구조를 나타내 보인 단면도이다.
도 10을 참조하면, 트랜치 소자분리막(402)에 의해 한정되는 활성영역(404)을 갖는 반도체기판(400) 위에 제1 폭(w1)의 게이트절연막패턴(410) 및 게이트도전막패턴(420)이 순차적으로 적층된다. 게이트절연막패턴(410)은 산화막으로 이루어지고, 게이트도전막패턴(420)은 폴리실리콘막으로 이루어진다. 게이트절연막패턴 (410) 및 게이트도전막패턴(420)의 측면에는 제1 게이트스페이서막(430)이 배치된다. 제1 게이트스페이서막(430)은 산화막으로 이루어진다.
게이트도전막패턴(420) 및 제1 게이트스페이서막(430)의 상부면 위에는 금속실리사이드막패턴(440)이 배치된다. 금속실리사이드막패턴(440)은 사다리꼴 형상을 갖는다. 즉 금속실리사이드막패턴(440)의 하부면 폭보다는 상부면 폭이 상대적으로 더 크다. 따라서 금속실리사이드막패턴(440)의 측벽은 아래로 갈수록 폭이 점점 줄어드는 기울어진 프로파일을 갖는다. 금속실리사이드막패턴(440) 하부면의 폭은 게이트도전막패턴(420)의 폭과 실질적으로 동일한 제1 폭(w1)이다. 금속실리사이드막패턴(440) 상부면의 폭은 제1 게이트스페이서막(430) 및 게이트절연막패턴(420)의 전체 폭인 제2 폭(w2)과 실질적으로 동일하다. 금속실리사이드막패턴(440)은 텅스텐실리사이드막으로 이루어진다. 금속실리사이드막패턴(440)의 기울어진 측면상, 즉 제1 게이트스페이서막(430)의 상부면 위에는 제2 게이트스페이서막(470)이 배치된다. 제2 게이트스페이서막(470)은 질화막으로 이루어진다.
금속실리사이드막패턴(440) 위에는 게이트하드마스크막패턴(450)이 배치된다. 게이트하드마스크막패턴(450)은 질화막으로 이루어진다. 제1 게이트스페이서막(430), 제2 게이트스페이서막(470) 및 게이트하드마스크막패턴(450)의 측면에는 제3 게이트스페이서막(460)이 배치된다. 제3 게이트스페이서막(460)은 질화막으로 이루어진다.
본 실시예에 따른 게이트구조의 경우에도, 금속실리사이드막패턴(440)의 상부면 폭인 제2 폭(w2)이 게이트도전막패턴(420)의 제1 폭(w1)보다 상대적으로 크 며, 따라서 게이트 컨택저항을 감소시킬 수 있다. 또한 게이트도전막패턴(420) 측벽에 제1 게이트스페이서막(430) 외에 금속실리사이드막패턴(440)의 측벽에 제2 게이트스페이서막(470)이 배치됨으로써, 후속공정에 의해 제3 게이트스페이서막(460) 사이에 배치되는 도전성컨택막(미도시)과 게이트도전막패턴(420) 및 금속실리사이드막패턴(440) 사이의 전기적 절연능력이 증대된다.
또한 게이트도전막패턴(420)과, 금속실리사이드막패턴(440) 또는 게이트하드마스크막패턴(450)이 동일한 패터닝에 의해 만들어질 필요가 없으므로, 셀 할로 이온주입을 위한 포토레지스트막패턴의 잔류물 발생을 억제할 수 있다. 이에 관해서는 본 실시예에 따른 게이트구조를 갖는 반도체 메모리소자의 제조방법을 설명하면서 상세하게 기술하기로 한다.
도 11 내지 도 15는 도 10의 게이트구조를 갖는 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 11을 참조하면, 도 4 내지 도 7을 참조하여 설명한 바와 동일한 단계들을 수행한 후, 제1 게이트스페이서막용 절연막(432)에 대한 평탄화까지 수행한다. 즉 반도체기판(400)에 트랜치 소자분리막(402)을 형성하여 활성영역(404)을 한정하고, 반도체기판(400) 상부에 게이트절연막패턴(410) 및 게이트도전막패턴(420)이 순차적으로 적층된 구조체를 형성한다. 그리고 셀-할로 이온주입용 마스크막패턴을 이용한 셀-할로 이온주입을 수행하여, 반도체기판(400)의 비트라인컨택영역에 보론(B) 이온을 주입한다. 이후 셀-할로 이온주입용 마스크막패턴을 제거하고, 전면에 대략 1000-2000Å 두께의 제1 게이트스페이서막용 절연막(432)을 형성한다. 그리고 게이트도전막패턴(420)의 상부 표면이 노출되도록 제1 게이트스페이서막용 절연막(432)에 대한 평탄화를 수행한다.
다음에 도 12를 참조하면, 제1 게이트스페이서막용 절연막(432) 및 게이트도전막패턴(420) 위에 제2 게이트스페이서막용 절연막(472)을 형성한다. 제2 게이트스페이서막용 절연막(472)은 대략 1000-2000Å 두께의 질화막으로 형성한다. 이어서 제2 게이트스페이막용 절연막(472) 위에 포토레지스트막패턴(510)을 형성한다. 상기 포토레지스트막(510)은 게이트도전막패턴(420) 형성시 사용되는 포지티브 포토레지스트막과 용해도반응이 반대인 형태, 즉 노광되지 않은 레지스트가 현상에 의해 제거되는 네가티브(negative)형 포토레지스트막으로 형성한다. 다음에 레티클(520)을 사용하여 포토레지스트막(510)에 대한 노광공정을 수행한다. 이때 레티클(520)은 게이트도전막패턴(420) 및 게이트절연막패턴(410)을 형성하기 이한 패터닝시에 사용되었던 레티클을 사용한다. 상기 노광공정에 의해 노광된 부분과 노광되지 않은 부분의 포토레지스트막(510)에는 용해도 차이가 발생한다. 이때 노광조건을 적절하게 조절함으로써 포토레지스트막(510)의 상부에서의 노광되는 부분을 축소시킨다.
다음에 도 13을 참조하면, 노광된 포토레지스트막(510)에 대한 현상공정을 수행하여 상기 노광공정에 의해 노광된 부분을 제외한 나머지 부분이 제거된 포토레지스트막패턴(미도시)을 형성한다. 그리고 이 포토레지스트막패턴을 식각마스크로 하여 제2 게이트스페이서막용 절연막(도 12의 472)의 노출부분을 제거한다. 이때 앞서 언급한 바와 같이, 노광조건을 적절하게 조절하여 포토레지스트막(510)의 상부에서의 노광되는 부분을 축소시킴으로써, 상부면의 폭이 하부면의 폭보다 상대적으로 작은 제2 게이트스페이서막용 절연막패턴(474)이 형성된다. 제2 게이트스페이서막용 절연막패턴(474)을 형성한 후에는 포토레지스트막패턴을 통상의 스트립방법을 사용하여 제거한다.
다음에 도 14를 참조하면, 게이트도전막패턴(420)의 노출면 및 제2 게이트스페이서막용 절연막패턴(474) 위에 금속실리사이드막(442) 및 게이트하드마스크막(452)을 순차적으로 형성한다. 금속실리사이드막(442)은 텅스텐실리사이드막으로 형성한다. 게이트하드마스크막(452)은 질화막으로 형성한다.
다음에 도 15를 참조하면, 게이트하드마스크막(도 14의 452) 위에 마스크막패턴(미도시)을, 예컨대 포토레지스트막으로 형성한다. 그리고 이 마스크막패턴을 식각마스크로 하여 게이트하드마스크막(도 14의 452), 금속실리사이드막(도 14의 442) 및 제2 게이트스페이서막용 절연막패턴(도 14의 474)의 노출부분을 순차적으로 제거한다. 그러면 하부면 폭보다는 상부면 폭이 상대적으로 더 큰 사다리꼴 형태의 금속실리사이드막패턴(440)과, 그 측벽상의 제2 게이트스페이서막(470)과, 그리고 금속실리사이드막패턴(440) 상부의 게이트하드마스크막패턴(450)이 만들어진다.
이어서 전면에 제3 게이트스페이서막용 절연막(462)을 형성하고, 통상의 이방성식각공정, 예컨대 에치백(etch-back)을 수행하여, 도 10에 나타낸 바와 같이, 제1 게이트스페이서막(430)과, 제2 게이트스페이서막(470) 및 게이트하드마스크막패턴(450)의 측면에 배치되는 제3 게이트스페이서막(460)을 형성한다. 그리고 통상 의 소스/드레인영역 형성을 위한 이온주입을 수행하여 반도체기판(400)의 비트라인컨택영역 및 스토리지노드컨택영역에 각각 소스영역 및 드레인영역을 형성한다. 소스/드레인영역을 엘디디(LDD) 구조로 형성하기 위해서는 제4 게이트스페이서막(460)을 형성하기 전에 소스/드레인 연장영역 형성을 위한 이온주입을 먼저 수행할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 셀 트랜지스터의 게이트구조 및 이를 갖는 반도체 메모리소자의 제조방법에 의하면 다음과 같은 이점들이 제공된다.
첫째로, 상부의 금속배선(미도시)에 컨택되는 금속실리사이드막패턴의 폭이 게이트도전막패턴의 폭보다 상대적으로 더 크므로, 소자의 스케일링 다운에 따른 컨택저항의 증가를 상쇄시킬 수 있으며, 특히 디램소자의 경우에 주변회로영역의 비트라인컨택 면적을 더 증가시킬 수 있어서 보다 작은 컨택저항특성을 나타내도록 할 수 있다.
둘째로, 게이트도전막패턴 측벽에 제1 게이트스페이서막이 배치됨으로써, 후속공정에 의해 제2 게이트스페이서막 사이에 배치되는 도전성컨택막과 게이트도전막패턴 사이의 전기적 절연능력이 증대된다.
그리고 셋째로, 게이트도전막패턴과 금속실리사이드막패턴이 동일한 패터닝에 의해 만들어질 필요가 없으므로, 셀 할로 이온주입을 게이트도전막패턴 형성 후에 수행함으로써, 셀 할로 이온주입을 위한 포토레지스트막패턴의 잔류물 발생을 억제할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (13)

  1. 반도체기판 위에서 제1 폭을 가지며 순차적으로 배치되는 게이트절연막패턴 및 게이트도전막패턴;
    상기 게이트절연막패턴 및 게이트도전막패턴 측벽에 배치되는 제1 게이트스페이서막;
    상기 게이트도전막패턴 및 제1 게이트스페이서막 위에서 상기 제1 폭보다 상대적으로 큰 제2 폭을 가지며 순차적으로 배치되는 금속실리사이드막패턴 및 게이트하드마스크막패턴; 및
    상기 제1 게이트스페이서막, 금속실리사이드막패턴 및 게이트하드마스크막패턴의 측벽상에 배치되는 제2 게이트스페이서막을 구비하는 것을 특징으로 하는 셀 트랜지스터의 게이트구조.
  2. 제1항에 있어서,
    상기 게이트도전막패턴 및 제1 게이트스페이서막의 전체 폭은 상기 금속실리사이드막패턴의 제2 폭과 실질적으로 동일한 것을 특징으로 하는 셀 트랜지스터의 게이트구조.
  3. 제1항에 있어서,
    상기 제1 게이트스페이서막은 산화막이고 상기 제2 게이트스페이서막은 질화 막인 것을 특징으로 하는 셀 트랜지스터의 게이트구조.
  4. 반도체기판 위에서 제1 폭을 가지며 순차적으로 배치되는 게이트절연막패턴 및 게이트도전막패턴;
    상기 게이트절연막패턴 및 게이트도전막패턴 측벽에 배치되는 제1 게이트스페이서막;
    상기 게이트도전막패턴 위에서 상기 제1 폭의 하부면 및 상기 제1 폭보다 상대적으로 큰 제2 폭의 상부면을 갖는 사다리꼴 형태로 배치되는 금속실리사이드막패턴;
    상기 금속실리사이드막패턴의 기울어진 측벽상에서 상기 제1 게이트스페이막에 정렬되어 배치되는 제2 게이트스페이서막;
    상기 금속실리사이드막패턴 상부에 배치되는 게이트하드마스크막패턴; 및
    상기 제1 게이트스페이서막, 제2 게이트스페이서막 및 게이트하드마스크막패턴의 측벽상에 배치되는 제3 게이트스페이서막을 구비하는 것을 특징으로 하는 셀 트랜지스터의 게이트구조.
  5. 제4항에 있어서,
    상기 제1 게이트스페이서막은 산화막이고, 상기 제2 게이트스페이서막 및 제3 게이트스페이서막은 질화막인 것을 특징으로 하는 셀 트랜지스터의 게이트구조.
  6. 반도체기판 위에 제1 폭을 갖는 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 배치되도록 하는 단계;
    상기 반도체기판의 비트라인컨택영역을 노출시키는 셀-할로 이온주입마스크막패턴을 이용하여 상기 비트라인컨택영역에 대한 셀-할로 이온주입을 수행하는 단계;
    인접한 게이트절연막패턴 및 게이트도전막패턴 사이를 제1 게이트스페이서막용 절연막으로 매립하는 단계;
    상기 제1 게이트스페이서막용 절연막 및 게이트도전막패턴 위에 금속실리사이드막 및 게이트하드마스크막을 순차적으로 형성하는 단계;
    상기 게이트하드마스크막, 금속실리사이드막 및 제1 게이트스페이서막용 절연막의 노출부분을 순차적으로 제거하여, 상기 게이트절연막패턴 및 게이트도전막패턴 측벽의 제1 게이트스페이서막과, 상기 제1 게이트스페이서막 및 게이트도전막패턴 위에서 상기 제1 폭보다 상대적으로 큰 제2 폭의 금속실리사이드막패턴 및 게이트하드마스크막패턴을 형성하는 단계; 및
    상기 제1 게이트스페이서막, 금속실리사이드막패턴 및 게이트하드마스크막패턴의 측벽상에 제2 게이트스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  7. 제6항에 있어서,
    상기 셀-할로 이온주입마스크막패턴은 포토레지스트막으로 형성하는 것을 특 징으로 하는 반도체 메모리소자의 제조방법.
  8. 제6항에 있어서,
    상기 제1 게이트스페이서막용 절연막은 1000-2000Å 두께의 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  9. 반도체기판 위에 제1 폭을 갖는 게이트절연막패턴 및 게이트도전막패턴이 순차적으로 배치되도록 하는 단계;
    상기 반도체기판의 비트라인컨택영역을 노출시키는 셀-할로 이온주입마스크막패턴을 이용하여 상기 비트라인컨택영역에 대한 셀-할로 이온주입을 수행하는 단계;
    인접한 게이트절연막패턴 및 게이트도전막패턴 사이를 제1 게이트스페이서막용 절연막으로 매립하는 단계;
    상기 제1 게이트스페이서막 위에 상부면의 폭이 하부면의 폭보다 상대적으로 작은 제2 게이트스페이서막용 절연막패턴을 형성하는 단계;
    상기 게이트도전막패턴 및 제2 게이트스페이서막용 절연막패턴 위에 금속실리사이드막 및 게이트하드마스크막을 순차적으로 형성하는 단계;
    상기 게이트하드마스크막, 금속실리사이드막, 제2 게이트스페이서막용 절연막패턴 및 제1 게이트스페이서막용 절연막의 노출부분을 순차적으로 제거하여, 상기 게이트절연막패턴 및 게이트도전막패턴 측벽의 제1 게이트스페이서막과, 상기 게이트도전막패턴 위에서 하부면의 제1 폭보다 상부면의 제2 폭이 더 큰 사다리꼴 형태의 금속실리사이드막패턴과, 상기 금속실리사이드막패턴의 경사진 측벽 위의 제2 게이트스페이서막과, 그리고 상기 금속실리사이드막패턴 상부의 게이트하드마스크막패턴을 형성하는 단계; 및
    상기 제1 게이트스페이서막, 제2 게이트스페이서막, 금속실리사이드막패턴 및 게이트하드마스크막패턴의 측벽상에 제3 게이트스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  10. 제9항에 있어서,
    상기 제1 게이트스페이서막용 절연막은 1000-2000Å 두께의 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  11. 제9항에 있어서, 상기 제2 게이트스페이서막용 절연막패턴을 형성하는 단계는,
    상기 제1 게이트스페이서막용 절연막 및 게이트도전막패턴 위에 제2 게이트스페이서막용 절연막을 형성하는 단계;
    상기 제2 게이트스페이서막용 절연막 위에 네가티브형 포토레지스트막을 형성하는 단계;
    상기 게이트도전막패턴 형성을 위한 레티클을 사용하여 상기 네가티브형 포토레지스트막에 대한 노광 및 현상을 수행하여 상기 제1 게이트스페이서막용 절연 막의 일부표면을 노출시키는 포토레지스트막패턴을 형성하는 단계;
    상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상부면의 폭이 하부면의 폭보다 상대적으로 작은 제2 게이트스페이서막용 절연막패턴을 형성하는 단계; 및
    상기 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  12. 제11항에 있어서,
    상기 제2 게이트스페이서막용 절연막은 1000-2000Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  13. 제11항에 있어서,
    상기 노광시 조건은 상기 포토레지스트막의 상부에서의 노광되는 부분이 축소되도록 설정하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
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