KR20010053876A - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR20010053876A KR20010053876A KR1019990054423A KR19990054423A KR20010053876A KR 20010053876 A KR20010053876 A KR 20010053876A KR 1019990054423 A KR1019990054423 A KR 1019990054423A KR 19990054423 A KR19990054423 A KR 19990054423A KR 20010053876 A KR20010053876 A KR 20010053876A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- active region
- spacer
- layer
- opening
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title abstract description 20
- 238000004519 manufacturing process Methods 0.000 title description 10
- 239000010410 layer Substances 0.000 claims abstract description 38
- 125000006850 spacer group Chemical group 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 11
- 229910052721 tungsten Inorganic materials 0.000 description 11
- 239000010937 tungsten Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체소자의 제조방법을 개시한다. 이에 의하면, 반도체기판에 게이트전극을 형성하고, 게이트전극의 양 측벽에 스페이서를 각각 형성하고 산화막을 적층한 후 NC 형성부의 산화막에 개구부를 형성하고 노출된 스페이서를 식각한다. 이어서, 반도체기판의 층간절연막을 적층하고 평탄화한 후 NC 형성부의 층간절연막에 개구부를 형성함으로써 NC 형성부의 게이트전극과 액티브영역을 노출시킨다. 그 다음에 상기 노출된 게이트전극과 액티브영역 및 층간절연막 상에 장벽금속층과 텅스텐층을 순차적으로 적층하고 이를 화학기계연마공정으로 NC 형성부에만 남기고 그 외측의 층간절연막 상에 전혀 남기지 않는다.
따라서, 본 발명은 NC 형성부에 스페이서를 제거함으로써 텅스텐층과 액티브영역의 접촉 면적을 그 만큼 확대하는데 이는 콘택 저항을 줄이고 나아가 NC 콘택의 신뢰성을 향상시킨다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 NC 콘택부의 텅스텐층과 액티브영역의 접촉 면적을 확대하여 콘택 저항을 줄이도록 한 반도체소자의 제조방법에 관한 것이다.
현재의 SRAM(static random access memory)의 제조공정은 NC 형성공정을 사용하는 것이 일반적이다. NC 형성공정은 레이아웃(layout) 상의 메모리셀의 단면적을 줄여 캐시(cashe) 메모리의 메모리 용량을 높이는데 사용되는, 고집적화에 필요한 공정이다.
종래의 SRAM과 같은 반도체소자의 구조가 도 1에 도시되어 있다. 즉, 도시된 바와 같이, 반도체기판(10)의 액티브영역을 위한 P웰의 좌, 우측 필드영역에 예를들어 STI(shallow trench isolation) 공정에 의해 필드산화막(11)이 형성되고, 좌측 필드영역과 P웰 상에 함께 걸쳐지며 다결정실리콘층의 게이트전극(13)의 패턴이 형성되고, 게이트전극(13)의 좌, 우 양측벽 상에 질화막의 스페이서(17)가 형성된다. 또한, 우측 스페이서(17) 아래의 P웰에 n- 확산영역과 그 외측의 P웰에 n+ 확산영역으로 이루어진 LDD구조의 트랜지스터가 형성된다. 상기 결과 구조물 상에 층간절연막(19)이 형성되고, NC 형성부의 층간절연막(19)의 개구부의 저면 및 측면에 장벽금속층(21)이 얇게 형성되고, 장벽금속층(21) 상에 텅스텐층(23)이 형성되며 층간절연막(19)에 표면 평탄화를 이룬다. 여기서, NC 형성부의 게이트전극(13)과 액티브영역이 텅스텐층(23)에 전기적으로 공통 연결된다. 여기서, 설명의 편의상 게이트전극(13)의 패턴 아래에 게이트산화막이 존재하지 않는 것처럼 도시되었으나 실제로는 게이트산화막이 존재함은 자명한 사실이다. 미설명 부호 15는 게이트전극(13)의 측벽에 형성된 산화막이다.
그런데, 종래의 반도체소자의 경우, NC 형성부를 위한 층간절연막(19)의 개구부에 스페이서(17)가 남아 있는데 이는 텅스텐층(23)과 액티브영역의 접촉 면적을 NC 형성부의 면적보다 줄이고 나아가 NC 콘택의 저항 증가를 가져온다. 결국, NC 콘택의 신뢰성이 저하되고 반도체소자의 신뢰성이 저하된다.
따라서, 본 발명의 목적은 NC 콘택의 저항을 줄여 NC 콘택의 신뢰성을 확보하도록 한 반도체소자의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체소자의 구조를 나타낸 단면도.
도 2 내지 도 6은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
반도체기판의 필드산화막과 액티브영역에 함께 걸쳐진 게이트전극의 패턴을 형성하는 단계;
상기 게이트전극의 양 측벽에 절연막의 스페이서를 각각 형성하는 단계;
상기 필드영역 상의 스페이서를 남기고 상기 액티브영역 상의 스페이서를 제거하는 단계;
상기 스페이서의 제거된 영역을 오버랩하는, NC 형성부를 위한 개구부를 갖는 층간절연막을 상기 결과 구조물 상에 형성하는 단계; 그리고
상기 개구부 내의 저면 및 측면에 확산장벽층을 형성하고 그 위에 상기 층간절연막과 평탄화를 이루는 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 본 발명에 의하면, NC 형성부에 스페이서가 존재하지 않으므로 도전층과 액티브영역의 접촉 면적이 확대되고 이는 NC 콘택의 저항 감소를 가져오고 나아가 NC 콘택의 신뢰성 향상을 가져온다.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2 내지 도 6은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.
도 2를 참조하면, 먼저, 실리콘기판과 같은 반도체기판(10)의 액티브영역을 위한 P웰 아이솔레이션하기 위해 필드영역에 STI 공정에 의해 필드산화막(11)을 형성한다. 그런 다음, 게이트 산화막(도시 안됨)을 열산화공정에 의해 액티브영역 상에 형성하고, 그 위에 게이트전극(13)을 위한 도전층, 예를 들어 다결정실리콘층을 적층하고 이를 사진식각공정에 의해 액티브영역의 표면이 노출될 때까지 게이트전극(13)의 패턴으로 형성한다. 이어서, LDD 구조의 트랜지스터의 형성을 위해 게이트전극(13)을 마스크로 이용하여 P웰에 저농도(n-)로 인과 같은 불순물을 이온주입하고, 그 다음에 게이트전극(13)의 표면에 산화막(15)을 형성하고, 화학기상증착공정에 의해 스페이서(17)를 위한 절연막, 예를 들어 질화막을 적층하고 이를 에치백공정으로 처리하여 게이트전극(13)의 좌, 우 양측벽 상의 산화막(15) 상에 스페이서(17)를 형성하고, 게이트전극(13)과 스페이서(17)를 마스크로 이용하여 P웰에 고농도(n+)로 인과 같은 불순물을 이온주입한다. 이후, 상기 결과의 구조물 상에 게이트전극(13)과 스페이서(17)를 포함한 반도체기판(10) 상에 NC형성부를 위한 층간절연막의 에칭 때에 식각정지막으로 사용할 산화막(30)을 1000Å 이하의 두께로 적층한다.
도 3을 참조하면, 그런 다음, 통상의 사진식각공정에 의해 NC 형성부의 산화막(30)의 일부 영역 상에 개구부를 오버랩한 감광막(40)의 패턴을 형성하고 이를 마스크로 이용하여 산화막(30)을 그 아래의 산화막(15)이 노출될 때까지 식각한다. 따라서, NC 형성부의 게이트전극(13)의 일부와 스페이서(17) 및 산화막(30)의 일부가 노출된다.
도 4를 참조하면, 이어서, 감광막(40)의 패턴을 제거하고, 노출된 스페이서(17)를 질산용액을 이용한 습식 식각공정에 의해 완전히 제거한다.
도 5를 참조하면, 그런 다음, 통상의 사진공정을 이용하여 상기 결과 구조물 상에 게이트전극(13)을 노출하는 개구부를 갖는 감광막(50)의 패턴을 형성한다. 이후, 개구부 내의 산화막(30)과 감광막(50)의 패턴을 마스크로 이용하여 NC 형성부의 게이트전극(13)에 고농도(n+/p+)의 불순물을 이온주입한다.
도 6을 참조하면, 그리고 나서, 상기 개구부 내의 산화막(15)을 그 아래의 P웰이 노출될 때까지 식각하고 감광막(50)의 패턴을 제거한다. 이후, 상기 결과 구조물 상에 Co/TiN의 적층구조로 이루어진 금속층을 적층하고, 이를 급속열처리공정으로 처리하여 NC 형성부의 노출된 게이트전극(13)과 액티브영역에 실리사이드화층(도시 안됨)을 형성하고, 산화막(30) 상의 실리사이드화되지 않고 남은 금속층을 완전히 식각한다.
그런 다음, 상기 결과 구조물 상에 층간절연막(19)을 적층하고 이를 화학기계연마(chemical mechanical polishing) 공정에 의해 표면 평탄화를 이룬다. 그 다음에 통상의 사진식각공정을 이용하여 NC 형성부의 층간절연막(19)을 게이트전극(13)과 P웰이 함께 노출될 때까지 식각한 개구부를 형성한다.
이후, 상기 노출된 게이트전극(13)과 P웰 및 층간절연막(19) 상에 장벽금속층(21)을 적층하고 개구부를 충분히 채울 정도의 두꺼운 두께로 텅스텐층(23)을 적층한다. 따라서, 게이트전극(13)과 P웰에 텅스텐층(23)이 전기적으로 공통으로 접촉한다.
마지막으로, 화학기계연마공정을 이용하여 NC 형성부 내에만 텅스텐층(23)과 장벽금속층(21)을 남기고 NC 형성부 외측의 텅스텐층(23)과 장벽금속층(21)을 제거한다.
따라서, 본 발명은 NC 형성부에서 스페이서(16)가 존재하지 않으므로 텅스텐층(23)과 액티브영역의 접촉 면적이 그 만큼 확대되고 이는 콘택 저항을 낮춘다.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 반도체기판에 게이트전극을 형성하고, 게이트전극의 양 측벽에 스페이서를 각각 형성하고 산화막을 적층한 후 NC 형성부의 산화막에 개구부를 형성하고 노출된 스페이서를 식각한다. 이어서, 반도체기판의 층간절연막을 적층하고 평탄화한 후 NC 형성부의 층간절연막에 개구부를 형성함으로써 NC 형성부의 게이트전극과 액티브영역을 노출시킨다. 그 다음에 상기 노출된 게이트전극과 액티브영역 및 층간절연막 상에 장벽금속층과 텅스텐층을 순차적으로 적층하고 이를 화학기계연마공정으로 NC 형성부에만 남기고 그 외측의 층간절연막 상에 전혀 남기지 않는다.
따라서, 본 발명은 NC 형성부에 스페이서를 제거함으로써 텅스텐층과 액티브영역의 접촉 면적을 그 만큼 확대하는데 이는 콘택 저항을 줄이고 나아가 NC 콘택의 신뢰성을 향상시킨다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (1)
- 반도체기판의 필드산화막과 액티브영역에 함께 걸쳐진 게이트전극의 패턴을 형성하는 단계;상기 게이트전극의 양 측벽에 절연막의 스페이서를 각각 형성하는 단계;상기 필드영역 상의 스페이서를 남기고 상기 액티브영역 상의 스페이서를 제거하는 단계;상기 스페이서의 제거된 영역을 오버랩하는, NC 형성부를 위한 개구부를 갖는 층간절연막을 상기 결과 구조물 상에 형성하는 단계; 그리고상기 개구부 내의 저면 및 측면에 확산장벽층을 형성하고 그 위에 상기 층간절연막과 평탄화를 이루는 도전층을 형성하는 단계를 포함하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990054423A KR20010053876A (ko) | 1999-12-02 | 1999-12-02 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990054423A KR20010053876A (ko) | 1999-12-02 | 1999-12-02 | 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010053876A true KR20010053876A (ko) | 2001-07-02 |
Family
ID=19623158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990054423A KR20010053876A (ko) | 1999-12-02 | 1999-12-02 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010053876A (ko) |
-
1999
- 1999-12-02 KR KR1019990054423A patent/KR20010053876A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100414220B1 (ko) | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 | |
| JP3571301B2 (ja) | 半導体装置のコンタクトホール形成方法 | |
| US20070296031A1 (en) | Semiconductor device and manufacture method thereof | |
| US20050121703A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2001284452A (ja) | 半導体素子の自己整合コンタクト構造体の形成方法及びこれによって形成された自己整合コンタクト構造体 | |
| JPH10214894A (ja) | 半導体装置及びその製造方法 | |
| US7291534B2 (en) | Method of manufacturing semiconductor device | |
| JP2007329501A (ja) | 半導体装置の自己整列コンタクト形成方法 | |
| JP3955416B2 (ja) | 自己整列コンタクト製造方法 | |
| US6242311B1 (en) | Method of fabricating a semiconductor device with silicided gates and peripheral region | |
| KR100247933B1 (ko) | 버티드 콘택을 갖는 반도체 소자 및 그 제조방법 | |
| JP2005123243A (ja) | 半導体装置およびその製造方法 | |
| US6287911B1 (en) | Semiconductor device with silicide layers and fabrication method thereof | |
| US8043912B2 (en) | Manufacturing method of a semiconductor device having polycide wiring layer | |
| US6642093B2 (en) | Method for manufacturing a semiconductor device | |
| US6383921B1 (en) | Self aligned silicide contact method of fabrication | |
| JP2000077618A (ja) | 半導体装置およびその製造方法 | |
| JPH1098009A (ja) | 半導体素子の配線構造及び製造方法 | |
| KR100259075B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100394524B1 (ko) | 반도체소자의 제조방법 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| US20020033536A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR20010053876A (ko) | 반도체소자의 제조방법 | |
| JP3116889B2 (ja) | 半導体装置の製造方法 | |
| KR20030070968A (ko) | 로컬 살리사이데이션 구조를 갖는 반도체 장치 및 그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |