JP3955416B2 - 自己整列コンタクト製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 4
- 238000000034 method Methods 0.000 claims description 66
- 238000003860 storage Methods 0.000 claims description 56
- 238000005530 etching Methods 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 description 22
- 238000010586 diagram Methods 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 14
- 239000010410 layer Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000002955 isolation Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、より詳しくはダイナミックランダムアクセスメモリ(dynamic random access memory:ＤＲＡＭ)の自己整列コンタクト形成方法に関するものである。
【０００２】
【従来の技術】
ダイナミックＲＡＭの高集積化によりセルピッチサイズ(pitch size)が縮まっているが、ギガダイナミックＲＡＭ(Giga DRAM)以下の製造工程における誤整列マージン(mis-align margin)を十分に確保することが重要である。
【０００３】
これは現在のフォトリソグラフィ（photo lithography)技術とエッチング技術との限界により発生するものであり、特にセルの形成におけるストレージノードコンタクトとゲート電極、ビットライン、そしてストレージノードとの誤整列マージンを確保するのは最も重要なことだけではなく、最も難しい問題でもある。
【０００４】
図１乃至図４は、従来の自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
図１を参照すると、従来の自己整列コンタクト形成方法は、先ず半導体基板１０内に活性領域と非活性領域とを定義するための浅いトレンチ隔離（shallow trench isolation:１２）が形成される。活性領域上に導電層即ち、ゲート電極が形成される。ゲート電極はポリシリコン膜とシリサイド膜が順次に積層された構造を有する。ゲート電極の上部と両側壁はマスク窒化膜と窒化膜スペーサで取り囲まれるように形成される。トレンチ隔離１２を含んで半導体基板１０を完全に覆うように絶縁膜で第１酸化膜１４が形成される。
【０００５】
その後、ＳＡＣ(self-aligned contact etching)工程が遂行される。言い換えれば、コンタクトホール形成用マスクを使用して活性領域上の第１酸化膜１４をエッチングすることによりパッド形成用コンタクトホールが形成される。コンタクトホールをポリシリコン膜に充填した後、ポリシリコン膜を第１酸化膜１４と並ぶようにＣＭＰ(chemical mechanical polishing)工程で平坦にエッチングすることにより半導体基板１０と電気的に連結されるストレージノードコンタクトパッド１６が形成される。この際、後続工程でビットラインを半導体基板１０と電気的に連結させるためのビットラインコンタクトパッドも同時に形成される（図示せず）。
【０００６】
図２において、ストレージノードコンタクトパッド１６を含んで第１酸化膜１４上に第２酸化膜１８が形成される。第２酸化膜１８は例えば、Ｐ−ＴＥＯＳ(plasma-tetraethylorthosilicate)膜で形成され、約１０００Åの厚さを有する。その後、コンタクトホール形成用マスクを使用して第２酸化膜１８をエッチングすることによりビットラインコンタクトホールが形成される（図示せず）。
【０００７】
ビットラインコンタクトホールを通じてビットラインコンタクトパッドと電気的に連結されるビットライン２０が形成される。ビットライン２０を含んで第２酸化膜１８上に第３酸化膜２２と窒化膜２４そして第４酸化膜２６が順次に形成される。窒化膜２４は後続工程でキャパシタ誘電体膜の形成時誘電体膜の酸素（Ｏ2） によりビットライン２０が酸化されることを防止するための膜である。第２酸化膜１８、第３酸化膜２２、窒化膜２４、そして第４酸化膜２６の全体厚さは約６０００Åの厚さを有する。
【０００８】
図３を参照すると、コンタクトホール形成用マスクを使用してストレージノードコンタクトパッド１６の表面が露出される時まで第４絶縁膜２６、窒化膜２４、第３絶縁膜２２、そして第２絶縁膜１８を順次にエッチングすることによりストレージノードコンタクトホール２７が形成される。この際、マスクが誤整列された場合後続工程で形成されるストレージノードコンタクトとビットラインとの間に短絡(short)が発生し得る。
【０００９】
図４において、ストレージノードコンタクトホール２７を含んで第４酸化膜２６上にストレージノードの高さ程ストレージノード形成用導電膜が形成される。その後、ストレージノード形成用マスクを使用して導電膜をパターニングすることによりストレージノードコンタクトパッド１６と電気的に連結されるストレージノード３０が形成される。
【００１０】
ビットラインコンタクトホール形成のための第２酸化膜１８のエッチング時エッチングすべき酸化膜の厚さが１０００Å程度で、比較的に薄いだけでなく、コンタクトパッド形成後直ちに形成するので、コンタクトパッドとアライン（ａｌｉｇｎ）することが難しくない。
【００１１】
しかし、ストレージノードコンタクト２８を形成するためにはエッチングすべき絶縁膜の厚さが６０００Å程度で厚く、アライン時ゲート電極、ビットラインコンタクト、ビットライン、そしてストレージノード等を考慮して５０ｎｍ以上の十分な誤整列マージン(misalign margin)を確保するのが難しい。
【００１２】
一般的に、ストレージノードコンタクトのゲート電極との誤整列マージンは４０ｎｍ以下であり、ビットラインとも４０ｎｍ以下である。又、ストレージノードコンタクトとストレージノードとの誤整列マージンも現在のエッチング工程技術によると、２０ｎｍ以下で小さい。なぜならば、０．１５ｎｍピッチで要求するストレージノードコンタクトのコンタクトサイズは、ストレージノードコンタクト上部が１００ｎｍ、ストレージノードコンタクト下部が８０ｎｍ以上を要求するが、エッチングすべき絶縁層の厚さが６０００Å以上で厚く、ノットオープン(not-open)を考慮して十分にオーバーエッチング（over-etch)するので、ストレージノードコンタクトの上部のＣＤ（critical dimension)が大きくなるからである。
【００１３】
【発明が解決しようとする課題】
本発明の目的はストレージノードコンタクトとビットライン、ゲート電極の誤整列によるショートフェイル(short fail)が防止でき、ストレージノードコンタクトとストレージノードとの誤整列マージンが確保できる自己整列コンタクト形成方法を提供することである。
【００１４】
【課題を解決するための手段】
前述した目的を達成するための本発明によると、自己整列コンタクト形成方法は、トランジスタが形成された半導体基板上に第１絶縁膜を形成する段階と、第１絶縁膜を突き抜いて半導体基板と電気的に連結される第１自己整列コンタクトパッドを形成する段階と、第１自己整列コンタクトパッドを含んで第１絶縁膜上に第２絶縁膜を形成する段階と、第２絶縁膜上に導電性構造物を形成し、第２絶縁膜とエッチング選択比とを有する物質層で取り囲まれるように形成する段階と、導電性構造物を含んで第２絶縁膜上に第３絶縁膜を形成する段階と、第１自己整列コンタクトパッドの表面が露出される時まで第３絶縁膜と第２絶縁膜とを順次にエッチングして第１オープニングを形成する段階と、第１オープニングを通じて第１自己整列コンタクトパッドと電気的に連結される第２自己整列コンタクトパッドを形成する段階と、第２自己整列コンタクトパッドを含んで第３絶縁膜上に第４絶縁膜を形成する段階と、第２自己整列コンタクトパッドの表面が露出される時まで第４絶縁膜をエッチングして第２オープニングを形成する段階と、第２オープニングを通じて第２自己整列コンタクトパッドと電気的に連結されるストレージノードを形成する段階とを含む。
【００１５】
前述した目的を達成するための本発明によると、自己整列コンタクト形成方法は、トランジスタが形成された半導体基板上に第１絶縁膜を形成する段階と、第１絶縁膜を突き抜いて半導体基板と電気的に連結される第１自己整列コンタクトパッドを形成する段階と、第１自己整列コンタクトパッドを含んで第１絶縁膜上に第２絶縁膜を形成する段階と、第２絶縁膜上に導電性構造物を形成し、第２絶縁膜とエッチング選択比とを有する物質層で取り囲まれるように形成する段階と、フォトレジスト膜パターンをマスクとして使用して第１自己整列コンタクトパッドの表面が露出される時まで自己整列コンタクトパッドが形成される部分の第２絶縁膜をエッチングする段階と、半導体基板の全面にパッド形成用導電膜を形成する段階と、物質層の表面が露出される時まで導電膜を平坦にエッチングする段階と、フォトレジスト膜パターンをマスクとして使用して導電膜をパターニングして第１自己整列コンタクトパッドと電気的に連結される第２自己整列コンタクトパッドを形成する段階と、第２自己整列コンタクトパッドを含んで第２絶縁膜上に第３絶縁膜を形成する段階と、第２自己整列コンタクトパッドの表面が露出される時まで第３絶縁膜をエッチングしてオープニングを形成する段階と、オープニングを通じて第２自己整列コンタクトパッドと電気的に連結されるストレージノードを形成する段階とを含む。
【００１６】
前述した目的を達成するための本発明によると、トランジスタが形成された半導体基板と、半導体基板と電気的に連結されるように半導体基板上に多層で形成された自己整列コンタクトパッドと、自己整列コンタクトパッドを電気的に絶縁させるための絶縁膜とを含む。
【００１７】
【発明の実施の形態】
図９を参照すると、本発明の実施形態による新たな自己整列コンタクト及びその製造方法は、半導体基板上に形成された第１自己整列コンタクトパッドを含んで第１絶縁膜上に第２絶縁膜が形成される。第２絶縁膜上に導電性構造物が第２絶縁膜とエッチング選択比とを有する物質層で取り囲まれるように形成される。導電性構造物両側に第１自己整列コンタクトパッドと電気的に連結されるように第２自己整列コンタクトパッドが形成される。
【００１８】
このような自己整列コンタクト及びその製造方法により、自己整列コンタクトパッドを二つの層で形成されることにより、コンタクトパットがゲート電極及びビットラインと自己整列(self-aligned)され、誤整列によるショートフェイルが防止でき、ストレージノードコンタクトホールを形成するための酸化膜のエッチング時エッチング厚さを減らし、ノットオープンが防止できる。そして、ストレージノードコンタクトのＣＤを減少させるのでストレージノードとの誤整列マ−ジンが確保できる。
【００１９】
（第１実施形態）
以下、図５乃至図１０及び図１７を参照して本発明の第１実施形態を詳細に説明する。
本発明の実施形態による自己整列コンタクトは、半導体基板１００に活性領域と非活性領域が定義されている。活性領域と電気的に連結されるように半導体基板１００上に多層の自己整列コンタクトパッド１０６，１１８が形成されている。自己整列コンタクトパッド１０６，１１８は、絶縁膜１０４，１０８，１１４，１２０により電気的に絶縁されている。
【００２０】
自己整列コンタクトの形成方法は、次の通りである。
図５乃至図１０は、本発明の第１実施形態による自己整列コンタクト形成方法の工程を順次に示す流れ図であり、ワードラインと並んだ方向へ切り取った断面図である。そして、図１７は本発明の第１実施形態による自己整列コンタクトをビットラインと並んだ方向へ切り取った断面図である。
【００２１】
図５を参照すると、本発明の自己整列コンタクト形成方法は、先ず半導体基板１００に活性領域と非活性領域とを定義するためのトレンチ隔離１０２が形成される。その後、半導体基板１００上にゲート酸化膜を間においてゲート電極形成用導電膜が形成される（図示せず）。導電膜はポリシリコン膜とシリサイド膜が積層された構造を有する。導電膜上にマスク窒化膜が形成される。それから、ゲート電極形成用マスクを使用してマスク窒化膜と導電膜とを順次にエッチングすることによりゲート電極が形成される（図示せず）。
【００２２】
その後、ゲート電極を含んで半導体基板１００上に窒化膜が形成される。窒化膜をエッチバック工程で全面エッチングすることによりゲート電極の両側壁にゲート電極スペ−サが形成される（図示せず）。ゲート電極スペーサは後続工程でコンタクトパッドの形成時パッドとゲートとの短絡を防止するための膜である。ゲート電極の両側の活性領域に不純物イオンを注入することによりソース／ドレーン領域が形成される。
【００２３】
ゲート電極を含んで半導体基板１００上に層間絶縁のための第１酸化膜１０４が形成される。フォトレジスト膜パターンをマスクとして使用してゲート電極両側の第１酸化膜１０４をエッチングすることによりコンタクトホールが形成される。コンタクトホールを含んで第１酸化膜１０４上に例えば、ポリシリコン膜を蒸着した後、マスク窒化膜をエッチング停止層としてポリシリコン膜と第１酸化膜１０４をＣＭＰ工程で平坦にエッチングすることにより半導体基板１００と電気的に連結される第１自己整列コンタクトパッド１０６が形成される。
【００２４】
その後、第１自己整列コンタクトパッド１０６を含んで第１酸化膜１０４上に第２酸化膜１０８が形成される。第２酸化膜１０８は例えば、Ｐ−ＴＥＯＳ膜で形成される。その後、ビットラインコンタクトホール形成用マスクを使用して第１自己整列コンタクトパッド１０６の表面が露出される時まで第２酸化膜１０８をエッチングすることによりビットラインコンタクトホールが形成される（図示せず）。
【００２５】
ビットラインコンタクトホールを含んで第２酸化膜１０８上にビットライン形成用導電膜１１０とマスク窒化膜１１１が順次に形成される。導電膜１１０は例えば、ＴｉＮ膜とＷとが積層された構造又はポリシリコン膜とシリサイド膜とが積層された構造を有する。そして、窒化膜１１１はシリコン窒化膜（ＳｉＮ）であり、後続工程でエッチング停止層として使用される。
【００２６】
その後、ビットライン形成用マスク１１３を使用してマスク窒化膜１１１と導電膜１１０とを順次にエッチングすることにより図６に示されたように、ビットラインコンタクトを通じて第１自己整列コンタクトパッド１０６と電気的に連結されるビットライン１１２が形成される。それから、ビットライン１１２を含んで第２酸化膜１０８上に窒化膜１１４が形成される。窒化膜１１４をエッチバック工程で異方性エッチングすることによりビットライン１１２の両側壁にビットラインスペーサ１１４が形成される。ビットラインスペーサ１１４は後続工程で形成されるストレージノードとビットライン導電膜とのブリッジを防止し、後続工程で形成されるコンタクトパッドとビットラインとの絶縁のための膜である。ビットライン１１２を含んで第２酸化膜１０８上に第３酸化膜１１６が形成される。
【００２７】
図７及び図１７において、フォトレジスト膜パターン１１７とマスク窒化膜１１１とをマスクとして使用して（図１７に図示せず）第１自己整列コンタクトパッド１０６の表面が露出される時まで第３酸化膜１１６と第２酸化膜１０８とを順次にエッチングすることによりコンタクトホールが形成される。コンタクトホールを形成する方法には図７のようなライン型とフォトレジスト膜パターンをマスクとして使用してコンタクトホールを形成するコンタクト型（図示せず）との中いずれか一つで遂行される。
【００２８】
その後、コンタクトホール形成用マスク１１７がアッシング（ａｓｈｉｎｇ）工程で除去される。コンタクトホールをポリシリコン膜に充填した後マスク窒化膜１１１の表面が露出される時までポリシリコン膜をＣＭＰ工程で平坦にエッチングすることにより図２Ｄのように、第１自己整列コンタクトパッド１０６と電気的に連結される第２自己整列コンタクトパッド１１８が形成される。
【００２９】
図９を参照すると、第２自己整列コンタクトパッド１１８を含んで第３酸化膜１１６上に第４酸化膜１２０が形成される。第４酸化膜１２０は１０００Å乃至２０００Åの厚さ範囲で形成される。コンタクトホール形成用マスクを使用して第２自己整列コンタクトパッド１１８の表面が露出される時まで第４絶縁膜１２０をエッチングすることによりストレージノードコンタクトホール１２１が形成される。この際、ストレージノードコンタクトホール１２１を形成するためエッチングすべき絶縁膜の厚さを６０００Åから約１０００Å乃至２０００Åに減らし、所望のノットオープン問題やストレージノードとの誤整列マージンが確保できる。
【００３０】
本発明の方法的特徴は、自己整列コンタクトパッドを二つの層で形成してストレージノードコンタクトホールの形成時誤整列によるストレージノードコンタクトとビットライン、ゲート電極とのブリッジが防止でき、エッチングすべき絶縁膜の厚さを減らすことによりノットオープンが防止でき、所望のコンタクトＣＤを得られる。従って、ストレージノードとの誤整列マージンが確保できる。
【００３１】
図１０において、ストレージノードコンタクトホール１２１を含んで第４絶縁膜１２０上にストレージノード形成用導電膜を形成した後、ストレージノード形成用マスクを使用して導電膜をエッチングすることによりストレージノードコンタクト１２２と電気的に連結されるストレージノード１２４が形成される。
【００３２】
（第２実施形態）
以下、図１１乃至図１６及び図１８そして図１９を参照して、本発明の第２実施形態を詳細に説明する。
図１１乃至図１６は、本発明の第２実施形態による自己整列コンタクト形成用方法の工程を順次に示す流れ図であって、ワードラインと並んだ方向へ切り取った断面図であり、図１８及び図１９は自己整列コンタクトをビットラインと並んだ方向へ切り取った断面図である。
【００３３】
図１１を参照すると、本発明の自己整列コンタクト形成方法は、ビットラインを形成する工程までは第１実施形態と同一なので略する。
ビットラインを含んで第２酸化膜２０８上に窒化膜２１４が形成される。窒化膜２１４をエッチバック工程で異方性エッチングすることによりビットライン２１２の両側壁にビットラインスペーサ２１４が形成される。
【００３４】
図１２及び図１８において、フォトレジスト膜パターン２１５とマスク窒化膜２１１とをマスクとして使用して自己整列コンタクトパッドを形成するための部分を残しておいて第１自己整列コンタクトパッド２０６の表面が露出される時まで第２酸化膜２０８が除去される。
図１３において、ビットライン２１２を含んで第１自己整列コンタクトパッド２０６と第２酸化膜２０８上に自己整列コンタクトパッド形成用ポリシリコン膜が形成された後、マスク窒化膜２１１の表面が露出される時までポリシリコン膜がＣＭＰ工程で平坦にエッチングされる。
【００３５】
図１４及び図１９を参照すると、自己整列コンタクトパッド形成用マスクを使用して第１自己整列コンタクトパッド２０６と電気的に連結される第２自己整列コンタクトパッド２１６を除外した他の導電膜が除去される。
図１５において、半導体基板２００の全面に第３酸化膜２１８を形成した後、第３酸化膜２１８がＣＭＰ工程で平坦化される。ＣＭＰ工程後、ビットライン２１２上に残っている第３酸化膜２１８は１０００Å乃至２０００Åの厚さ範囲を有する。ストレージノードコンタクトホール形成用マスクを使用して第２自己整列コンタクトパッド２１６の表面が露出される時まで第３酸化膜２１８をエッチングすることによりストレージノードコンタクトホール２１９が形成される。
【００３６】
図１６を参照すると、コンタクトホール２１９を含んで第３酸化膜２１８上にストレージノード形成用導電膜を形成した後、ストレージノード形成用マスクを使用して導電膜をパターニングすることによりストレージノードコンタクト２２０と電気的に連結されるストレージノード２２２が形成される。
【００３７】
【発明の効果】
本発明は、自己整列コンタクトパッドを多層で形成することによりゲート電極及びビットラインと自己整列されるようにして誤整列によるショートフェイルが防止でき、ストレージノードコンタクトホールを形成するための酸化膜のエッチング時エッチング厚さを縮んでノットオープンが防止できる。そして、ストレージノードコンタクトのＣＤを減少させ得るのでストレージノードとの誤整列マージンが確保できる効果がある。
【図面の簡単な説明】
【図１】 従来の自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図２】 従来の自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図３】 従来の自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図４】 従来の自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図５】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図６】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図７】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図８】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図９】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１０】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１１】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１２】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１３】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１４】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１５】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１６】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１７】 本発明の第１実施形態による自己整列コンタクトをビットラインと並んだ方向へ切り取った断面図である。
【図１８】 本発明の第２実施形態による自己整列コンタクトをビットラインと並んだ方向へ切り取った断面図である。
【図１９】 本発明の第２実施形態による自己整列コンタクトをビットラインと並んだ方向へ切り取った断面図である。
【符号の説明】
１００，２００ 半導体基板
１０２，２０２ トレンチ
１０６，２０６ 第１自己整列コンタクトパッド
１１２，２１２ ビットライン
１１４，２１４ ビットラインスペ−サ
１１８，２１６ 第２自己整列コンタクトパッド
１２２，２２０ ストレージノードコンタクト
１２４，２２２ ストレージノード
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、より詳しくはダイナミックランダムアクセスメモリ(dynamic random access memory:ＤＲＡＭ)の自己整列コンタクト形成方法に関するものである。
【０００２】
【従来の技術】
ダイナミックＲＡＭの高集積化によりセルピッチサイズ(pitch size)が縮まっているが、ギガダイナミックＲＡＭ(Giga DRAM)以下の製造工程における誤整列マージン(mis-align margin)を十分に確保することが重要である。
【０００３】
これは現在のフォトリソグラフィ（photo lithography)技術とエッチング技術との限界により発生するものであり、特にセルの形成におけるストレージノードコンタクトとゲート電極、ビットライン、そしてストレージノードとの誤整列マージンを確保するのは最も重要なことだけではなく、最も難しい問題でもある。
【０００４】
図１乃至図４は、従来の自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
図１を参照すると、従来の自己整列コンタクト形成方法は、先ず半導体基板１０内に活性領域と非活性領域とを定義するための浅いトレンチ隔離（shallow trench isolation:１２）が形成される。活性領域上に導電層即ち、ゲート電極が形成される。ゲート電極はポリシリコン膜とシリサイド膜が順次に積層された構造を有する。ゲート電極の上部と両側壁はマスク窒化膜と窒化膜スペーサで取り囲まれるように形成される。トレンチ隔離１２を含んで半導体基板１０を完全に覆うように絶縁膜で第１酸化膜１４が形成される。
【０００５】
その後、ＳＡＣ(self-aligned contact etching)工程が遂行される。言い換えれば、コンタクトホール形成用マスクを使用して活性領域上の第１酸化膜１４をエッチングすることによりパッド形成用コンタクトホールが形成される。コンタクトホールをポリシリコン膜に充填した後、ポリシリコン膜を第１酸化膜１４と並ぶようにＣＭＰ(chemical mechanical polishing)工程で平坦にエッチングすることにより半導体基板１０と電気的に連結されるストレージノードコンタクトパッド１６が形成される。この際、後続工程でビットラインを半導体基板１０と電気的に連結させるためのビットラインコンタクトパッドも同時に形成される（図示せず）。
【０００６】
図２において、ストレージノードコンタクトパッド１６を含んで第１酸化膜１４上に第２酸化膜１８が形成される。第２酸化膜１８は例えば、Ｐ−ＴＥＯＳ(plasma-tetraethylorthosilicate)膜で形成され、約１０００Åの厚さを有する。その後、コンタクトホール形成用マスクを使用して第２酸化膜１８をエッチングすることによりビットラインコンタクトホールが形成される（図示せず）。
【０００７】
ビットラインコンタクトホールを通じてビットラインコンタクトパッドと電気的に連結されるビットライン２０が形成される。ビットライン２０を含んで第２酸化膜１８上に第３酸化膜２２と窒化膜２４そして第４酸化膜２６が順次に形成される。窒化膜２４は後続工程でキャパシタ誘電体膜の形成時誘電体膜の酸素（Ｏ2） によりビットライン２０が酸化されることを防止するための膜である。第２酸化膜１８、第３酸化膜２２、窒化膜２４、そして第４酸化膜２６の全体厚さは約６０００Åの厚さを有する。
【０００８】
図３を参照すると、コンタクトホール形成用マスクを使用してストレージノードコンタクトパッド１６の表面が露出される時まで第４絶縁膜２６、窒化膜２４、第３絶縁膜２２、そして第２絶縁膜１８を順次にエッチングすることによりストレージノードコンタクトホール２７が形成される。この際、マスクが誤整列された場合後続工程で形成されるストレージノードコンタクトとビットラインとの間に短絡(short)が発生し得る。
【０００９】
図４において、ストレージノードコンタクトホール２７を含んで第４酸化膜２６上にストレージノードの高さ程ストレージノード形成用導電膜が形成される。その後、ストレージノード形成用マスクを使用して導電膜をパターニングすることによりストレージノードコンタクトパッド１６と電気的に連結されるストレージノード３０が形成される。
【００１０】
ビットラインコンタクトホール形成のための第２酸化膜１８のエッチング時エッチングすべき酸化膜の厚さが１０００Å程度で、比較的に薄いだけでなく、コンタクトパッド形成後直ちに形成するので、コンタクトパッドとアライン（ａｌｉｇｎ）することが難しくない。
【００１１】
しかし、ストレージノードコンタクト２８を形成するためにはエッチングすべき絶縁膜の厚さが６０００Å程度で厚く、アライン時ゲート電極、ビットラインコンタクト、ビットライン、そしてストレージノード等を考慮して５０ｎｍ以上の十分な誤整列マージン(misalign margin)を確保するのが難しい。
【００１２】
一般的に、ストレージノードコンタクトのゲート電極との誤整列マージンは４０ｎｍ以下であり、ビットラインとも４０ｎｍ以下である。又、ストレージノードコンタクトとストレージノードとの誤整列マージンも現在のエッチング工程技術によると、２０ｎｍ以下で小さい。なぜならば、０．１５ｎｍピッチで要求するストレージノードコンタクトのコンタクトサイズは、ストレージノードコンタクト上部が１００ｎｍ、ストレージノードコンタクト下部が８０ｎｍ以上を要求するが、エッチングすべき絶縁層の厚さが６０００Å以上で厚く、ノットオープン(not-open)を考慮して十分にオーバーエッチング（over-etch)するので、ストレージノードコンタクトの上部のＣＤ（critical dimension)が大きくなるからである。
【００１３】
【発明が解決しようとする課題】
本発明の目的はストレージノードコンタクトとビットライン、ゲート電極の誤整列によるショートフェイル(short fail)が防止でき、ストレージノードコンタクトとストレージノードとの誤整列マージンが確保できる自己整列コンタクト形成方法を提供することである。
【００１４】
【課題を解決するための手段】
前述した目的を達成するための本発明によると、自己整列コンタクト形成方法は、トランジスタが形成された半導体基板上に第１絶縁膜を形成する段階と、第１絶縁膜を突き抜いて半導体基板と電気的に連結される第１自己整列コンタクトパッドを形成する段階と、第１自己整列コンタクトパッドを含んで第１絶縁膜上に第２絶縁膜を形成する段階と、第２絶縁膜上に導電性構造物を形成し、第２絶縁膜とエッチング選択比とを有する物質層で取り囲まれるように形成する段階と、導電性構造物を含んで第２絶縁膜上に第３絶縁膜を形成する段階と、第１自己整列コンタクトパッドの表面が露出される時まで第３絶縁膜と第２絶縁膜とを順次にエッチングして第１オープニングを形成する段階と、第１オープニングを通じて第１自己整列コンタクトパッドと電気的に連結される第２自己整列コンタクトパッドを形成する段階と、第２自己整列コンタクトパッドを含んで第３絶縁膜上に第４絶縁膜を形成する段階と、第２自己整列コンタクトパッドの表面が露出される時まで第４絶縁膜をエッチングして第２オープニングを形成する段階と、第２オープニングを通じて第２自己整列コンタクトパッドと電気的に連結されるストレージノードを形成する段階とを含む。
【００１５】
前述した目的を達成するための本発明によると、自己整列コンタクト形成方法は、トランジスタが形成された半導体基板上に第１絶縁膜を形成する段階と、第１絶縁膜を突き抜いて半導体基板と電気的に連結される第１自己整列コンタクトパッドを形成する段階と、第１自己整列コンタクトパッドを含んで第１絶縁膜上に第２絶縁膜を形成する段階と、第２絶縁膜上に導電性構造物を形成し、第２絶縁膜とエッチング選択比とを有する物質層で取り囲まれるように形成する段階と、フォトレジスト膜パターンをマスクとして使用して第１自己整列コンタクトパッドの表面が露出される時まで自己整列コンタクトパッドが形成される部分の第２絶縁膜をエッチングする段階と、半導体基板の全面にパッド形成用導電膜を形成する段階と、物質層の表面が露出される時まで導電膜を平坦にエッチングする段階と、フォトレジスト膜パターンをマスクとして使用して導電膜をパターニングして第１自己整列コンタクトパッドと電気的に連結される第２自己整列コンタクトパッドを形成する段階と、第２自己整列コンタクトパッドを含んで第２絶縁膜上に第３絶縁膜を形成する段階と、第２自己整列コンタクトパッドの表面が露出される時まで第３絶縁膜をエッチングしてオープニングを形成する段階と、オープニングを通じて第２自己整列コンタクトパッドと電気的に連結されるストレージノードを形成する段階とを含む。
【００１６】
前述した目的を達成するための本発明によると、トランジスタが形成された半導体基板と、半導体基板と電気的に連結されるように半導体基板上に多層で形成された自己整列コンタクトパッドと、自己整列コンタクトパッドを電気的に絶縁させるための絶縁膜とを含む。
【００１７】
【発明の実施の形態】
図９を参照すると、本発明の実施形態による新たな自己整列コンタクト及びその製造方法は、半導体基板上に形成された第１自己整列コンタクトパッドを含んで第１絶縁膜上に第２絶縁膜が形成される。第２絶縁膜上に導電性構造物が第２絶縁膜とエッチング選択比とを有する物質層で取り囲まれるように形成される。導電性構造物両側に第１自己整列コンタクトパッドと電気的に連結されるように第２自己整列コンタクトパッドが形成される。
【００１８】
このような自己整列コンタクト及びその製造方法により、自己整列コンタクトパッドを二つの層で形成されることにより、コンタクトパットがゲート電極及びビットラインと自己整列(self-aligned)され、誤整列によるショートフェイルが防止でき、ストレージノードコンタクトホールを形成するための酸化膜のエッチング時エッチング厚さを減らし、ノットオープンが防止できる。そして、ストレージノードコンタクトのＣＤを減少させるのでストレージノードとの誤整列マ−ジンが確保できる。
【００１９】
（第１実施形態）
以下、図５乃至図１０及び図１７を参照して本発明の第１実施形態を詳細に説明する。
本発明の実施形態による自己整列コンタクトは、半導体基板１００に活性領域と非活性領域が定義されている。活性領域と電気的に連結されるように半導体基板１００上に多層の自己整列コンタクトパッド１０６，１１８が形成されている。自己整列コンタクトパッド１０６，１１８は、絶縁膜１０４，１０８，１１４，１２０により電気的に絶縁されている。
【００２０】
自己整列コンタクトの形成方法は、次の通りである。
図５乃至図１０は、本発明の第１実施形態による自己整列コンタクト形成方法の工程を順次に示す流れ図であり、ワードラインと並んだ方向へ切り取った断面図である。そして、図１７は本発明の第１実施形態による自己整列コンタクトをビットラインと並んだ方向へ切り取った断面図である。
【００２１】
図５を参照すると、本発明の自己整列コンタクト形成方法は、先ず半導体基板１００に活性領域と非活性領域とを定義するためのトレンチ隔離１０２が形成される。その後、半導体基板１００上にゲート酸化膜を間においてゲート電極形成用導電膜が形成される（図示せず）。導電膜はポリシリコン膜とシリサイド膜が積層された構造を有する。導電膜上にマスク窒化膜が形成される。それから、ゲート電極形成用マスクを使用してマスク窒化膜と導電膜とを順次にエッチングすることによりゲート電極が形成される（図示せず）。
【００２２】
その後、ゲート電極を含んで半導体基板１００上に窒化膜が形成される。窒化膜をエッチバック工程で全面エッチングすることによりゲート電極の両側壁にゲート電極スペ−サが形成される（図示せず）。ゲート電極スペーサは後続工程でコンタクトパッドの形成時パッドとゲートとの短絡を防止するための膜である。ゲート電極の両側の活性領域に不純物イオンを注入することによりソース／ドレーン領域が形成される。
【００２３】
ゲート電極を含んで半導体基板１００上に層間絶縁のための第１酸化膜１０４が形成される。フォトレジスト膜パターンをマスクとして使用してゲート電極両側の第１酸化膜１０４をエッチングすることによりコンタクトホールが形成される。コンタクトホールを含んで第１酸化膜１０４上に例えば、ポリシリコン膜を蒸着した後、マスク窒化膜をエッチング停止層としてポリシリコン膜と第１酸化膜１０４をＣＭＰ工程で平坦にエッチングすることにより半導体基板１００と電気的に連結される第１自己整列コンタクトパッド１０６が形成される。
【００２４】
その後、第１自己整列コンタクトパッド１０６を含んで第１酸化膜１０４上に第２酸化膜１０８が形成される。第２酸化膜１０８は例えば、Ｐ−ＴＥＯＳ膜で形成される。その後、ビットラインコンタクトホール形成用マスクを使用して第１自己整列コンタクトパッド１０６の表面が露出される時まで第２酸化膜１０８をエッチングすることによりビットラインコンタクトホールが形成される（図示せず）。
【００２５】
ビットラインコンタクトホールを含んで第２酸化膜１０８上にビットライン形成用導電膜１１０とマスク窒化膜１１１が順次に形成される。導電膜１１０は例えば、ＴｉＮ膜とＷとが積層された構造又はポリシリコン膜とシリサイド膜とが積層された構造を有する。そして、窒化膜１１１はシリコン窒化膜（ＳｉＮ）であり、後続工程でエッチング停止層として使用される。
【００２６】
その後、ビットライン形成用マスク１１３を使用してマスク窒化膜１１１と導電膜１１０とを順次にエッチングすることにより図６に示されたように、ビットラインコンタクトを通じて第１自己整列コンタクトパッド１０６と電気的に連結されるビットライン１１２が形成される。それから、ビットライン１１２を含んで第２酸化膜１０８上に窒化膜１１４が形成される。窒化膜１１４をエッチバック工程で異方性エッチングすることによりビットライン１１２の両側壁にビットラインスペーサ１１４が形成される。ビットラインスペーサ１１４は後続工程で形成されるストレージノードとビットライン導電膜とのブリッジを防止し、後続工程で形成されるコンタクトパッドとビットラインとの絶縁のための膜である。ビットライン１１２を含んで第２酸化膜１０８上に第３酸化膜１１６が形成される。
【００２７】
図７及び図１７において、フォトレジスト膜パターン１１７とマスク窒化膜１１１とをマスクとして使用して（図１７に図示せず）第１自己整列コンタクトパッド１０６の表面が露出される時まで第３酸化膜１１６と第２酸化膜１０８とを順次にエッチングすることによりコンタクトホールが形成される。コンタクトホールを形成する方法には図７のようなライン型とフォトレジスト膜パターンをマスクとして使用してコンタクトホールを形成するコンタクト型（図示せず）との中いずれか一つで遂行される。
【００２８】
その後、コンタクトホール形成用マスク１１７がアッシング（ａｓｈｉｎｇ）工程で除去される。コンタクトホールをポリシリコン膜に充填した後マスク窒化膜１１１の表面が露出される時までポリシリコン膜をＣＭＰ工程で平坦にエッチングすることにより図２Ｄのように、第１自己整列コンタクトパッド１０６と電気的に連結される第２自己整列コンタクトパッド１１８が形成される。
【００２９】
図９を参照すると、第２自己整列コンタクトパッド１１８を含んで第３酸化膜１１６上に第４酸化膜１２０が形成される。第４酸化膜１２０は１０００Å乃至２０００Åの厚さ範囲で形成される。コンタクトホール形成用マスクを使用して第２自己整列コンタクトパッド１１８の表面が露出される時まで第４絶縁膜１２０をエッチングすることによりストレージノードコンタクトホール１２１が形成される。この際、ストレージノードコンタクトホール１２１を形成するためエッチングすべき絶縁膜の厚さを６０００Åから約１０００Å乃至２０００Åに減らし、所望のノットオープン問題やストレージノードとの誤整列マージンが確保できる。
【００３０】
本発明の方法的特徴は、自己整列コンタクトパッドを二つの層で形成してストレージノードコンタクトホールの形成時誤整列によるストレージノードコンタクトとビットライン、ゲート電極とのブリッジが防止でき、エッチングすべき絶縁膜の厚さを減らすことによりノットオープンが防止でき、所望のコンタクトＣＤを得られる。従って、ストレージノードとの誤整列マージンが確保できる。
【００３１】
図１０において、ストレージノードコンタクトホール１２１を含んで第４絶縁膜１２０上にストレージノード形成用導電膜を形成した後、ストレージノード形成用マスクを使用して導電膜をエッチングすることによりストレージノードコンタクト１２２と電気的に連結されるストレージノード１２４が形成される。
【００３２】
（第２実施形態）
以下、図１１乃至図１６及び図１８そして図１９を参照して、本発明の第２実施形態を詳細に説明する。
図１１乃至図１６は、本発明の第２実施形態による自己整列コンタクト形成用方法の工程を順次に示す流れ図であって、ワードラインと並んだ方向へ切り取った断面図であり、図１８及び図１９は自己整列コンタクトをビットラインと並んだ方向へ切り取った断面図である。
【００３３】
図１１を参照すると、本発明の自己整列コンタクト形成方法は、ビットラインを形成する工程までは第１実施形態と同一なので略する。
ビットラインを含んで第２酸化膜２０８上に窒化膜２１４が形成される。窒化膜２１４をエッチバック工程で異方性エッチングすることによりビットライン２１２の両側壁にビットラインスペーサ２１４が形成される。
【００３４】
図１２及び図１８において、フォトレジスト膜パターン２１５とマスク窒化膜２１１とをマスクとして使用して自己整列コンタクトパッドを形成するための部分を残しておいて第１自己整列コンタクトパッド２０６の表面が露出される時まで第２酸化膜２０８が除去される。
図１３において、ビットライン２１２を含んで第１自己整列コンタクトパッド２０６と第２酸化膜２０８上に自己整列コンタクトパッド形成用ポリシリコン膜が形成された後、マスク窒化膜２１１の表面が露出される時までポリシリコン膜がＣＭＰ工程で平坦にエッチングされる。
【００３５】
図１４及び図１９を参照すると、自己整列コンタクトパッド形成用マスクを使用して第１自己整列コンタクトパッド２０６と電気的に連結される第２自己整列コンタクトパッド２１６を除外した他の導電膜が除去される。
図１５において、半導体基板２００の全面に第３酸化膜２１８を形成した後、第３酸化膜２１８がＣＭＰ工程で平坦化される。ＣＭＰ工程後、ビットライン２１２上に残っている第３酸化膜２１８は１０００Å乃至２０００Åの厚さ範囲を有する。ストレージノードコンタクトホール形成用マスクを使用して第２自己整列コンタクトパッド２１６の表面が露出される時まで第３酸化膜２１８をエッチングすることによりストレージノードコンタクトホール２１９が形成される。
【００３６】
図１６を参照すると、コンタクトホール２１９を含んで第３酸化膜２１８上にストレージノード形成用導電膜を形成した後、ストレージノード形成用マスクを使用して導電膜をパターニングすることによりストレージノードコンタクト２２０と電気的に連結されるストレージノード２２２が形成される。
【００３７】
【発明の効果】
本発明は、自己整列コンタクトパッドを多層で形成することによりゲート電極及びビットラインと自己整列されるようにして誤整列によるショートフェイルが防止でき、ストレージノードコンタクトホールを形成するための酸化膜のエッチング時エッチング厚さを縮んでノットオープンが防止できる。そして、ストレージノードコンタクトのＣＤを減少させ得るのでストレージノードとの誤整列マージンが確保できる効果がある。
【図面の簡単な説明】
【図１】 従来の自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図２】 従来の自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図３】 従来の自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図４】 従来の自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図５】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図６】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図７】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図８】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図９】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１０】 本発明の第１実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１１】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１２】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１３】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１４】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１５】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１６】 本発明の第２実施形態による自己整列コンタクト形成方法を工程の流れ順に示す図であり、ワードラインと並んだ方向へ切り取った断面図である。
【図１７】 本発明の第１実施形態による自己整列コンタクトをビットラインと並んだ方向へ切り取った断面図である。
【図１８】 本発明の第２実施形態による自己整列コンタクトをビットラインと並んだ方向へ切り取った断面図である。
【図１９】 本発明の第２実施形態による自己整列コンタクトをビットラインと並んだ方向へ切り取った断面図である。
【符号の説明】
１００，２００ 半導体基板
１０２，２０２ トレンチ
１０６，２０６ 第１自己整列コンタクトパッド
１１２，２１２ ビットライン
１１４，２１４ ビットラインスペ−サ
１１８，２１６ 第２自己整列コンタクトパッド
１２２，２２０ ストレージノードコンタクト
１２４，２２２ ストレージノード
Claims (1)
- トランジスタが形成された半導体基板上に第１絶縁膜を形成する段階と、前記第１絶縁膜を突き抜いて前記半導体基板と電気的に連結される第１自己整列コンタクトパッドを形成する段階と、前記第１自己整列コンタクトパッドを含んで前記第１絶縁膜上に第２絶縁膜を形成する段階と、前記第２絶縁膜上に導電性構造物を形成し、前記第２絶縁膜とエッチング選択比とを有する物質層で取り囲まれるように形成する段階と、フォトレジスト膜パターンをマスクとして使用して前記第１自己整列コンタクトパッドの表面が露出される時まで自己整列コンタクトパッドが形成される部分の第２絶縁膜をエッチングする段階と、前記半導体基板の全面にパッド形成用導電膜を形成する段階と、前記物質層の表面が露出される時まで前記導電膜を平坦にエッチングする段階と、フォトレジスト膜パターンをマスクとして使用して前記導電膜をパターニングして前記第１自己整列コンタクトパッドと電気的に連結される第２自己整列コンタクトパッドを形成する段階と、前記第２自己整列コンタクトパッドを含んで前記第２絶縁膜上に第３絶縁膜を形成する段階と、前記第２自己整列コンタクトパッドの表面が露出される時まで前記第３絶縁膜をエッチングしてオープニングを形成する段階と、前記オープニングを通じて前記第２自己整列コンタクトパッドと電気的に連結されるストレージノードを形成する段階とを含むことを特徴とする自己整列コンタクト形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199832086 | 1998-08-06 | ||
| KR1019980032086A KR100268431B1 (ko) | 1998-08-06 | 1998-08-06 | 자기 정렬 콘택 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058482A JP2000058482A (ja) | 2000-02-25 |
| JP3955416B2 true JP3955416B2 (ja) | 2007-08-08 |
Family
ID=19546639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22050199A Expired - Fee Related JP3955416B2 (ja) | 1998-08-06 | 1999-08-03 | 自己整列コンタクト製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6197670B1 (ja) |
| JP (1) | JP3955416B2 (ja) |
| KR (1) | KR100268431B1 (ja) |
| CN (1) | CN1134048C (ja) |
| TW (1) | TW405165B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030068856A1 (en) * | 1999-09-29 | 2003-04-10 | Yasuhiro Okumoto | Structures and method with bitline self-aligned to vertical connection |
| US6255160B1 (en) * | 1999-10-29 | 2001-07-03 | Taiwan Semiconductor Manufacturing Company | Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells |
| KR100355236B1 (ko) * | 2000-09-21 | 2002-10-11 | 삼성전자 주식회사 | 자기 정렬된 컨택 형성 방법 및 이를 이용한 반도체소자의 제조 방법 |
| JP2002118167A (ja) | 2000-10-06 | 2002-04-19 | Nec Corp | 半導体装置の製造方法 |
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| CN115706063A (zh) * | 2021-08-09 | 2023-02-17 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3116360B2 (ja) * | 1990-06-28 | 2000-12-11 | 日本電気株式会社 | 自己整合型コンタクトホールの形成方法及び半導体装置 |
| US5296400A (en) * | 1991-12-14 | 1994-03-22 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a contact of a highly integrated semiconductor device |
| KR960002064B1 (ko) * | 1992-11-16 | 1996-02-10 | 현대전자산업주식회사 | 반도체 소자의 콘택 제조방법 |
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| US5670404A (en) * | 1996-06-21 | 1997-09-23 | Industrial Technology Research Institute | Method for making self-aligned bit line contacts on a DRAM circuit having a planarized insulating layer |
| KR100192521B1 (ko) * | 1996-07-19 | 1999-06-15 | 구본준 | 반도체장치의 제조방법 |
-
1998
- 1998-08-06 KR KR1019980032086A patent/KR100268431B1/ko not_active IP Right Cessation
-
1999
- 1999-04-29 TW TW088106918A patent/TW405165B/zh not_active IP Right Cessation
- 1999-07-01 CN CNB991096207A patent/CN1134048C/zh not_active Expired - Fee Related
- 1999-07-30 US US09/362,501 patent/US6197670B1/en not_active Expired - Lifetime
- 1999-08-03 JP JP22050199A patent/JP3955416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6197670B1 (en) | 2001-03-06 |
| TW405165B (en) | 2000-09-11 |
| KR20000013308A (ko) | 2000-03-06 |
| CN1134048C (zh) | 2004-01-07 |
| KR100268431B1 (ko) | 2000-10-16 |
| JP2000058482A (ja) | 2000-02-25 |
| CN1244727A (zh) | 2000-02-16 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050912 |
|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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