JP2002118167A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 Ｗ膜形成後に熱処理が施された場合でも層間
絶縁膜に含まれている酸素を含むガスに起因したＷ膜の
剥がれを防止する。 【解決手段】 開示される半導体装置の製造方法は、Ｗ
膜から成るビット線３１Ａを形成する場合、Ｗ膜の下地
となるＰ−ＴＥＯＳ酸化膜から成る第２の層間絶縁膜２
０を形成した後に、窒素雰囲気内で、７００〜８００℃
で、１〜３０分間アニール処理を施して、第２の層間絶
縁膜２０内に含まれている酸素を含むガスを脱離させ
る。
絶縁膜に含まれている酸素を含むガスに起因したＷ膜の
剥がれを防止する。 【解決手段】 開示される半導体装置の製造方法は、Ｗ
膜から成るビット線３１Ａを形成する場合、Ｗ膜の下地
となるＰ−ＴＥＯＳ酸化膜から成る第２の層間絶縁膜２
０を形成した後に、窒素雰囲気内で、７００〜８００℃
で、１〜３０分間アニール処理を施して、第２の層間絶
縁膜２０内に含まれている酸素を含むガスを脱離させ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、詳しくは、金属膜から成る配線を層間絶
縁膜上に形成する場合に、配線が層間絶縁膜から剥がれ
るのを防止するようにした半導体装置の製造方法に関す
る。
造方法に係り、詳しくは、金属膜から成る配線を層間絶
縁膜上に形成する場合に、配線が層間絶縁膜から剥がれ
るのを防止するようにした半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の代表として知られているＬ
ＳＩ（大規模集積回路）は、メモリ製品とロジック製品
とに大別されるが、最近の半導体製造技術の進歩につれ
て、特に前者における発展がめざましい。この半導体メ
モリは、ＤＲＡＭ(Dynamic Random Access Memory)と、
ＳＲＡＭ（Static Random Access Memory）とに分類さ
れるが、半導体メモリのほとんどが、集積度の点で優れ
ているＭＯＳ(Metal Oxide Semiconductor)型トランジ
スタによって構成されている。また、ＤＲＡＭはＳＲＡ
Ｍに比較して上述したような高集積化の利点をより大き
く生かせるため、コストダウンが図れるので、情報機器
等における各種の記憶装置に広く適用されている。
ＳＩ（大規模集積回路）は、メモリ製品とロジック製品
とに大別されるが、最近の半導体製造技術の進歩につれ
て、特に前者における発展がめざましい。この半導体メ
モリは、ＤＲＡＭ(Dynamic Random Access Memory)と、
ＳＲＡＭ（Static Random Access Memory）とに分類さ
れるが、半導体メモリのほとんどが、集積度の点で優れ
ているＭＯＳ(Metal Oxide Semiconductor)型トランジ
スタによって構成されている。また、ＤＲＡＭはＳＲＡ
Ｍに比較して上述したような高集積化の利点をより大き
く生かせるため、コストダウンが図れるので、情報機器
等における各種の記憶装置に広く適用されている。
【０００３】ＤＲＡＭは、スイッチング動作を行うＭＯ
Ｓ型トランジスタから成るメモリセルトランジスタと、
このメモリセルトランジスタの１つの拡散領域に接続さ
れたキャパシタ（容量素子）とにより１つのメモリセル
を構成して、キャパシタの電荷の有無により情報を記憶
している。ここで、ＤＲＡＭでは、メモリセルトランジ
スタの他の拡散領域に接続されたビット線からメモリセ
ルトランジスタを介して情報がキャパシタに書き込ま
れ、あるいはキャパシタから情報がビット線に読み出さ
れるように構成されている。このようなＤＲＡＭにおい
て、情報の書き込み、読み出しを行う経路となるビット
線は、動作の高速化を図るためにできるだけ抵抗の小さ
い配線材料が用いられて構成され、最近では金属材料の
一種であるタングステン（Ｗ）膜が好んで用いられてい
る。
Ｓ型トランジスタから成るメモリセルトランジスタと、
このメモリセルトランジスタの１つの拡散領域に接続さ
れたキャパシタ（容量素子）とにより１つのメモリセル
を構成して、キャパシタの電荷の有無により情報を記憶
している。ここで、ＤＲＡＭでは、メモリセルトランジ
スタの他の拡散領域に接続されたビット線からメモリセ
ルトランジスタを介して情報がキャパシタに書き込ま
れ、あるいはキャパシタから情報がビット線に読み出さ
れるように構成されている。このようなＤＲＡＭにおい
て、情報の書き込み、読み出しを行う経路となるビット
線は、動作の高速化を図るためにできるだけ抵抗の小さ
い配線材料が用いられて構成され、最近では金属材料の
一種であるタングステン（Ｗ）膜が好んで用いられてい
る。
【０００４】図１２は、上述のようにビット線としてＷ
膜を用いた従来のＤＲＡＭの構成を示す断面図である。
同ＤＲＡＭは、同図に示すように、例えばＰ型シリコン
基板１に周知のＬＯＣＯＳ（Local Oxidation of Silic
on）法あるいはＳＴＩ(Shallow Trench Isolation)法等
により形成された素子分離領域（フィールド絶縁膜）２
により複数の活性領域が区画され、１つの活性領域にメ
モリセル領域３が割り当てられるとともに、他の活性領
域に周辺回路領域４が割り当てられて、各領域３、４に
はそれぞれＭＯＳ型トランジスタから成るメモリセル５
及び周辺回路素子６が形成されている。メモリセル５を
構成するＭＯＳ型トランジスタは、ソース又はドレイン
領域となる一対のＮ型拡散領域７、８及び両領域７、８
間にゲート絶縁膜９を介して形成されたゲート電極１０
を備えるとともに、周辺回路素子６を構成するＭＯＳ型
トランジスタは、ソース又はドレイン領域となる一対の
Ｎ型拡散領域１１、１２及び両領域１１、１２間にゲー
ト絶縁膜１３を介して形成されたゲート電極１４を備え
ている。
膜を用いた従来のＤＲＡＭの構成を示す断面図である。
同ＤＲＡＭは、同図に示すように、例えばＰ型シリコン
基板１に周知のＬＯＣＯＳ（Local Oxidation of Silic
on）法あるいはＳＴＩ(Shallow Trench Isolation)法等
により形成された素子分離領域（フィールド絶縁膜）２
により複数の活性領域が区画され、１つの活性領域にメ
モリセル領域３が割り当てられるとともに、他の活性領
域に周辺回路領域４が割り当てられて、各領域３、４に
はそれぞれＭＯＳ型トランジスタから成るメモリセル５
及び周辺回路素子６が形成されている。メモリセル５を
構成するＭＯＳ型トランジスタは、ソース又はドレイン
領域となる一対のＮ型拡散領域７、８及び両領域７、８
間にゲート絶縁膜９を介して形成されたゲート電極１０
を備えるとともに、周辺回路素子６を構成するＭＯＳ型
トランジスタは、ソース又はドレイン領域となる一対の
Ｎ型拡散領域１１、１２及び両領域１１、１２間にゲー
ト絶縁膜１３を介して形成されたゲート電極１４を備え
ている。
【０００５】メモリセル５及び周辺回路素子６は、シリ
コン酸化膜から成る第１の層間絶縁膜１６で覆われ、こ
の第１の層間絶縁膜１６にはメモリセル５のビット線に
接続されるＮ型拡散領域７を露出するコンタクトホール
１７が形成されて、このコンタクトホール１７内には例
えば燐がドープされたアモルファスシリコンから成るプ
ラグ層（第１のプラグ層）１８が埋め込まれている。ま
た、第１の層間絶縁膜１６上にはＰ(Plasma)−ＴＥＯＳ
（Tetraethylorthosilicate）酸化膜から成る第２の層
間絶縁膜２０が形成されている。
コン酸化膜から成る第１の層間絶縁膜１６で覆われ、こ
の第１の層間絶縁膜１６にはメモリセル５のビット線に
接続されるＮ型拡散領域７を露出するコンタクトホール
１７が形成されて、このコンタクトホール１７内には例
えば燐がドープされたアモルファスシリコンから成るプ
ラグ層（第１のプラグ層）１８が埋め込まれている。ま
た、第１の層間絶縁膜１６上にはＰ(Plasma)−ＴＥＯＳ
（Tetraethylorthosilicate）酸化膜から成る第２の層
間絶縁膜２０が形成されている。
【０００６】メモリセル５の第２の層間絶縁膜２０には
プラグ層１８を露出するコンタクトホール２２が形成さ
れて、このコンタクトホール２２内には例えば窒化チタ
ン（ＴｉＮ）膜及びチタン（Ｔｉ）膜の積層膜から成る
密着層（第１の密着層）２７を介してＷプラグ層（第２
のプラグ層）２８Ａが埋め込まれている。一方、周辺回
路素子６の第２の層間絶縁膜２０にはゲート電極１４を
露出するコンタクトホール２４及びＮ型拡散領域１２を
露出するコンタクトホール２５が形成されて、各コンタ
クトホール２４、２５内にもそれぞれＴｉＮ膜及びＴｉ
膜の積層膜から成る密着層２７を介してＷプラグ層２８
Ａが埋め込まれている。
プラグ層１８を露出するコンタクトホール２２が形成さ
れて、このコンタクトホール２２内には例えば窒化チタ
ン（ＴｉＮ）膜及びチタン（Ｔｉ）膜の積層膜から成る
密着層（第１の密着層）２７を介してＷプラグ層（第２
のプラグ層）２８Ａが埋め込まれている。一方、周辺回
路素子６の第２の層間絶縁膜２０にはゲート電極１４を
露出するコンタクトホール２４及びＮ型拡散領域１２を
露出するコンタクトホール２５が形成されて、各コンタ
クトホール２４、２５内にもそれぞれＴｉＮ膜及びＴｉ
膜の積層膜から成る密着層２７を介してＷプラグ層２８
Ａが埋め込まれている。
【０００７】そして、メモリセル５のＷプラグ層２８Ａ
上には密着層（第２の密着層）として働く窒化タングス
テン（ＷＮ）膜３０を介してＷ膜から成るビット線３１
Ａが形成されている。一方、周辺回路素子６のＷプラグ
層２８Ａ上には、それぞれＷＮ膜３０を介してＷ膜から
成る配線３１Ｂが形成されている。ここで、プラグ層１
８から密着層２７及びＷプラグ層２８Ａを介して第２の
層間絶縁膜２０上に引き出されたＷ膜から成るビット線
３１Ａは、紙面の奥行き方向に向かってＷＮ膜３０とと
もに第２の層間絶縁膜２０上に延在している。なお、図
１２では、メモリセル５にキャパシタを形成していない
段階の構成について示している。
上には密着層（第２の密着層）として働く窒化タングス
テン（ＷＮ）膜３０を介してＷ膜から成るビット線３１
Ａが形成されている。一方、周辺回路素子６のＷプラグ
層２８Ａ上には、それぞれＷＮ膜３０を介してＷ膜から
成る配線３１Ｂが形成されている。ここで、プラグ層１
８から密着層２７及びＷプラグ層２８Ａを介して第２の
層間絶縁膜２０上に引き出されたＷ膜から成るビット線
３１Ａは、紙面の奥行き方向に向かってＷＮ膜３０とと
もに第２の層間絶縁膜２０上に延在している。なお、図
１２では、メモリセル５にキャパシタを形成していない
段階の構成について示している。
【０００８】ところで、上述したようなＤＲＡＭでは、
第２の層間絶縁膜２０上に延在しているＷ膜から成るビ
ット線３１Ａは、第２の層間絶縁膜２０との密着性が良
くないので、第２の層間絶縁膜２０から剥がれ易いとい
う欠点が生ずる。
第２の層間絶縁膜２０上に延在しているＷ膜から成るビ
ット線３１Ａは、第２の層間絶縁膜２０との密着性が良
くないので、第２の層間絶縁膜２０から剥がれ易いとい
う欠点が生ずる。
【０００９】配線としてのＷ膜が層間絶縁膜から剥がれ
るのを防止するようにした半導体装置の製造方法が、例
えば特開平９−２８９２４７号公報に開示されている。
以下、図１３を参照して、同半導体装置の製造方法の構
成を工程順に説明する。まず、図１３（ａ）に示すよう
に、微量の銅等の金属を含むアルミニウム合金、ポリサ
イドから成る配線５２を絶縁膜５１上に形成した後、配
線５２上に高密度プラズマＣＶＤ（Chemical Vapor Dep
osition）法により層間絶縁膜としてシリコン酸化膜５
３を形成する。次に、図１３（ｂ）に示すように、ＣＭ
Ｐ（Chemical Mechanical Polishing）法により、シリ
コン酸化膜５３を研磨して平坦化する。
るのを防止するようにした半導体装置の製造方法が、例
えば特開平９−２８９２４７号公報に開示されている。
以下、図１３を参照して、同半導体装置の製造方法の構
成を工程順に説明する。まず、図１３（ａ）に示すよう
に、微量の銅等の金属を含むアルミニウム合金、ポリサ
イドから成る配線５２を絶縁膜５１上に形成した後、配
線５２上に高密度プラズマＣＶＤ（Chemical Vapor Dep
osition）法により層間絶縁膜としてシリコン酸化膜５
３を形成する。次に、図１３（ｂ）に示すように、ＣＭ
Ｐ（Chemical Mechanical Polishing）法により、シリ
コン酸化膜５３を研磨して平坦化する。
【００１０】次に、図１３（ｃ）に示すように、フォト
リソグラフィ法により、シリコン酸化膜５３にコンタク
トホール５４を形成する。次に、窒素雰囲気内で、３５
０〜４５０℃で、６０分間アニール処理を施して、シリ
コン酸化膜５３中に含まれている水素、アルゴン等の気
体を脱離させる。次に、図１３（ｄ）に示すように、ス
パッタ法等により（Ｔｉ／ＴｉＮ）から成る密着層５５
を形成した後、ＣＶＤ法によりＷ膜５６を形成する。
リソグラフィ法により、シリコン酸化膜５３にコンタク
トホール５４を形成する。次に、窒素雰囲気内で、３５
０〜４５０℃で、６０分間アニール処理を施して、シリ
コン酸化膜５３中に含まれている水素、アルゴン等の気
体を脱離させる。次に、図１３（ｄ）に示すように、ス
パッタ法等により（Ｔｉ／ＴｉＮ）から成る密着層５５
を形成した後、ＣＶＤ法によりＷ膜５６を形成する。
【００１１】上述のような半導体装置の製造方法によれ
ば、Ｗ膜５６の形成前にアニール処理を施すことによ
り、高密度プラズマＣＶＤ法によるシリコン酸化膜５３
の成膜時に、このシリコン酸化膜５３中に閉じ込められ
た水素、アルゴン等のガスを脱離させるので、Ｗ膜５６
の形成時にそのようなガスの脱離がなくなる。したがっ
て、脱ガスする際のガスに押されてＷ膜５６が剥離する
ことがなくなるとされている。
ば、Ｗ膜５６の形成前にアニール処理を施すことによ
り、高密度プラズマＣＶＤ法によるシリコン酸化膜５３
の成膜時に、このシリコン酸化膜５３中に閉じ込められ
た水素、アルゴン等のガスを脱離させるので、Ｗ膜５６
の形成時にそのようなガスの脱離がなくなる。したがっ
て、脱ガスする際のガスに押されてＷ膜５６が剥離する
ことがなくなるとされている。
【００１２】
【発明が解決しようとする課題】しかしながら、特開平
９−２８９２４７号公報記載の半導体装置の製造方法で
は、Ｗ膜形成後に上記３５０〜４５０℃のアニール処理
よりもさらに高温の熱処理が施された場合、Ｗ膜が層間
絶縁膜から剥離してしまうということが新たに見い出さ
れた。
９−２８９２４７号公報記載の半導体装置の製造方法で
は、Ｗ膜形成後に上記３５０〜４５０℃のアニール処理
よりもさらに高温の熱処理が施された場合、Ｗ膜が層間
絶縁膜から剥離してしまうということが新たに見い出さ
れた。
【００１３】この発明の発明者らが鋭意研究を重ねた結
果、この剥がれの原因は、Ｗ膜を形成した後、上記温度
よりも高温の熱処理が行われると、層間絶縁膜内に含ま
れている酸素を含むガスが外部に脱離（いわゆるデガ
ス）し、その酸素を含むガスによりＷ膜が酸化されて、
層間絶縁膜に対するＷ膜の密着性が悪化したためである
ことが判明した。また、この層間絶縁膜に含まれる酸素
を含むガスは、３５０〜４５０℃の温度下ではほとんど
脱離せず、より高温下において多量に脱離することがわ
かった。上記公報では、水素やアルゴンの脱ガスによっ
て、Ｗ膜が押し上げられて剥がれることを防止すること
を目的として、上記温度での熱処理を行っており、層間
絶縁膜からの酸素を含むガスのデガスによる剥がれの問
題については全く認識されていない。このため、上記公
報に記載の製造方法においては、３５０〜４５０℃のア
ニール処理後も、酸素を含むガスが層間絶縁膜内に多量
に残存しており、その後の工程において、より高温の熱
処理が行われると、酸素を含むガスのデガスにより、Ｗ
膜が酸化されて、層間絶縁膜から剥がれてしまうことに
なる。
果、この剥がれの原因は、Ｗ膜を形成した後、上記温度
よりも高温の熱処理が行われると、層間絶縁膜内に含ま
れている酸素を含むガスが外部に脱離（いわゆるデガ
ス）し、その酸素を含むガスによりＷ膜が酸化されて、
層間絶縁膜に対するＷ膜の密着性が悪化したためである
ことが判明した。また、この層間絶縁膜に含まれる酸素
を含むガスは、３５０〜４５０℃の温度下ではほとんど
脱離せず、より高温下において多量に脱離することがわ
かった。上記公報では、水素やアルゴンの脱ガスによっ
て、Ｗ膜が押し上げられて剥がれることを防止すること
を目的として、上記温度での熱処理を行っており、層間
絶縁膜からの酸素を含むガスのデガスによる剥がれの問
題については全く認識されていない。このため、上記公
報に記載の製造方法においては、３５０〜４５０℃のア
ニール処理後も、酸素を含むガスが層間絶縁膜内に多量
に残存しており、その後の工程において、より高温の熱
処理が行われると、酸素を含むガスのデガスにより、Ｗ
膜が酸化されて、層間絶縁膜から剥がれてしまうことに
なる。
【００１４】この発明は、上述の事情に鑑みてなされた
もので、Ｗ膜形成後に熱処理が施された場合でも層間絶
縁膜に含まれている酸素を含むガスに起因したＷ膜の剥
がれを防止することができるようにした半導体装置の製
造方法を提供することを目的としている。
もので、Ｗ膜形成後に熱処理が施された場合でも層間絶
縁膜に含まれている酸素を含むガスに起因したＷ膜の剥
がれを防止することができるようにした半導体装置の製
造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体装置の製造方法に係
り、層間絶縁膜上に金属膜を形成する工程と、上記金属
膜の形成前に上記層間絶縁膜内に含まれている酸素を含
むガスを脱離させる工程とを含むことを特徴としてい
る。
に、請求項１記載の発明は、半導体装置の製造方法に係
り、層間絶縁膜上に金属膜を形成する工程と、上記金属
膜の形成前に上記層間絶縁膜内に含まれている酸素を含
むガスを脱離させる工程とを含むことを特徴としてい
る。
【００１６】また、請求項２記載の発明は、請求項１記
載の半導体装置の製造方法に係り、上記酸素を含むガス
を脱離させる工程は、アニール処理工程であることを特
徴としている。
載の半導体装置の製造方法に係り、上記酸素を含むガス
を脱離させる工程は、アニール処理工程であることを特
徴としている。
【００１７】また、請求項３記載の発明は、請求項２記
載の半導体装置の製造方法に係り、上記アニール処理工
程を、上記金属膜形成後に行われる製造工程の内最も高
温の熱が加わる工程の熱処理の温度よりも高い温度で行
うことを特徴としている。
載の半導体装置の製造方法に係り、上記アニール処理工
程を、上記金属膜形成後に行われる製造工程の内最も高
温の熱が加わる工程の熱処理の温度よりも高い温度で行
うことを特徴としている。
【００１８】また、請求項４記載の発明は、請求項３記
載の半導体装置の製造方法に係り、上記金属膜上にシリ
コン窒化膜を形成する工程をさらに含み、上記最も高温
の熱が加わる工程は上記シリコン窒化膜を形成する工程
であることを特徴としている。
載の半導体装置の製造方法に係り、上記金属膜上にシリ
コン窒化膜を形成する工程をさらに含み、上記最も高温
の熱が加わる工程は上記シリコン窒化膜を形成する工程
であることを特徴としている。
【００１９】また、請求項５記載の発明は、請求項２、
３又は４記載の半導体装置の製造方法に係り、上記アニ
ール処理工程を、７００〜８００℃で行うことを特徴と
している。
３又は４記載の半導体装置の製造方法に係り、上記アニ
ール処理工程を、７００〜８００℃で行うことを特徴と
している。
【００２０】また、請求項６記載の発明は、請求項４記
載の半導体装置の製造方法に係り、上記シリコン窒化膜
をパターニングする工程と、上記パターニングされたシ
リコン窒化膜をマスクとして上記金属膜をパターニング
し所望の配線を形成する工程とをさらに含むことを特徴
としている。
載の半導体装置の製造方法に係り、上記シリコン窒化膜
をパターニングする工程と、上記パターニングされたシ
リコン窒化膜をマスクとして上記金属膜をパターニング
し所望の配線を形成する工程とをさらに含むことを特徴
としている。
【００２１】また、請求項７記載の発明は、半導体装置
の製造方法に係り、層間絶縁膜上に金属膜を形成する工
程と、上記層間絶縁膜の形成後、上記金属膜の形成前
に、７００〜８００℃のアニール処理を行なう工程とを
含むことを特徴としている。
の製造方法に係り、層間絶縁膜上に金属膜を形成する工
程と、上記層間絶縁膜の形成後、上記金属膜の形成前
に、７００〜８００℃のアニール処理を行なう工程とを
含むことを特徴としている。
【００２２】また、請求項８記載の発明は、請求項７記
載の半導体装置の製造方法に係り、上記金属膜上に７０
０〜７５０℃の温度下でシリコン窒化膜を形成する工程
をさらに含むことを特徴としている。
載の半導体装置の製造方法に係り、上記金属膜上に７０
０〜７５０℃の温度下でシリコン窒化膜を形成する工程
をさらに含むことを特徴としている。
【００２３】また、請求項９記載の発明は、半導体装置
の製造方法に係り、半導体基板にメモリセル領域及び周
辺回路領域を形成し、各領域にそれぞれメモリセル及び
周辺回路素子を形成する工程と、上記半導体基板の全面
に第１の層間絶縁膜を形成した後、該第１の層間絶縁膜
に上記メモリセルのビット線に接続される拡散領域を露
出するコンタクトホールを形成した後、該コンタクトホ
ールに第１のプラグ層を埋め込む工程と、上記半導体基
板の全面に第２の層間絶縁膜を形成した後、上記第２の
層間絶縁膜内に含まれている酸素を含むガスを脱離させ
る工程と、上記第２の層間絶縁膜に上記第１のプラグ層
を露出するコンタクトホールを形成した後、該コンタク
トホールに金属膜から成る第２のプラグ層を埋め込む工
程と、上記半導体基板の全面に上記第２のプラグ層と接
続されるように金属膜を形成する工程と、上記金属膜を
所望の形状にパターニングしてビット線を形成する工程
とを含むことを特徴としている。
の製造方法に係り、半導体基板にメモリセル領域及び周
辺回路領域を形成し、各領域にそれぞれメモリセル及び
周辺回路素子を形成する工程と、上記半導体基板の全面
に第１の層間絶縁膜を形成した後、該第１の層間絶縁膜
に上記メモリセルのビット線に接続される拡散領域を露
出するコンタクトホールを形成した後、該コンタクトホ
ールに第１のプラグ層を埋め込む工程と、上記半導体基
板の全面に第２の層間絶縁膜を形成した後、上記第２の
層間絶縁膜内に含まれている酸素を含むガスを脱離させ
る工程と、上記第２の層間絶縁膜に上記第１のプラグ層
を露出するコンタクトホールを形成した後、該コンタク
トホールに金属膜から成る第２のプラグ層を埋め込む工
程と、上記半導体基板の全面に上記第２のプラグ層と接
続されるように金属膜を形成する工程と、上記金属膜を
所望の形状にパターニングしてビット線を形成する工程
とを含むことを特徴としている。
【００２４】また、請求項１０記載の発明は、半導体装
置の製造方法に係り、半導体基板にメモリセル領域及び
周辺回路領域を形成し、各領域にそれぞれメモリセル及
び周辺回路素子を形成する工程と、上記半導体基板の全
面に第１の層間絶縁膜を形成した後、該第１の層間絶縁
膜に上記メモリセルのビット線に接続される拡散領域を
露出するコンタクトホールを形成した後、該コンタクト
ホールに第１のプラグ層を埋め込む工程と、上記半導体
基板の全面に第２の層間絶縁膜を形成した後、アニール
処理して上記第２の層間絶縁膜内に含まれている酸素を
含むガスを脱離させる工程と、上記第２の層間絶縁膜に
上記第１のプラグ層を露出するコンタクトホールを形成
した後、該コンタクトホールに金属膜から成る第２のプ
ラグ層を埋め込む工程と、上記半導体基板の全面に上記
第２のプラグ層と接続されるように金属膜を形成する工
程と、上記金属膜を所望の形状にパターニングしてビッ
ト線を形成する工程とを含むことを特徴としている。
置の製造方法に係り、半導体基板にメモリセル領域及び
周辺回路領域を形成し、各領域にそれぞれメモリセル及
び周辺回路素子を形成する工程と、上記半導体基板の全
面に第１の層間絶縁膜を形成した後、該第１の層間絶縁
膜に上記メモリセルのビット線に接続される拡散領域を
露出するコンタクトホールを形成した後、該コンタクト
ホールに第１のプラグ層を埋め込む工程と、上記半導体
基板の全面に第２の層間絶縁膜を形成した後、アニール
処理して上記第２の層間絶縁膜内に含まれている酸素を
含むガスを脱離させる工程と、上記第２の層間絶縁膜に
上記第１のプラグ層を露出するコンタクトホールを形成
した後、該コンタクトホールに金属膜から成る第２のプ
ラグ層を埋め込む工程と、上記半導体基板の全面に上記
第２のプラグ層と接続されるように金属膜を形成する工
程と、上記金属膜を所望の形状にパターニングしてビッ
ト線を形成する工程とを含むことを特徴としている。
【００２５】また、請求項１１記載の発明は、請求項９
記載の半導体装置の製造方法に係り、上記第２の層間絶
縁膜内に含まれている酸素を含むガスを脱離させる工程
は、窒素雰囲気内で、７００〜８００℃でアニール処理
を行うことを特徴としている。
記載の半導体装置の製造方法に係り、上記第２の層間絶
縁膜内に含まれている酸素を含むガスを脱離させる工程
は、窒素雰囲気内で、７００〜８００℃でアニール処理
を行うことを特徴としている。
【００２６】また、請求項１２記載の発明は、請求項１
０記載の半導体装置の製造方法に係り、上記アニール処
理を、窒素雰囲気内で、７００〜８００℃で行なうこと
を特徴としている。
０記載の半導体装置の製造方法に係り、上記アニール処
理を、窒素雰囲気内で、７００〜８００℃で行なうこと
を特徴としている。
【００２７】また、請求項１３記載の発明は、請求項９
又は１０記載の半導体装置の製造方法に係り、上記ビッ
ト線を形成する工程は、上記金属膜上にシリコン窒化膜
を形成する工程と、上記シリコン窒化膜をパターニング
してマスク層を形成する工程と、上記パターニングされ
たシリコン窒化膜をマスクとして上記金属膜をビット線
形状にパターニングする工程とを含むことを特徴として
いる。
又は１０記載の半導体装置の製造方法に係り、上記ビッ
ト線を形成する工程は、上記金属膜上にシリコン窒化膜
を形成する工程と、上記シリコン窒化膜をパターニング
してマスク層を形成する工程と、上記パターニングされ
たシリコン窒化膜をマスクとして上記金属膜をビット線
形状にパターニングする工程とを含むことを特徴として
いる。
【００２８】また、請求項１４記載の発明は、請求項１
３記載の半導体装置の製造方法に係り、上記シリコン窒
化膜を形成する工程は、７００〜７５０℃で行なうこと
を特徴としている。
３記載の半導体装置の製造方法に係り、上記シリコン窒
化膜を形成する工程は、７００〜７５０℃で行なうこと
を特徴としている。
【００２９】また、請求項１５記載の発明は、請求項１
乃至１４のいずれか１に記載の半導体装置の製造方法に
係り、上記層間絶縁膜として、Ｐ−ＴＥＯＳ酸化膜を用
いることを特徴としている。
乃至１４のいずれか１に記載の半導体装置の製造方法に
係り、上記層間絶縁膜として、Ｐ−ＴＥＯＳ酸化膜を用
いることを特徴としている。
【００３０】また、請求項１６記載の発明は、請求項１
乃至１４のいずれか１に記載の半導体装置の製造方法に
係り、上記金属膜として、Ｗ膜又はＴｉ膜を用いること
を特徴としている。
乃至１４のいずれか１に記載の半導体装置の製造方法に
係り、上記金属膜として、Ｗ膜又はＴｉ膜を用いること
を特徴としている。
【００３１】また、請求項１７記載の発明は、請求項１
乃至１４のいずれか１に記載の半導体装置の製造方法に
係り、上記金属膜は、上記第２の層間絶縁膜に対する上
記金属膜の密着性を向上させる密着層を介して上記第２
の層間絶縁膜上に形成することを特徴としている。
乃至１４のいずれか１に記載の半導体装置の製造方法に
係り、上記金属膜は、上記第２の層間絶縁膜に対する上
記金属膜の密着性を向上させる密着層を介して上記第２
の層間絶縁膜上に形成することを特徴としている。
【００３２】また、請求項１８記載の発明は、請求項１
７記載の半導体装置の製造方法に係り、上記密着層とし
て、ＷＮ膜、ＴｉＷ膜又はＴｉＮ膜を用いることを特徴
としている。
７記載の半導体装置の製造方法に係り、上記密着層とし
て、ＷＮ膜、ＴｉＷ膜又はＴｉＮ膜を用いることを特徴
としている。
【００３３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１〜図４は、この発明の第１実施例である半導体装置
の製造方法の構成を工程順に示す工程図である。以下、
図１〜図４を参照して同半導体装置の製造方法について
工程順に説明する。まず、図１（ａ）に示すように、例
えばＰ型シリコン基板１を用いて、周知のＬＯＣＯＳ法
あるいはＳＴＩ法等により素子分離領域（フィールド絶
縁膜）２を形成して複数の活性領域を絶縁分離して、メ
モリセル領域３及び周辺回路領域４に、それぞれＭＯＳ
型トランジスタから成るメモリセル５及び周辺回路素子
６を形成する。メモリセル５を構成するＭＯＳ型トラン
ジスタは、ソース又はドレイン領域となる一対のＮ型拡
散領域７、８及び両領域７、８間にゲート絶縁膜９を介
して形成されたゲート電極１０を備えるとともに、周辺
回路素子６を構成するＭＯＳ型トランジスタは、ソース
又はドレイン領域となる一対のＮ型拡散領域１１、１２
及び両領域１１、１２間にゲート絶縁膜１３を介して形
成されたゲート電極１４を備えている。一対のＮ型拡散
領域７、８及び１１、１２は、燐（Ｐ）等の所望のＮ型
不純物をイオン注入した後、活性化のためのアニール処
理を施して形成される。このアニール処理の温度は、略
８００℃が上限として設定される。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１〜図４は、この発明の第１実施例である半導体装置
の製造方法の構成を工程順に示す工程図である。以下、
図１〜図４を参照して同半導体装置の製造方法について
工程順に説明する。まず、図１（ａ）に示すように、例
えばＰ型シリコン基板１を用いて、周知のＬＯＣＯＳ法
あるいはＳＴＩ法等により素子分離領域（フィールド絶
縁膜）２を形成して複数の活性領域を絶縁分離して、メ
モリセル領域３及び周辺回路領域４に、それぞれＭＯＳ
型トランジスタから成るメモリセル５及び周辺回路素子
６を形成する。メモリセル５を構成するＭＯＳ型トラン
ジスタは、ソース又はドレイン領域となる一対のＮ型拡
散領域７、８及び両領域７、８間にゲート絶縁膜９を介
して形成されたゲート電極１０を備えるとともに、周辺
回路素子６を構成するＭＯＳ型トランジスタは、ソース
又はドレイン領域となる一対のＮ型拡散領域１１、１２
及び両領域１１、１２間にゲート絶縁膜１３を介して形
成されたゲート電極１４を備えている。一対のＮ型拡散
領域７、８及び１１、１２は、燐（Ｐ）等の所望のＮ型
不純物をイオン注入した後、活性化のためのアニール処
理を施して形成される。このアニール処理の温度は、略
８００℃が上限として設定される。
【００３４】次に、図１（ｂ）に示すように、ＣＶＤ法
により全面にシリコン酸化膜から成る膜厚が２００〜４
００ｎｍの第１の層間絶縁膜１６を形成した後、フォト
リソグラフィ法によりメモリセル５の第１の層間絶縁膜
１６に、ビット線に接続されるＮ型拡散領域７を露出す
るコンタクトホール１７を形成する。次に、ＣＶＤ法に
より全面に例えば燐がドープされたアモルファスシリコ
ンから成る導電膜を形成した後、エッチバックにより不
要な導電膜を除去して、コンタクトホール１７内にプラ
グ層（第１のプラグ層）１８を埋め込む。
により全面にシリコン酸化膜から成る膜厚が２００〜４
００ｎｍの第１の層間絶縁膜１６を形成した後、フォト
リソグラフィ法によりメモリセル５の第１の層間絶縁膜
１６に、ビット線に接続されるＮ型拡散領域７を露出す
るコンタクトホール１７を形成する。次に、ＣＶＤ法に
より全面に例えば燐がドープされたアモルファスシリコ
ンから成る導電膜を形成した後、エッチバックにより不
要な導電膜を除去して、コンタクトホール１７内にプラ
グ層（第１のプラグ層）１８を埋め込む。
【００３５】次に、図１（ｃ）に示すように、Ｐ−ＣＶ
Ｄ法により、全面にＰ−ＴＥＯＳ酸化膜から成る膜厚が
１５０〜３００ｎｍの第２の層間絶縁膜２０を形成す
る。次に、基板１を、窒素雰囲気内で、７００〜７５０
℃で、１〜３０分間アニール処理を施して、第２の層間
絶縁膜２０内に含まれている酸素を含むガスを脱離させ
る。このアニール処理の温度の上限は、図１（ａ）工程
において形成されたソース又はドレイン領域を構成する
各拡散領域７、８及び１１、１２の再拡散を生じさせな
い温度に設定される。
Ｄ法により、全面にＰ−ＴＥＯＳ酸化膜から成る膜厚が
１５０〜３００ｎｍの第２の層間絶縁膜２０を形成す
る。次に、基板１を、窒素雰囲気内で、７００〜７５０
℃で、１〜３０分間アニール処理を施して、第２の層間
絶縁膜２０内に含まれている酸素を含むガスを脱離させ
る。このアニール処理の温度の上限は、図１（ａ）工程
において形成されたソース又はドレイン領域を構成する
各拡散領域７、８及び１１、１２の再拡散を生じさせな
い温度に設定される。
【００３６】次に、図２（ｄ）に示すように、レジスト
を塗布してレジスト膜２１をメモリセル領域３に選択的
に形成した後、このレジスト膜２１をマスクとして第２
の層間絶縁膜２０にドライエッチングを施して、プラグ
層１８を露出するコンタクトホール２２を形成する。次
に、レジスト膜２１を除去した後、図２（ｅ）に示すよ
うに、新たにレジストを塗布してレジスト膜２３を周辺
回路領域４に選択的に形成した後、このレジスト膜２３
をマスクとしてドライエッチングを施して、ゲート電極
１４及びＮ型領域１２をそれぞれ露出するコンタクトホ
ール２４、２５を形成する。
を塗布してレジスト膜２１をメモリセル領域３に選択的
に形成した後、このレジスト膜２１をマスクとして第２
の層間絶縁膜２０にドライエッチングを施して、プラグ
層１８を露出するコンタクトホール２２を形成する。次
に、レジスト膜２１を除去した後、図２（ｅ）に示すよ
うに、新たにレジストを塗布してレジスト膜２３を周辺
回路領域４に選択的に形成した後、このレジスト膜２３
をマスクとしてドライエッチングを施して、ゲート電極
１４及びＮ型領域１２をそれぞれ露出するコンタクトホ
ール２４、２５を形成する。
【００３７】次に、図２（ｆ）に示すように、スパッタ
法により全面に膜厚が略１０ｎｍのＴｉ膜及び膜厚が略
３０ｎｍのＴｉＮ膜を順次に形成して、密着層（第１の
密着層）２７を形成する。
法により全面に膜厚が略１０ｎｍのＴｉ膜及び膜厚が略
３０ｎｍのＴｉＮ膜を順次に形成して、密着層（第１の
密着層）２７を形成する。
【００３８】次に、図３（ｇ）に示すように、ＣＶＤ法
により全面に膜厚が略４００ｎｍのＷ膜２８を形成す
る。次に、図３（ｈ）に示すように、ＣＭＰ法により、
不要なＷ膜２８を除去して、各コンタクトホール２２、
２４、２５内にＷプラグ層（第２のプラグ層）２８Ａを
埋め込む。
により全面に膜厚が略４００ｎｍのＷ膜２８を形成す
る。次に、図３（ｈ）に示すように、ＣＭＰ法により、
不要なＷ膜２８を除去して、各コンタクトホール２２、
２４、２５内にＷプラグ層（第２のプラグ層）２８Ａを
埋め込む。
【００３９】次に、図３（ｉ）に示すように、スパッタ
法により全面に膜厚が略１０ｎｍのＷＮ膜３０及び膜厚
が略４０ｎｍのＷ膜３１を順次に形成する。ここで、Ｗ
膜３１はビット線を形成するためのものである。また、
ＷＮ膜３０は、タングステン膜３１を第２の層間絶縁膜
２０上に密着性良く形成するための密着層（第２の密着
層）として用いている。
法により全面に膜厚が略１０ｎｍのＷＮ膜３０及び膜厚
が略４０ｎｍのＷ膜３１を順次に形成する。ここで、Ｗ
膜３１はビット線を形成するためのものである。また、
ＷＮ膜３０は、タングステン膜３１を第２の層間絶縁膜
２０上に密着性良く形成するための密着層（第２の密着
層）として用いている。
【００４０】次に、図４（j）に示すように、ＣＶＤ法
により基板１を略７００℃に保持して、全面に膜厚が略
１５０ｎｍの窒化膜（ＳｉＮ）３２を形成する。この窒
化膜３２は、Ｗ膜３１をパターニングするときのマスク
膜として用いるためのものである。このＷ膜３１のパタ
ーニングのときに、通常の導電膜あるいは絶縁膜のパタ
ーニング時に用いているレジスト膜をマスク膜として用
いることは、レジスト膜とＷ膜との選択比が十分にとれ
ないので、ふさわしくない。なお、窒化膜３２の形成
は、上記７００℃に限らずに、７００〜７５０℃で行う
ことが好ましい。
により基板１を略７００℃に保持して、全面に膜厚が略
１５０ｎｍの窒化膜（ＳｉＮ）３２を形成する。この窒
化膜３２は、Ｗ膜３１をパターニングするときのマスク
膜として用いるためのものである。このＷ膜３１のパタ
ーニングのときに、通常の導電膜あるいは絶縁膜のパタ
ーニング時に用いているレジスト膜をマスク膜として用
いることは、レジスト膜とＷ膜との選択比が十分にとれ
ないので、ふさわしくない。なお、窒化膜３２の形成
は、上記７００℃に限らずに、７００〜７５０℃で行う
ことが好ましい。
【００４１】窒化膜３２は上記のように略７００℃で形
成されるが、図１（ｃ）工程において、アニール処理を
施したことにより第２の層間絶縁膜２０内に含まれてい
る酸素を含むガスが既に脱離されているので、この窒化
膜３２の形成工程においては、層間絶縁膜２０からの酸
素を含むガスの脱離はほとんどない。このため、窒化膜
３２を形成することによって、Ｗ膜３１に応力が加わる
が、Ｗ膜３１はＷＮ膜３０を介して密着性良く第２層間
絶縁膜２０上に保持されている。
成されるが、図１（ｃ）工程において、アニール処理を
施したことにより第２の層間絶縁膜２０内に含まれてい
る酸素を含むガスが既に脱離されているので、この窒化
膜３２の形成工程においては、層間絶縁膜２０からの酸
素を含むガスの脱離はほとんどない。このため、窒化膜
３２を形成することによって、Ｗ膜３１に応力が加わる
が、Ｗ膜３１はＷＮ膜３０を介して密着性良く第２層間
絶縁膜２０上に保持されている。
【００４２】次に、図４（ｋ）に示すように、フォトリ
ソグラフィ法により窒化膜３２を所望の形状のマスク膜
にパターニングする。次に、図４（ｌ）に示すように、
残っている窒化膜３２をマスクとして、Ｗ膜３１及びＷ
Ｎ膜３０に順次にドライエッチングを施して、パターニ
ングする。以上の一連の製造工程により、Ｗ膜３１が所
望の形状にパターニングされてビット線３１Ａが形成さ
れる。なお、このビット線３１Ａは、紙面の奥行き方向
に向かってＷＮ膜３０を介して第２の層間絶縁膜２０上
に延在している。また、集積回路素子６には、Ｗ膜３１
が所望の形状にパターニングされて配線３１Ｂが形成さ
れる。この後は、メモリセル５の他方の拡散領域８に接
続するようにキャパシタを形成すべく、必要なプロセス
工程を施すより、図１２に示したようなＤＲＡＭを完成
させる。
ソグラフィ法により窒化膜３２を所望の形状のマスク膜
にパターニングする。次に、図４（ｌ）に示すように、
残っている窒化膜３２をマスクとして、Ｗ膜３１及びＷ
Ｎ膜３０に順次にドライエッチングを施して、パターニ
ングする。以上の一連の製造工程により、Ｗ膜３１が所
望の形状にパターニングされてビット線３１Ａが形成さ
れる。なお、このビット線３１Ａは、紙面の奥行き方向
に向かってＷＮ膜３０を介して第２の層間絶縁膜２０上
に延在している。また、集積回路素子６には、Ｗ膜３１
が所望の形状にパターニングされて配線３１Ｂが形成さ
れる。この後は、メモリセル５の他方の拡散領域８に接
続するようにキャパシタを形成すべく、必要なプロセス
工程を施すより、図１２に示したようなＤＲＡＭを完成
させる。
【００４３】図５〜図７は、この例の半導体装置の製造
方法により製造される半導体装置のＴＤＳ（Thermal de
sorption spectroscopy）分析結果を示し、縦軸は強度
（脱離ガス量に相当）、横軸は温度を示している。図５
〜図７はそれぞれ分析ガス種としてＨ2Ｏ（質量数＝１
８）、ＯＨ（質量数＝１７）及びＯ（質量数１６）を選
んだ場合の分析結果を示しており、いずれも酸素を含む
ガスを対象としている。ここで、図５〜図７は、脱離ガ
ス（デガス）の定量化は困難なため、脱離ガス量を強度
として示している。強度が大きいほど、層間絶縁膜とな
るＰ−ＴＥＯＳ酸化膜から分析時に酸素を含むガスが多
量に脱離していることを意味しており、強度が大きいほ
ど、製造工程において同ガスを層間絶縁膜の外部へ脱離
させることができなかったことを意味している。ここ
で、分析サンプルとして、略３００ｎｍの膜厚のＰ−Ｔ
ＥＯＳ酸化膜を形成しただけのシリコン基板（サンプル
Ａ）、略３００ｎｍの膜厚のＰ−ＴＥＯＳ酸化膜を形成
した後に、７００℃で１分間、ＲＴＡ(Rapid Thermal A
nnealing)処理を施したシリコン基板（サンプルＢ）及
び略３００ｎｍの膜厚のＰ−ＴＥＯＳ酸化膜を形成した
後に、窒素雰囲気中で７５０℃で１０分間、アニール処
理を施したシリコン基板（サンプルＣ；この発明の相当
品）の、３種類のサンプルを用意した。
方法により製造される半導体装置のＴＤＳ（Thermal de
sorption spectroscopy）分析結果を示し、縦軸は強度
（脱離ガス量に相当）、横軸は温度を示している。図５
〜図７はそれぞれ分析ガス種としてＨ2Ｏ（質量数＝１
８）、ＯＨ（質量数＝１７）及びＯ（質量数１６）を選
んだ場合の分析結果を示しており、いずれも酸素を含む
ガスを対象としている。ここで、図５〜図７は、脱離ガ
ス（デガス）の定量化は困難なため、脱離ガス量を強度
として示している。強度が大きいほど、層間絶縁膜とな
るＰ−ＴＥＯＳ酸化膜から分析時に酸素を含むガスが多
量に脱離していることを意味しており、強度が大きいほ
ど、製造工程において同ガスを層間絶縁膜の外部へ脱離
させることができなかったことを意味している。ここ
で、分析サンプルとして、略３００ｎｍの膜厚のＰ−Ｔ
ＥＯＳ酸化膜を形成しただけのシリコン基板（サンプル
Ａ）、略３００ｎｍの膜厚のＰ−ＴＥＯＳ酸化膜を形成
した後に、７００℃で１分間、ＲＴＡ(Rapid Thermal A
nnealing)処理を施したシリコン基板（サンプルＢ）及
び略３００ｎｍの膜厚のＰ−ＴＥＯＳ酸化膜を形成した
後に、窒素雰囲気中で７５０℃で１０分間、アニール処
理を施したシリコン基板（サンプルＣ；この発明の相当
品）の、３種類のサンプルを用意した。
【００４４】図５〜図７の分析結果から明らかなよう
に、サンプルＡは、いずれにおいても４５０〜５００℃
付近からガスの脱離が開始して、以後温度上昇とともに
脱離ガス量が急激に増加している。そして、略７００℃
付近をピークとして、以後温度上昇とともに脱離ガス量
は急激に減少している。また、サンプルＢは、７５０〜
８００℃において脱離ガス量が増加しているが、サンプ
ルＡよりは著しく少なくなっている。一方、サンプルＣ
は、略８００℃以下では脱離ガス量は若干認められる
が、サンプルＡ、サンプルＢと比較するとその量は極め
て僅かである。
に、サンプルＡは、いずれにおいても４５０〜５００℃
付近からガスの脱離が開始して、以後温度上昇とともに
脱離ガス量が急激に増加している。そして、略７００℃
付近をピークとして、以後温度上昇とともに脱離ガス量
は急激に減少している。また、サンプルＢは、７５０〜
８００℃において脱離ガス量が増加しているが、サンプ
ルＡよりは著しく少なくなっている。一方、サンプルＣ
は、略８００℃以下では脱離ガス量は若干認められる
が、サンプルＡ、サンプルＢと比較するとその量は極め
て僅かである。
【００４５】図５〜図７の分析結果は、サンプルＣにお
いては、脱離ガス量がほとんどなく、図１（ｃ）工程の
アニール処理に相当したアニール処理を施すことによっ
て、Ｐ−ＴＥＯＳ酸化膜に含まれていた酸素を含むガス
は予めほとんど脱離させることができたことを示してい
る。
いては、脱離ガス量がほとんどなく、図１（ｃ）工程の
アニール処理に相当したアニール処理を施すことによっ
て、Ｐ−ＴＥＯＳ酸化膜に含まれていた酸素を含むガス
は予めほとんど脱離させることができたことを示してい
る。
【００４６】図９及び図１０は、この例の半導体装置の
製造方法により製造される半導体装置のピーリングテス
ト（テープテスト）評価結果を示している。このピーリ
ングテストは、予めサンプルとして用意したシリコン基
板に、ダイアモンドカッターにより例えば幅が１ｍｍで
１０本×１０本の正方形格子を形成した後に、その正方
形切りカギ上にピーリングテスト用のテープを貼り付け
て、剥がすことで、正方形格子がひとつでも剥がれてい
たら（顕微鏡で確認する）、膜剥がれ発生（ＮＧ）とみ
なす剥がれ評価方法である。
製造方法により製造される半導体装置のピーリングテス
ト（テープテスト）評価結果を示している。このピーリ
ングテストは、予めサンプルとして用意したシリコン基
板に、ダイアモンドカッターにより例えば幅が１ｍｍで
１０本×１０本の正方形格子を形成した後に、その正方
形切りカギ上にピーリングテスト用のテープを貼り付け
て、剥がすことで、正方形格子がひとつでも剥がれてい
たら（顕微鏡で確認する）、膜剥がれ発生（ＮＧ）とみ
なす剥がれ評価方法である。
【００４７】まず、図８にそれぞれ示すような、サンプ
ル、サンプル及びサンプルを用意して予備テスト
を行った。サンプルは、シリコン基板４１上にＰ−Ｔ
ＥＯＳ酸化膜４２、スパッタＷＮ膜４３、スパッタＷ膜
４４及び窒化膜４５が形成された構造を有し、サンプル
は、シリコン基板４１上に熱酸化膜４６、スパッタＷ
Ｎ膜４３、スパッタＷ膜４４及び窒化膜４５が形成され
た構造を有している。
ル、サンプル及びサンプルを用意して予備テスト
を行った。サンプルは、シリコン基板４１上にＰ−Ｔ
ＥＯＳ酸化膜４２、スパッタＷＮ膜４３、スパッタＷ膜
４４及び窒化膜４５が形成された構造を有し、サンプル
は、シリコン基板４１上に熱酸化膜４６、スパッタＷ
Ｎ膜４３、スパッタＷ膜４４及び窒化膜４５が形成され
た構造を有している。
【００４８】図９は、予備テストの結果を示す図であ
る。ＮＯ．２〜ＮＯ．４は、いずれもＰ−ＴＥＯＳ酸化
膜４２にアニール処理を施さない場合は、１００ｎｍ以
上の窒化膜４５を形成すると、基板４１の中央部（ウエ
ハセンター）及び端部（ウエハエッジ）のいずれにおい
ても膜剥がれ（ＮＧ）が発生する。一方、ＮＯ．１では
窒化膜４５の膜厚が５０ｎｍと薄いので、Ｗ膜４４への
応力が小さいため、膜剥がれは発生しない（ＯＫ）。ま
た、ＮＯ．５では、熱酸化膜４６は基板４１自身の酸化
により形成された酸化膜であるため、Ｐ−ＴＥＯＳ酸化
膜に比べ膜質が緻密であり、酸素を含むガスのデガスが
少ないため、１００ｎｍ以上の窒化膜４５を形成して
も、膜剥がれ（ＮＧ）は発生しない。
る。ＮＯ．２〜ＮＯ．４は、いずれもＰ−ＴＥＯＳ酸化
膜４２にアニール処理を施さない場合は、１００ｎｍ以
上の窒化膜４５を形成すると、基板４１の中央部（ウエ
ハセンター）及び端部（ウエハエッジ）のいずれにおい
ても膜剥がれ（ＮＧ）が発生する。一方、ＮＯ．１では
窒化膜４５の膜厚が５０ｎｍと薄いので、Ｗ膜４４への
応力が小さいため、膜剥がれは発生しない（ＯＫ）。ま
た、ＮＯ．５では、熱酸化膜４６は基板４１自身の酸化
により形成された酸化膜であるため、Ｐ−ＴＥＯＳ酸化
膜に比べ膜質が緻密であり、酸素を含むガスのデガスが
少ないため、１００ｎｍ以上の窒化膜４５を形成して
も、膜剥がれ（ＮＧ）は発生しない。
【００４９】次に、図８に示すように、サンプル（こ
の発明の相当品）を用意してピーリングテストを行っ
た。サンプルは、シリコン基板４１上にＰ−ＴＥＯＳ
酸化膜４２、スパッタＷＮ膜４３、スパッタＷ膜４４及
び窒化膜４５（膜厚；２００ｎｍ）４５が形成された構
造を有し、Ｐ−ＴＥＯＳ酸化膜４２の形成後に、窒素雰
囲気中でアニール処理が施されている。
の発明の相当品）を用意してピーリングテストを行っ
た。サンプルは、シリコン基板４１上にＰ−ＴＥＯＳ
酸化膜４２、スパッタＷＮ膜４３、スパッタＷ膜４４及
び窒化膜４５（膜厚；２００ｎｍ）４５が形成された構
造を有し、Ｐ−ＴＥＯＳ酸化膜４２の形成後に、窒素雰
囲気中でアニール処理が施されている。
【００５０】図１０は、ピーリングテストの結果を示す
図である。ＮＯ．１は、アニール条件を７００℃で１分
間に設定した場合、ＮＯ．２はアニール条件を７００℃
で３０分に設定した場合、ＮＯ．３はアニール条件を７
５０℃で１０分に設定した場合、ＮＯ．４はアニール条
件を７５０℃で３０分間に設定した場合のそれぞれの結
果を示している。ＮＯ．１〜ＮＯ．４では、基板４１の
中央部（ウエハセンター）及び端部（ウエハエッジ）の
いずれにおいても膜剥がれ（ＮＧ）は発生せず、図１
（ｃ）工程のアニール処理に相当したアニール処理を施
すことによって、Ｐ−ＴＥＯＳ酸化膜に含まれていた酸
素を含むガスは予めほとんど脱離させることができたこ
とを示している。
図である。ＮＯ．１は、アニール条件を７００℃で１分
間に設定した場合、ＮＯ．２はアニール条件を７００℃
で３０分に設定した場合、ＮＯ．３はアニール条件を７
５０℃で１０分に設定した場合、ＮＯ．４はアニール条
件を７５０℃で３０分間に設定した場合のそれぞれの結
果を示している。ＮＯ．１〜ＮＯ．４では、基板４１の
中央部（ウエハセンター）及び端部（ウエハエッジ）の
いずれにおいても膜剥がれ（ＮＧ）は発生せず、図１
（ｃ）工程のアニール処理に相当したアニール処理を施
すことによって、Ｐ−ＴＥＯＳ酸化膜に含まれていた酸
素を含むガスは予めほとんど脱離させることができたこ
とを示している。
【００５１】上述したように、この例によれば、上記ア
ニール処理工程後に、Ｗ膜から成るビット線３１Ａを形
成することにより、この後に熱処理を施しても第２の層
間絶縁膜２０には酸素を含むガスが含まれていないの
で、ＷＮ３０及びビット線３１Ａが酸化されることはな
くなる。それゆえ、第２の層間絶縁膜２０に対するビッ
ト線３１Ａの密着性が悪化することはないため、ビット
線３１Ａが第２の層間絶縁膜２０から剥がれるのを防止
することができる。
ニール処理工程後に、Ｗ膜から成るビット線３１Ａを形
成することにより、この後に熱処理を施しても第２の層
間絶縁膜２０には酸素を含むガスが含まれていないの
で、ＷＮ３０及びビット線３１Ａが酸化されることはな
くなる。それゆえ、第２の層間絶縁膜２０に対するビッ
ト線３１Ａの密着性が悪化することはないため、ビット
線３１Ａが第２の層間絶縁膜２０から剥がれるのを防止
することができる。
【００５２】図１（ｃ）工程で行われるアニール処理の
温度の上限は、基板１に形成したソース又はドレイン領
域を構成する各Ｎ型拡散領域７、８及び１１、１２の再
拡散が発生しない、略８００℃に設定される。また、図
４（ｌ）工程でビット線のパターニング用マスクとして
用いられる窒化膜３２の形成後に、その成膜温度（上記
例では略７００℃）を越える熱処理工程が行われる場合
は、予めこの熱処理温度よりも高い温度に設定してアニ
ール処理を行う必要がある。なお、アニール処理の下限
の温度は、図５〜図７及び図１０にも示したように、略
７００℃に設定される。
温度の上限は、基板１に形成したソース又はドレイン領
域を構成する各Ｎ型拡散領域７、８及び１１、１２の再
拡散が発生しない、略８００℃に設定される。また、図
４（ｌ）工程でビット線のパターニング用マスクとして
用いられる窒化膜３２の形成後に、その成膜温度（上記
例では略７００℃）を越える熱処理工程が行われる場合
は、予めこの熱処理温度よりも高い温度に設定してアニ
ール処理を行う必要がある。なお、アニール処理の下限
の温度は、図５〜図７及び図１０にも示したように、略
７００℃に設定される。
【００５３】このように、この例によれば、Ｗ膜から成
るビット線３１Ａを形成する場合、Ｗ膜の下地となるＰ
−ＴＥＯＳ酸化膜から成る第２の層間絶縁膜２０を形成
した後に、窒素雰囲気内で、７００〜８００℃で、１〜
３０分間アニール処理を施して、第２の層間絶縁膜２０
内に含まれている酸素を含むガスを脱離させるので、Ｗ
膜が酸素を含むガスによって酸化されるの防止すること
ができる。したがって、Ｗ膜形成後に熱処理が施された
場合でも層間絶縁膜に含まれている酸素を含むガスに起
因したＷ膜の剥がれを防止することができる。
るビット線３１Ａを形成する場合、Ｗ膜の下地となるＰ
−ＴＥＯＳ酸化膜から成る第２の層間絶縁膜２０を形成
した後に、窒素雰囲気内で、７００〜８００℃で、１〜
３０分間アニール処理を施して、第２の層間絶縁膜２０
内に含まれている酸素を含むガスを脱離させるので、Ｗ
膜が酸素を含むガスによって酸化されるの防止すること
ができる。したがって、Ｗ膜形成後に熱処理が施された
場合でも層間絶縁膜に含まれている酸素を含むガスに起
因したＷ膜の剥がれを防止することができる。
【００５４】◇第２実施例 図１１は、この発明の第２実施例である半導体装置の製
造方法の構成を工程順に示す工程図である。この例の半
導体装置の製造方法の構成が、上述した第１実施例の構
成と大きく異なるところは、プラグ層の抵抗低減のため
のイオン注入工程を導入して、このイオン注入後の活性
化アニール処理と層間絶縁膜のアニール処理とを兼用す
るようにした点である。以下、図１１を参照して、同半
導体装置の製造方法について工程順に説明する。上述の
第１実施例の図１（a）〜図２（ｅ）工程と略同様な工
程を繰り返えす。但し、この例では、図１（ｃ）工程
で、第２の層間絶縁膜２０内に含まれている酸素を含む
ガスを脱離させるためのアニール処理は行わない。次
に、図１１（ａ）に示すように、不純物として燐
（Ｐ）、硼素（Ｂ）を用いて、全面にイオン注入を行
う。この場合、不純物のイオン注入は少なくともメモリ
セル５のプラグ層１８に対して行われていれば良い。
造方法の構成を工程順に示す工程図である。この例の半
導体装置の製造方法の構成が、上述した第１実施例の構
成と大きく異なるところは、プラグ層の抵抗低減のため
のイオン注入工程を導入して、このイオン注入後の活性
化アニール処理と層間絶縁膜のアニール処理とを兼用す
るようにした点である。以下、図１１を参照して、同半
導体装置の製造方法について工程順に説明する。上述の
第１実施例の図１（a）〜図２（ｅ）工程と略同様な工
程を繰り返えす。但し、この例では、図１（ｃ）工程
で、第２の層間絶縁膜２０内に含まれている酸素を含む
ガスを脱離させるためのアニール処理は行わない。次
に、図１１（ａ）に示すように、不純物として燐
（Ｐ）、硼素（Ｂ）を用いて、全面にイオン注入を行
う。この場合、不純物のイオン注入は少なくともメモリ
セル５のプラグ層１８に対して行われていれば良い。
【００５５】次に、図１１（ｂ）に示すように、基板１
を窒素雰囲気内で、７００〜７５０℃で、１〜３０分間
アニール処理を施す。このアニール処理によって、イオ
ン注入された不純物の活性化処理が行われると同時に、
第２の層間絶縁膜２０内に含まれている酸素を含むガス
の脱離が行われる。すなわち、この工程におけるアニー
ル処理は、１度の熱処理で、不純物イオン注入後の活性
化処理と、第２の層間絶縁膜２０からの酸素を含むガス
のデガス処理とを兼用するように行われる。この工程以
降は、第１実施例の図２（ｆ）工程以下と略同様な工程
を繰り返えして、図１２に示したようなＤＲＡＭを完成
させる。
を窒素雰囲気内で、７００〜７５０℃で、１〜３０分間
アニール処理を施す。このアニール処理によって、イオ
ン注入された不純物の活性化処理が行われると同時に、
第２の層間絶縁膜２０内に含まれている酸素を含むガス
の脱離が行われる。すなわち、この工程におけるアニー
ル処理は、１度の熱処理で、不純物イオン注入後の活性
化処理と、第２の層間絶縁膜２０からの酸素を含むガス
のデガス処理とを兼用するように行われる。この工程以
降は、第１実施例の図２（ｆ）工程以下と略同様な工程
を繰り返えして、図１２に示したようなＤＲＡＭを完成
させる。
【００５６】このように、この例の構成によれば、予め
メモリセル５に形成したプラグ層１８の抵抗低減のため
の不純物のイオン注入を行う場合に、不純物の活性化処
理を兼ねて第２の層間絶縁膜２０内の酸素を含むガスの
デガス処理を行うようにしたので、２種類のアニール処
理を１度の熱処理工程で行うことができるため、工程数
を削減することができる。
メモリセル５に形成したプラグ層１８の抵抗低減のため
の不純物のイオン注入を行う場合に、不純物の活性化処
理を兼ねて第２の層間絶縁膜２０内の酸素を含むガスの
デガス処理を行うようにしたので、２種類のアニール処
理を１度の熱処理工程で行うことができるため、工程数
を削減することができる。
【００５７】なお、デガス処理のためのアニール処理
は、第２の層間絶縁膜２０を形成した後であれば、図２
（ｄ）、（ｅ）工程でコンタクトホール２２、２４、２
５を形成する前後でも十分な効果が得られる。一方、イ
オン注入された不純物の活性化のためのアニール処理
は、コンタクトホール２２、２４、２５を形成した後に
行う必要がある。例えば、不純物の活性化のためのアニ
ール処理は、イオン注入直後でなくとも、例えば図４
（ｌ）工程のビット線３１Ｂの形成後に行うようにして
も良い。
は、第２の層間絶縁膜２０を形成した後であれば、図２
（ｄ）、（ｅ）工程でコンタクトホール２２、２４、２
５を形成する前後でも十分な効果が得られる。一方、イ
オン注入された不純物の活性化のためのアニール処理
は、コンタクトホール２２、２４、２５を形成した後に
行う必要がある。例えば、不純物の活性化のためのアニ
ール処理は、イオン注入直後でなくとも、例えば図４
（ｌ）工程のビット線３１Ｂの形成後に行うようにして
も良い。
【００５８】このように、この例の構成によっても、第
１実施例において述べたのと略同様の効果を得ることが
できる。加えて、この例の構成によれば、２種類のアニ
ール処理を１度の熱処理工程で兼用できるので、工程数
削減を図ることができる。
１実施例において述べたのと略同様の効果を得ることが
できる。加えて、この例の構成によれば、２種類のアニ
ール処理を１度の熱処理工程で兼用できるので、工程数
削減を図ることができる。
【００５９】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、ビット
線を形成する金属膜としてはＷに限らずに、Ｔｉ等の他
の金属材料を用いることができる。また、Ｗ膜から成る
ビット線を第２の層間絶縁膜上に形成する場合密着層と
してＷＮ膜を用いる例で説明したが、密着層はＷＮ膜に
限らずにチタンタングステン（ＴｉＷ）膜、窒化チタン
（ＴｉＮ）膜等の他の導電材料を用いることができる。
また、密着層を用いずにＷ膜を第２の層間絶縁膜上に直
接に形成するようにしても良い。また、対象とする半導
体装置としてはＤＲＡＭに例をあげて説明したが、これ
に限らずＷ膜から成る配線を層間絶縁膜上に形成する必
要がある半導体装置なら、他の半導体装置にも適用する
ことができる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、ビット
線を形成する金属膜としてはＷに限らずに、Ｔｉ等の他
の金属材料を用いることができる。また、Ｗ膜から成る
ビット線を第２の層間絶縁膜上に形成する場合密着層と
してＷＮ膜を用いる例で説明したが、密着層はＷＮ膜に
限らずにチタンタングステン（ＴｉＷ）膜、窒化チタン
（ＴｉＮ）膜等の他の導電材料を用いることができる。
また、密着層を用いずにＷ膜を第２の層間絶縁膜上に直
接に形成するようにしても良い。また、対象とする半導
体装置としてはＤＲＡＭに例をあげて説明したが、これ
に限らずＷ膜から成る配線を層間絶縁膜上に形成する必
要がある半導体装置なら、他の半導体装置にも適用する
ことができる。
【００６０】また、上記２つの実施例においては、配線
金属膜上にマスク膜としての役割を担う窒化膜が形成さ
れる例を示したため、この窒化膜の成膜温度である略７
００℃以上でアニール処理を予め行っておくようにした
が、窒化膜の形成工程がない場合には、温度の下限はこ
れに限らない。金属膜形成後に行われる何らかの熱処理
工程において加わる温度以上の温度で、金属膜形成前に
予めアニール処理を行っておけば、その熱処理工程にお
いて、酸素を含むガスが層間絶縁膜からデガスすること
を防止できるため、金属膜が層間絶縁膜から剥がれると
いう問題を解決することができる。よって、金属膜形成
後の複数の工程において、最も高い温度の熱が加わる工
程における温度以上の温度で、金属膜形成前にアニール
処理を行うと良い。
金属膜上にマスク膜としての役割を担う窒化膜が形成さ
れる例を示したため、この窒化膜の成膜温度である略７
００℃以上でアニール処理を予め行っておくようにした
が、窒化膜の形成工程がない場合には、温度の下限はこ
れに限らない。金属膜形成後に行われる何らかの熱処理
工程において加わる温度以上の温度で、金属膜形成前に
予めアニール処理を行っておけば、その熱処理工程にお
いて、酸素を含むガスが層間絶縁膜からデガスすること
を防止できるため、金属膜が層間絶縁膜から剥がれると
いう問題を解決することができる。よって、金属膜形成
後の複数の工程において、最も高い温度の熱が加わる工
程における温度以上の温度で、金属膜形成前にアニール
処理を行うと良い。
【００６１】また、Ｗ膜から成るビット線を形成する層
間絶縁膜としてはＰ−ＴＥＯＳ酸化膜に例をあげて説明
したが、これ限らずＬＰ（Low Pressure)−ＴＥＯＳ酸
化膜（成膜温度；略７００℃）、ＡＰ（常圧）−ＣＶＤ
酸化膜（成膜温度；略４００℃）等の他の酸化膜を用い
るようにしても良い。また、ＤＲＡＭを構成するトラン
ジスタのゲート絶縁膜としては窒化膜（Nitride Film）
でも良く、あるいは酸化膜と窒化膜との２重膜構成でも
良い。つまり、ＭＩＳ（Metal Insulator Semiconducto
r）型トランジスタである限り、ＭＯＳ型トランジスタ
に限らずに、ＭＮＳ(Metal Nitride Semiconductor)型
トランジスタでも良く、あるいは、ＭＮＯＳ(Metal Nit
ride Oxide Semiconductor)型トランジスタでも良い。
また、各半導体領域はＰ型とＮ型とを反転させるように
しても良い。
間絶縁膜としてはＰ−ＴＥＯＳ酸化膜に例をあげて説明
したが、これ限らずＬＰ（Low Pressure)−ＴＥＯＳ酸
化膜（成膜温度；略７００℃）、ＡＰ（常圧）−ＣＶＤ
酸化膜（成膜温度；略４００℃）等の他の酸化膜を用い
るようにしても良い。また、ＤＲＡＭを構成するトラン
ジスタのゲート絶縁膜としては窒化膜（Nitride Film）
でも良く、あるいは酸化膜と窒化膜との２重膜構成でも
良い。つまり、ＭＩＳ（Metal Insulator Semiconducto
r）型トランジスタである限り、ＭＯＳ型トランジスタ
に限らずに、ＭＮＳ(Metal Nitride Semiconductor)型
トランジスタでも良く、あるいは、ＭＮＯＳ(Metal Nit
ride Oxide Semiconductor)型トランジスタでも良い。
また、各半導体領域はＰ型とＮ型とを反転させるように
しても良い。
【００６２】
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、金属膜から成る配線を層間絶
縁膜上に形成する場合に、層間絶縁膜を形成した後、配
線の形成前に、層間絶縁膜内に含まれている酸素を含む
ガスを予め脱離させる処理を行うようにしたので、Ｗ膜
形成後に熱処理が施された場合でも層間絶縁膜に含まれ
ている酸素を含むガスに起因したＷ膜の剥がれを防止す
ることができる。
装置の製造方法によれば、金属膜から成る配線を層間絶
縁膜上に形成する場合に、層間絶縁膜を形成した後、配
線の形成前に、層間絶縁膜内に含まれている酸素を含む
ガスを予め脱離させる処理を行うようにしたので、Ｗ膜
形成後に熱処理が施された場合でも層間絶縁膜に含まれ
ている酸素を含むガスに起因したＷ膜の剥がれを防止す
ることができる。
【図１】この発明の第１実施例である半導体装置の製造
方法の構成を工程順に示す工程図である。
方法の構成を工程順に示す工程図である。
【図２】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図３】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図４】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図５】同半導体装置の製造方法により製造される半導
体装置のＴＤＳ分析結果を示す図である。
体装置のＴＤＳ分析結果を示す図である。
【図６】同半導体装置の製造方法により製造される半導
体装置のＴＤＳ分析結果を示す図である。
体装置のＴＤＳ分析結果を示す図である。
【図７】同半導体装置の製造方法により製造される半導
体装置のＴＤＳ分析結果を示す図である。
体装置のＴＤＳ分析結果を示す図である。
【図８】同半導体装置の製造方法により製造された半導
体装置のピーリングテスト評価に用いるサンプルを示す
概略図である。
体装置のピーリングテスト評価に用いるサンプルを示す
概略図である。
【図９】同半導体装置の製造方法により製造される半導
体装置のピーリングテスト評価結果を示す図である。
体装置のピーリングテスト評価結果を示す図である。
【図１０】同半導体装置の製造方法により製造される半
導体装置のピーリングテスト評価結果を示す図である。
導体装置のピーリングテスト評価結果を示す図である。
【図１１】この発明の第２実施例である半導体装置の製
造方法の構成を工程順に示す工程図である。
造方法の構成を工程順に示す工程図である。
【図１２】従来の半導体装置の製造方法により製造され
た半導体装置の構成を示す断面図である。
た半導体装置の構成を示す断面図である。
【図１３】従来の半導体装置の製造方法を工程順に示す
工程図である。
工程図である。
１ Ｐ型シリコン基板 ２ 素子分離領域（フィールド絶縁膜） ３ メモリセル領域 ４ 周辺回路領域 ５ メモリセル ６ 周辺回路素子 ７、８、１１、１２ Ｎ型拡散領域 ９、１３ ゲート絶縁膜 １０、１４ ゲート電極 １６ 第１の層間絶縁膜 １７、２２、２４、２５ コンタクトホール １８ プラグ層（第１のプラグ層） ２０ 第２の層間絶縁膜 ２１、２３ レジスト膜 ２７ 密着層（第１の密着層） ２８ タングステン（Ｗ）膜 ２８Ａ Ｗプラグ層（第２のプラグ層） ３０ 窒化タングステン（ＷＮ）膜（第２の密着
層） ３１ Ｗ膜 ３１Ａ ビット線 ３１Ｂ 配線 ３２ 窒化膜（マスク膜）
層） ３１ Ｗ膜 ３１Ａ ビット線 ３１Ｂ 配線 ３２ 窒化膜（マスク膜）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH19 HH23 HH33 HH34 JJ01 JJ05 JJ18 JJ19 JJ33 KK01 LL04 MM05 MM13 NN06 NN07 PP06 PP15 QQ08 QQ09 QQ10 QQ11 QQ31 QQ37 QQ48 QQ74 RR04 RR06 SS04 SS11 SS15 VV16 WW03 XX14 5F058 BA20 BD01 BD04 BD10 BF02 BF25 BF36 BH04 BH12 BJ02 5F083 AD00 JA04 JA39 JA40 KA05 MA06 MA19 NA01 NA02 PR03 PR21 PR33
Claims (18)
- 【請求項１】 層間絶縁膜上に金属膜を形成する工程
と、 前記金属膜の形成前に前記層間絶縁膜内に含まれている
酸素を含むガスを脱離させる工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記酸素を含むガスを脱離させる工程
は、アニール処理工程であることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記アニール処理工程を、前記金属膜形
成後に行われる製造工程の内最も高温の熱が加わる工程
の熱処理の温度よりも高い温度で行うことを特徴とする
請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記金属膜上にシリコン窒化膜を形成す
る工程をさらに含み、前記最も高温の熱が加わる工程は
前記シリコン窒化膜を形成する工程であることを特徴と
する請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記アニール処理工程を、７００〜８０
０℃で行うことを特徴とする請求項２、３又は４記載の
半導体装置の製造方法。 - 【請求項６】 前記シリコン窒化膜をパターニングする
工程と、前記パターニングされたシリコン窒化膜をマス
クとして前記金属膜をパターニングし所望の配線を形成
する工程とをさらに含むことを特徴とする請求項４記載
の半導体装置の製造方法。 - 【請求項７】 層間絶縁膜上に金属膜を形成する工程
と、 前記層間絶縁膜の形成後、前記金属膜の形成前に、７０
０〜８００℃のアニール処理を行なう工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項８】 前記金属膜上に７００〜７５０℃の温度
下でシリコン窒化膜を形成する工程をさらに含むことを
特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】 半導体基板にメモリセル領域及び周辺回
路領域を形成し、各領域にそれぞれメモリセル及び周辺
回路素子を形成する工程と、 前記半導体基板の全面に第１の層間絶縁膜を形成した
後、該第１の層間絶縁膜に前記メモリセルのビット線に
接続される拡散領域を露出するコンタクトホールを形成
した後、該コンタクトホールに第１のプラグ層を埋め込
む工程と、 前記半導体基板の全面に第２の層間絶縁膜を形成した
後、前記第２の層間絶縁膜内に含まれている酸素を含む
ガスを脱離させる工程と、 前記第２の層間絶縁膜に前記第１のプラグ層を露出する
コンタクトホールを形成した後、該コンタクトホールに
金属膜から成る第２のプラグ層を埋め込む工程と、 前記半導体基板の全面に前記第２のプラグ層と接続され
るように金属膜を形成する工程と、 前記金属膜を所望の形状にパターニングしてビット線を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項１０】 半導体基板にメモリセル領域及び周辺
回路領域を形成し、各領域にそれぞれメモリセル及び周
辺回路素子を形成する工程と、 前記半導体基板の全面に第１の層間絶縁膜を形成した
後、該第１の層間絶縁膜に前記メモリセルのビット線に
接続される拡散領域を露出するコンタクトホールを形成
した後、該コンタクトホールに第１のプラグ層を埋め込
む工程と、 前記半導体基板の全面に第２の層間絶縁膜を形成した
後、該第２の層間絶縁膜に前記第１のプラグ層を露出す
るコンタクトホールを形成し、該コンタクトホールを通
じて前記第１のプラグ層に該プラグ層の抵抗を低減させ
る所望の不純物をイオン注入する工程と、 前記半導体基板を、アニール処理して前記不純物を活性
化させると同時に、前記第２の層間絶縁膜内に含まれて
いる酸素を含むガスを脱離させる工程と、 前記コンタクトホールに金属膜から成る第２のプラグ層
を埋め込む工程と、 前記半導体基板の全面に前記第２のプラグ層と接続され
るように金属膜を形成する工程と、 前記金属膜を所望の形状にパターニングしてビット線を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項１１】 前記第２の層間絶縁膜内に含まれてい
る酸素を含むガスを脱離させる工程は、窒素雰囲気内
で、７００〜８００℃でアニール処理を行うことを特徴
とする請求項９記載の半導体装置の製造方法。 - 【請求項１２】 前記アニール処理を、窒素雰囲気内
で、７００〜８００℃で行なうことを特徴とする請求項
１０記載の半導体装置の製造方法。 - 【請求項１３】 前記ビット線を形成する工程は、前記
金属膜上にシリコン窒化膜を形成する工程と、前記シリ
コン窒化膜をパターニングしてマスク層を形成する工程
と、前記パターニングされたシリコン窒化膜をマスクと
して前記金属膜をビット線形状にパターニングする工程
とを含むことを特徴とする請求項９又は１０記載の半導
体装置の製造方法。 - 【請求項１４】 前記シリコン窒化膜を形成する工程
は、７００〜７５０℃で行なうことを特徴とする請求項
１３記載の半導体装置の製造方法。 - 【請求項１５】 前記層間絶縁膜として、Ｐ−ＴＥＯＳ
酸化膜を用いることを特徴とする請求項１乃至１４のい
ずれか１に記載の半導体装置の製造方法。 - 【請求項１６】 前記金属膜として、Ｗ膜又はＴｉ膜を
用いることを特徴とする請求項１乃至１４のいずれか１
に記載の半導体装置の製造方法。 - 【請求項１７】 前記金属膜は、前記第２の層間絶縁膜
に対する前記金属膜の密着性を向上させる密着層を介し
て前記第２の層間絶縁膜上に形成することを特徴とする
請求項１乃至１４のいずれか１に記載の半導体装置の製
造方法。 - 【請求項１８】 前記密着層として、ＷＮ膜、ＴｉＷ膜
又はＴｉＮ膜を用いることを特徴とする請求項１７記載
の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000308250A JP2002118167A (ja) | 2000-10-06 | 2000-10-06 | 半導体装置の製造方法 |
| US09/968,020 US6617260B2 (en) | 2000-10-06 | 2001-10-02 | Method of manufacturing semiconductor device prevented from peeling of wirings from insulating film |
| KR1020010061619A KR20020027288A (ko) | 2000-10-06 | 2001-10-06 | 절연막으로부터의 배선박리가 방지된 반도체장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000308250A JP2002118167A (ja) | 2000-10-06 | 2000-10-06 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002118167A true JP2002118167A (ja) | 2002-04-19 |
Family
ID=18788594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000308250A Pending JP2002118167A (ja) | 2000-10-06 | 2000-10-06 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6617260B2 (ja) |
| JP (1) | JP2002118167A (ja) |
| KR (1) | KR20020027288A (ja) |
Cited By (1)
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| US7592190B2 (en) | 2004-07-21 | 2009-09-22 | Seiko Epson Corporation | Method of evaluating characteristics of and forming of an insulating film for a semiconductor device |
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| US7445996B2 (en) * | 2005-03-08 | 2008-11-04 | Micron Technology, Inc. | Low resistance peripheral contacts while maintaining DRAM array integrity |
| KR100966385B1 (ko) * | 2007-12-28 | 2010-06-28 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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| JPH07235503A (ja) | 1994-02-22 | 1995-09-05 | Sony Corp | 多結晶シリコン膜の成膜方法および接続部の形成方法 |
| JPH098129A (ja) | 1995-06-20 | 1997-01-10 | Sony Corp | 半導体プラグの形成方法 |
| KR970063565A (ko) * | 1996-02-21 | 1997-09-12 | 김광호 | 반도체 장치의 층간 절연막 형성 방법 |
| JPH09289247A (ja) | 1996-04-19 | 1997-11-04 | Sony Corp | コンタクト形成方法 |
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| JPH11317452A (ja) * | 1997-08-29 | 1999-11-16 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| KR100261018B1 (ko) * | 1997-09-25 | 2000-08-01 | 윤종용 | 반도체장치의트렌치격리형성방법 |
| JP3033564B2 (ja) * | 1997-10-02 | 2000-04-17 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH11288896A (ja) * | 1998-04-03 | 1999-10-19 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| KR100268431B1 (ko) | 1998-08-06 | 2000-10-16 | 윤종용 | 자기 정렬 콘택 및 그의 제조 방법 |
| JP2000077625A (ja) | 1998-08-31 | 2000-03-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2000150653A (ja) | 1998-09-04 | 2000-05-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP3329290B2 (ja) * | 1998-11-27 | 2002-09-30 | 日本電気株式会社 | 半導体装置の製造方法 |
-
2000
- 2000-10-06 JP JP2000308250A patent/JP2002118167A/ja active Pending
-
2001
- 2001-10-02 US US09/968,020 patent/US6617260B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7592190B2 (en) | 2004-07-21 | 2009-09-22 | Seiko Epson Corporation | Method of evaluating characteristics of and forming of an insulating film for a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6617260B2 (en) | 2003-09-09 |
| US20020042209A1 (en) | 2002-04-11 |
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