JP2000077625A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

Info

Publication number
JP2000077625A
JP2000077625A JP10246147A JP24614798A JP2000077625A JP 2000077625 A JP2000077625 A JP 2000077625A JP 10246147 A JP10246147 A JP 10246147A JP 24614798 A JP24614798 A JP 24614798A JP 2000077625 A JP2000077625 A JP 2000077625A
Authority
JP
Japan
Prior art keywords
film
insulating film
forming
manufacturing
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10246147A
Other languages
English (en)
Other versions
JP2000077625A5 (ja
Inventor
Masayoshi Saito
政良 齊藤
Makoto Yoshida
吉田　　誠
Hiroshi Kawakami
博士 川上
Tadashi Umezawa
唯史 梅澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP10246147A priority Critical patent/JP2000077625A/ja
Priority to SG1999003824A priority patent/SG75976A1/en
Priority to TW088113481A priority patent/TW451460B/zh
Priority to US09/382,329 priority patent/US6235620B1/en
Priority to KR1019990035596A priority patent/KR100715260B1/ko
Priority to CNB991183398A priority patent/CN1210783C/zh
Publication of JP2000077625A publication Critical patent/JP2000077625A/ja
Publication of JP2000077625A5 publication Critical patent/JP2000077625A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 接続孔のアスペクト比を低下させる。 【解決手段】 ゲート電極８Ａ上のキャップ絶縁膜１２
を酸化シリコン膜１２ａとその上に形成された窒化シリ
コン膜１２ｂとの積層構造とした。コンタクトホール１
９、２０の形成に際しては、酸化シリコン膜の方が窒化
シリコン膜よりもエッチング除去され易い条件でエッチ
ングをし、そのエッチング処理を窒化シリコン膜１３が
露出した時点で終了する。続いて、窒化シリコン膜の方
が酸化シリコン膜よりもエッチング除去され易い条件で
エッチングをし、半導体基板１が露出するコンタクトホ
ール１９、２０を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、平坦化された層間絶縁膜に
接続孔を形成する場合に、配線（ゲート電極を含む）お
よび素子分離領域に対して、自己整合的に、半導体基板
表面の半導体領域を露出する技術に関するものである。
【０００２】
【従来の技術】第１の技術としてゲート電極に対して自
己整合的に、ゲート電極を覆う層間絶縁膜に接続孔を形
成するＳＡＣ（Self-Aligned Contact）技術が、例えば
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ＥＤ- ４３ Ｎ
ｏ. １１（１９９８）ＰＰ. １８６４−１８６９に記載
されている。ここには、ゲート電極を、低抵抗ポリシリ
コン膜上にバリア金属膜を介して高融点金属膜を積層し
てなる、いわゆるポリメタル構造で構成し、このゲート
電極上面のキャップ絶縁膜およびゲート電極側面の側壁
絶縁膜を窒化シリコン膜で形成する技術が開示されてい
る。
【０００３】この技術は、酸化シリコン膜からなる層間
絶縁膜に接続孔を形成する際、窒化シリコン膜に対して
選択的なエッチングをすることにより、ゲート電極に対
して自己整合的に接続孔を形成することができる。その
ため、ゲート電極と接続孔との間に余裕を取る必要がな
いのでＭＩＳＦＥＴの小型化が可能となり、所定サイズ
のチップに搭載できるＭＩＳＦＥＴの数を増加すること
ができ、高集積化が可能となる。
【０００４】ところで、上記第１の技術にも有るよう
に、熱酸化膜からなる素子分離用絶縁膜に代わって、半
導体基板表面に溝を形成し、その溝をＣＶＤ酸化膜等で
埋めた素子分離構造（トレンチアイソレーションと呼
ぶ）が主流になっている。
【０００５】上記第１の技術の場合、接続孔を形成する
際のホトレジストマスクの開口が、素子分離領域にかか
らないように、マスクの開口と素子分離領域との間に余
裕を確保しなければならない。もしも、ホトレジストマ
スクの開口が素子分離領域にかかると、層間絶縁膜エッ
チング時に溝内の酸化膜もエッチングされてしまい、半
導体領域と基板とが導通してしまう危険性があるからで
ある。
【０００６】このように、マスクの開口と素子分離領域
との間に余裕を確保しなければならないということが、
ＭＩＳＦＥＴの小型化を阻害する要因となることは言う
までもない。
【０００７】これに対し、公知ではないが、ゲート電極
に対して自己整合的であって、かつ素子分離領域との間
に余裕を確保することなく接続孔を形成する第２の技術
（特願平９−９２６０８号）について言及する。
【０００８】この第２の技術は、ゲート電極上に窒化シ
リコン膜のみで構成されるキャップ絶縁膜を形成し、か
つ、半導体基板の主面およびゲート電極の側面およびキ
ャップ絶縁膜の表面（側面および上面）を覆うように薄
い窒化シリコン膜を被着する。この第２の技術では、上
記接続孔の形成に際し、初めは酸化シリコン膜からなる
層間絶縁膜の方が窒化シリコン膜よりもエッチング除去
され易い条件でエッチング処理を行い、薄い窒化シリコ
ン膜が露出されたら今度は、窒化シリコン膜の方が層間
絶縁膜よりもエッチング除去され易い条件でエッチング
処理を行うことで半導体基板を露出する接続孔を形成す
る。この第２の技術によれば、半導体基板に形成された
素子分離領域に層間絶縁膜と同種の酸化シリコン膜が埋
まっている場合であっても、接続孔の形成時に、素子分
離領域に埋め込まれた酸化シリコン膜がエッチングさ
れ、その結果、半導体領域と基板とが導通してしまうと
いう問題を解決することができる。
【０００９】
【発明が解決しようとする課題】本発明は、上記第２の
技術の更なる改良に関するものであり、上記第２の技術
には以下の課題があることを本発明者は見出した。
【００１０】第１は、上記接続孔のアスペクト比が増大
する課題である。上記第２の技術では、上記接続孔の形
成に際して、最終的に半導体基板上の薄い窒化シリコン
膜をエッチングして半導体基板の表面を露出させるが、
その際に上記した技術ではキャップ絶縁膜も窒化シリコ
ン膜からなるので接続孔から露出するキャップ絶縁膜部
分もエッチング除去されてしまう。しかし、キャップ絶
縁膜が除去されると、接続孔内に埋め込まれる導体膜と
ゲート電極との間の絶縁膜厚が薄くなり絶縁耐圧が低下
してしまう。また、キャップ絶縁膜が完全にエッチング
されゲート電極が露出されてしまうと接続孔内に埋め込
まれた導体膜とゲート電極とが導通してしまう。そこ
で、接続孔の形成処理が終了した後にゲート電極上にキ
ャップ絶縁膜が残されるようにキャップ絶縁膜の厚さを
ある程度厚くしなければならないが、キャップ絶縁膜が
厚くなれば、半導体基板の主面からキャップ絶縁膜の上
面までの高さが通常よりも高くなるので接続孔のアスペ
クト比も増大する。このため、接続孔の形成が困難とな
る他、接続孔内への導体膜の埋め込みが困難となり、接
続孔内での電気抵抗の増大や導通不良が発生する。
【００１１】第２は、キャップ絶縁膜の加工後の熱処理
によりキャップ絶縁膜が剥がれたり膨れたりする課題で
ある。上記第２の技術では、キャップ絶縁膜の厚さの確
保が必要であるが、本発明者の研究結果によれば、キャ
ップ絶縁膜が厚くなるほどキャップ絶縁膜形成後の熱処
理に起因してキャップ絶縁膜の剥離や膨張の問題が顕著
とることが判明した。また、本発明者の研究結果によれ
ば、この課題は、ゲート電極材料（特にキャップ絶縁膜
が接触する部分の材料）が高融点金属膜の場合に顕著と
なることが判明した。
【００１２】また、本出願人が本願発明に基づきＳＡＣ
技術について公知例調査をした結果、例えば特開平８−
３１６３１３( 第１調査技術) 公報及び特開平８−１２
５１４１( 第２調査技術) 公報が発見された。
【００１３】この第１調査技術の公報の第１図には、ゲ
ート電極上に酸化シリコンからなるオフセット絶縁膜を
形成し、その後、窒化シリコン膜をデポしてエッチバッ
クし、さらに窒化シリコン膜からなるサイドウォールを
ゲート電極側壁に形成した後、全体に薄い窒化シリコン
膜及び層間絶縁膜を堆積し、薄い窒化シリコン膜及びサ
イドウォールに対してエッチング選択比の高い条件で、
層間絶縁膜のエッチングを行ない、その後、コンタクト
ホール底部の薄い窒化シリコン膜をエッチングして基板
を露出させる工程が示されている。
【００１４】この第１調査技術では、酸化シリコン膜と
窒化シリコン膜とのエッチング選択比を無限大にするこ
とはできないので、ゲート電極間の層間絶縁膜をエッチ
ングしている間に、ゲート電極上の薄い窒化シリコン膜
もエッチングされる。従って、この薄い窒化シリコン膜
は、層間絶縁膜のエッチングが終了するまで残っている
程度の膜厚が必要である。
【００１５】また、第２調査技術の公報の第３図から第
６図にも、ゲート電極に対して自己整合で接続孔を形成
する方法が開示されている。これは、ゲート電極上に酸
化シリコン膜を形成した後、全体に酸化シリコン膜及び
窒化シリコン膜を堆積し、層間絶縁膜であるＢＰＳＧ膜
を窒化シリコン膜に対して選択比大の条件でエッチング
し、次に、窒化シリコン膜のエッチングレートがＢＰＳ
Ｇ膜に比べて大きくなる条件で窒化シリコン膜をエッチ
ングし、その後、酸化シリコン膜をエッチングしてサイ
ドウォールを形成する技術である。
【００１６】しかしながらこの第２調査技術も、前述の
第１調査技術と同様に、ゲート電極間の層間絶縁膜をエ
ッチングしている間に、ゲート電極上の窒化シリコン膜
もエッチングされる。従って、この窒化シリコン膜は、
層間絶縁膜のエッチングが終了するまで残っている程度
の膜厚が必要である。
【００１７】そこで、本発明の目的は、接続孔のアスペ
クト比を低下させることのできる技術を提供することに
ある。
【００１８】また、本発明の他の目的は、キャップ絶縁
膜形成後のキャップ絶縁膜の剥離や膨れを防止すること
のできる技術を提供することにある。
【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２１】本発明の半導体集積回路装置の製造方法
は、（ａ）半導体基板上に第１導体膜、第１絶縁膜およ
び第２絶縁膜を下層から順に被着した後、これをパター
ニングすることにより複数の第１導体膜パターンを形成
する工程と、（ｂ）前記（ａ）工程後の半導体基板上、
第１導体膜パターンの側壁および第２絶縁膜上に第３絶
縁膜を形成した後、その第３絶縁膜上に第４絶縁膜を形
成する工程と、（ｃ）前記（ｂ）工程後、前記第４絶縁
膜上に、前記複数の第１導体膜パターンのうちの互いに
隣接する第１導体膜パターンの間に第１の開口を有する
マスクを形成した後、前記マスクの第１の開口から露出
した前記第４絶縁膜を、前記第４絶縁膜の方が第３およ
び第２絶縁膜よりもエッチング除去され易い条件でエッ
チングし、前記第４絶縁膜に第２の開口を形成する工程
と、（ｄ）前記（ｃ）工程後、前記第３絶縁膜の方が第
１絶縁膜および第４絶縁膜よりもエッチング除去され易
い条件で、前記第４絶縁膜の第２の開口から露出した前
記第３絶縁膜に異方性エッチング処理を施し、前記互い
に隣接する第１導体膜パターン間における第３絶縁膜に
前記半導体基板の上面が露出するような第３の開口を形
成する工程とを有するものである。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００２３】図１は本実施の形態のＤＲＡＭを形成した
半導体チップの全体平面図である。図示のように、単結
晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方
向（半導体チップ１Ａの長辺方向）およびＹ方向（半導
体チップ１Ａの短辺方向）に沿って多数のメモリアレイ
ＭＡＲＹがマトリクス状に配置されている。Ｘ方向に沿
って互いに隣接するメモリアレイＭＡＲＹの間にはセン
スアンプＳＡが配置されている。半導体チップ１Ａの主
面の中央部には、ワードドライバＷＤ、データ線選択回
路などの制御回路や、入出力回路、ボンディングパッド
などが配置されている。
【００２４】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、行方向に延在する複数のワード線ＷＬ（ＷＬ
n-1 、ＷＬn 、ＷＬn+1 …）と列方向に延在する複数の
ビット線ＢＬおよびそれらの交点に配置された複数のメ
モリセル（ＭＣ）によって構成されている。１ビットの
情報を記憶する１個のメモリセルは、１個の情報蓄積用
容量素子Ｃとこれに直列に接続された１個のメモリセル
選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセ
ル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方
は、情報蓄積用容量素子Ｃと電気的に接続され、他方は
ビット線ＢＬと電気的に接続されている。ワード線ＷＬ
の一端は、ワードドライバＷＤに接続され、ビット線Ｂ
Ｌの一端は、センスアンプＳＡに接続されている。
【００２５】図３はＤＲＡＭのメモリアレイと周辺回路
のそれぞれの一部を示す半導体基板の要部断面図、図４
はメモリアレイの一部を示す半導体基板の概略平面図、
図５（ａ）は図４のＡ−Ａ線の断面図であってメモリア
レイのコンタクトホール部分を示す拡大断面図、図５
（ｂ）は図４のＢ−Ｂ線（ビット線用のコンタクトホー
ルを横切る線）の断面図であって図５（ａ）に交差する
方向に沿う拡大断面図である（ただし、情報蓄積用容量
素子Ｃは省略）。なお、図４にはメモリセルを構成する
導電層（プレート電極を除く）のみを示し、導電層間の
絶縁膜やメモリセルの上部に形成される配線の図示は省
略してある。
【００２６】ＤＲＡＭのメモリセルは、ｐ型の単結晶シ
リコンからなる半導体基板１（ここでは半導体チップ）
の主面に形成されたｐ型ウエル２に形成されている。メ
モリセルが形成された領域（メモリアレイ）のｐ型ウエ
ル２は、半導体基板１の他の領域に形成された入出力回
路などからノイズが侵入するのを防ぐために、その下部
に形成されたｎ型半導体領域３によって半導体基板１と
電気的に分離されている。
【００２７】メモリセルは、メモリセル選択用ＭＩＳＦ
ＥＴＱｓの上部に情報蓄積用容量素子Ｃを配置したスタ
ックド構造で構成されている。メモリセル選択用ＭＩＳ
ＦＥＴＱｓはｎチャネル型で構成され、図４に示すよう
に、Ｘ方向（列方向）に沿って真っ直ぐに延在する細長
い島状のパターンで構成された活性領域Ｌに形成されて
いる。活性領域Ｌのそれぞれには、ソース、ドレインの
一方（ｎ型半導体領域９）を互いに共有するメモリセル
選択用ＭＩＳＦＥＴＱｓがＸ方向に隣接して２個形成さ
れている。
【００２８】活性領域Ｌを囲む素子分離領域は、ｐ型ウ
エル２に形成された素子分離溝６で構成されている。素
子分離溝６の内部には酸化シリコン膜５が埋め込まれて
おり、その表面は活性領域Ｌの表面とほぼ同じ高さにな
るように平坦化されている。つまり、トレンチアイソレ
ーションとなっている。このような素子分離溝６によっ
て構成された素子分離領域は、活性領域Ｌの端部にバー
ズビーク(bird's beak) ができないので、ＬＯＣＯＳ
（選択酸化）法で形成された同一寸法の素子分離領域
（フィールド酸化膜）に比べて実効的な面積が大きくな
る。逆に言えば、素子分離溝６による素子分離領域は、
実効的に素子分離として機能しないバーズビークを無く
せる分、フィールド酸化膜構造の場合よりも小さな面積
で素子分離することができるので、素子集積度を向上さ
せることが可能となる。
【００２９】メモリセル選択用ＭＩＳＦＥＴＱｓは、主
としてゲート絶縁膜７、ゲート電極８Ａおよびソース、
ドレインを構成する一対のｎ型半導体領域９、９によっ
て構成されている。このゲート絶縁膜７は、例えば酸化
シリコンからなり、その厚さは、例えば８ｎｍ程度であ
る。
【００３０】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極（第１導体膜パターン）８Ａはワード線ＷＬと一
体に構成されており、各々が同一の幅、同一のスペース
でＹ方向に沿って直線的に延在している。ゲート電極８
Ａ（ワード線ＷＬ）の幅、すなわち、ゲート長と、隣接
する２本のゲート電極８Ａ（ワード線ＷＬ）のスペース
とは、いずれもフォトリソグラフィの解像限界で決まる
最小加工寸法と同程度である。なお、上記ゲート電極８
Ａの幅および隣接する２本のゲート電極８Ａのスペース
は、例えば２２０ｎｍ程度である。
【００３１】ゲート電極８Ａ（ワード線ＷＬ）は、例え
ばＰ（リン）などの不純物がドープされた低抵抗多結晶
シリコン膜と、その上部に形成されたＷＮ（タングステ
ンナイトライド）膜などからなるバリア金属膜と、その
上部に形成されたＷ（タングステン）膜などの高融点金
属膜とで構成されたポリメタル構造を有している。ポリ
メタル構造のゲート電極８Ａ（ワード線ＷＬ）は、多結
晶シリコン膜やポリサイド膜で構成されたゲート電極に
比べて電気抵抗が低い（シート抵抗で１〜２Ω／□）の
で、ワード線の信号遅延を低減することができる。これ
により、ＤＲＡＭのアクセス速度を向上させることが可
能となる。また、１本のワード線ＷＬに接続可能なメモ
リセルの数を増加させることができるので、メモリ領域
全体の占有面積を縮小することができ、半導体チップの
サイズを縮小することができる。例えば本実施の形態で
はワード線ＷＬに５１２個のメモリセルを接続できる。
これは、ワード線ＷＬに２５６個のメモリセルを接続可
能な場合に比べて半導体チップのサイズを約６％〜１０
％縮小することができる。したがって、歩留りを増やす
ことができるので、ＤＲＡＭのコスト低減を推進するこ
とが可能となる。また、半導体チップのサイズを変えな
いならば素子集積度の向上が図れる。なお、ゲート電極
８Ａにおける最下層の多結晶シリコン膜の厚さは、例え
ば１００ｎｍ程度、その上層のタングステンナイトライ
ド膜の厚さは、例えば５ｎｍ程度、その上層のタングス
テン膜の厚さは、例えば５０〜１００ｎｍ程度である。
【００３２】ＤＲＡＭの周辺回路は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成
されている。ｎチャネル型ＭＩＳＦＥＴＱｎはｐ型ウエ
ル２に形成され、主としてゲート絶縁膜７、ゲート電極
８Ｂおよびソース、ドレインを構成する一対のｎ+ 型半
導体領域１０、１０によって構成されている。また、ｐ
チャネル型ＭＩＳＦＥＴＱｐはｎ型ウエル４に形成さ
れ、主としてゲート絶縁膜７、ゲート電極８Ｃおよびソ
ース、ドレインを構成する一対のｐ+ 型半導体領域１
１、１１によって構成されている。ゲート電極（第１導
体膜パターン）８Ｂ、８Ｃは、ゲート電極８Ａ（ワード
線ＷＬ）と同じポリメタル構造で構成されている。周辺
回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐチャ
ネル型ＭＩＳＦＥＴＱｐは、メモリセルよりも緩いデザ
インルールで製造されている。なお、周辺回路領域にお
けるＭＩＳＦＥＴのうち、高速性が要求されるＭＩＳＦ
ＥＴのゲート絶縁膜７の膜厚は、例えば４ｎｍ程度であ
り、メモリセルアレイにおけるＭＩＳＦＥＴのゲート酸
化膜よりも薄く形成されている。
【００３３】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極８Ａ（ワード線ＷＬ）の上部にはキャップ絶縁膜
１２が形成されている。本実施の形態では、このキャッ
プ絶縁膜１２が、ゲート電極８Ａ上に形成された酸化シ
リコン膜（第１絶縁膜）１２ａとその上に形成された窒
化シリコン膜（第２絶縁膜）１２ｂとの積層膜で構成さ
れている（以下、積層キャップとも言う）。この酸化シ
リコン膜１２ａの厚さは、例えば１００ｎｍ程度であ
り、この窒化シリコン膜１２ｂの厚さは、例えば４０ｎ
ｍ程度である。ただし、この酸化シリコン膜１２ａおよ
び窒化シリコン膜１２ｂの厚さは、これに限定されるも
のではなく種々変更可能である。この膜厚については後
ほど詳細に説明する。
【００３４】この酸化シリコン膜１２ａは、例えば次の
第１から第３の機能を有している。第１は熱処理工程に
よる窒化シリコン膜１２ｂの膜収縮応力を緩和し、キャ
ップ絶縁膜１２を形成した後の熱処理に起因するキャッ
プ絶縁膜１２の剥離を抑制することが可能となる。
【００３５】第２は後述するコンタクトホールを形成す
る場合のエッチングストッパとしての機能である。これ
により、コンタクトホール形成時に酸化シリコン膜１２
ａがあまりエッチング除去されずその膜厚を確保するこ
とができるので、そのコンタクトホール内の導体膜とゲ
ート電極８Ａとの間の絶縁耐圧を向上させることが可能
となる。また、キャップ絶縁膜１２を構成する窒化シリ
コン膜１２ｂの膜厚を薄くすることが可能となる。この
ため、窒化シリコン膜１２ｂを形成した後の熱処理に起
因する窒化シリコン膜１２ｂの体積膨張を小さくするこ
とができるので、窒化シリコン膜１２ｂの剥離を抑制す
ることが可能となる。また、その窒化シリコン膜１２ｂ
を薄くできるので、半導体基板１の主面からキャップ絶
縁膜１２の上面までの高さを低くすることができ、上記
コンタクトホールのアスペクト比を小さくすることが可
能となる。
【００３６】第３はゲート電極８Ａにおけるタングステ
ン膜の保護膜としての機能である。これにより、半導体
集積回路装置の製造工程中においてゲート電極８Ａの薄
いタングステン膜の酸化を防ぐことができる。また、酸
化シリコン膜１２ａの形成後は、製造処理中におけるゲ
ート電極のタングステン膜の酸化に対する配慮を軽減で
きるので、ＤＲＡＭの製造条件や環境条件等を緩和する
ことが可能となる。
【００３７】また、キャップ絶縁膜１２を構成する窒化
シリコン膜１２ｂは、例えば次の第１から第３の機能を
有している。第１は上記コンタクトホール形成時のエッ
チングストッパとしての機能である。第２はゲート電極
およびキャップ絶縁膜１２の側面にサイドウォールスペ
ーサを形成する場合のエッチングストッパとしての機能
である。これら第１、第２の機能により、微細なコンタ
クトホールを位置合わせ良く、短絡不良を生じることな
く形成できる。第３はゲート電極を形成する場合のエッ
チングマスクとしての機能である。ゲート電極の加工に
際して窒化シリコン膜１２ｂをエッチングマスクとする
ことでパターン形成精度を向上させることができ、ま
た、フォトレジスト膜を用いた場合の異物の発生を低減
できる。
【００３８】この半導体基板１上においてメモリアレイ
には、キャップ絶縁膜１２の表面、ゲート電極８Ａ（ワ
ード線ＷＬ）の側面および半導体基板１の上面を覆うよ
うに薄い窒化シリコン膜（第３絶縁膜）１３が形成され
ている。窒化シリコン膜１３は、下地の段差を反映する
ように形成されており、その厚さは、例えば５０ｎｍ程
度である。ただし、窒化シリコン膜１３の厚さは、５０
ｎｍに限定されるものではなく、それ以上でも良いが、
隣接するゲート電極８Ａ間を窒化シリコン膜１３で完全
に埋め込んでしまわないように可能な限り薄い方が良
い。すなわち、窒化シリコン膜１３の膜厚は互いに隣接
するゲート電極８Ａ間の間隔の半分よりも小さければ良
い。なお、窒化シリコン膜１３は半導体基板１に直接接
しているわけではなく、半導体基板１の上面と窒化シリ
コン膜１３との間には、薄い酸化膜が存在している。
【００３９】また、周辺回路のＭＩＳＦＥＴのゲート電
極８Ｂ、８Ｃのそれぞれの上部にもキャップ絶縁膜１２
が形成されている。このキャップ絶縁膜１２も上述と同
様に積層キャップ構造となっている。ただし、周辺回路
領域では、このゲート電極８Ｂおよびその上のキャップ
絶縁膜１２の側壁、ゲート電極８Ｃおよびその上のキャ
ップ絶縁膜１２の側壁には、窒化シリコン膜１３で構成
されたサイドウォールスペーサ１３ｓが形成されてい
る。
【００４０】メモリアレイのキャップ絶縁膜１２と窒化
シリコン膜１３は、後述するように、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
９、９）の上部にセルフアライン（自己整合）でコンタ
クトホールを形成する際のエッチングストッパとして使
用される。また、周辺回路のサイドウォールスペーサ１
３ｓは、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレ
インとｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイ
ンにおける低不純物濃度領域と高不純物濃度領域とを形
成するために使用される。
【００４１】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐのそれぞれの上部にはＳＯＧ（Spin On Glass
）膜（第４絶縁膜）１６が形成されている。また、こ
のＳＯＧ膜１６のさらに上部には２層の酸化シリコン膜
（第４絶縁膜）１７、１８が形成されており、上層の酸
化シリコン膜１８は、その表面が半導体基板１の全域で
ほぼ同じ高さになるように平坦化処理が施されている。
【００４２】メモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインを構成する一対のｎ型半導体領域９、９の
上部には、酸化シリコン膜１８、１７およびＳＯＧ膜１
６を貫通するコンタクトホール１９、２０が形成されて
いる。これらのコンタクトホール１９、２０の内部に
は、ｎ型不純物（例えばＰ（リン））をドープした低抵
抗の多結晶シリコン膜で構成されたプラグ２１が埋め込
まれている。コンタクトホール１９、２０のそれぞれの
底部のＸ方向の径は、対向する２本のゲート電極８Ａ
（ワード線ＷＬ）の一方の側壁の窒化シリコン膜１３と
他方の側壁の窒化シリコン膜１３とのスペースによって
規定されている。すなわち、コンタクトホール１９、２
０は、ゲート電極８Ａ（ワード線ＷＬ）のスペースに対
してセルフアラインで形成されている。そして、本実施
の形態においては、コンタクトホール１９、２０内から
キャップ絶縁膜１２の酸化シリコン膜１２ａの上部角
（酸化シリコン膜１２ａの側面と上面とが交差する部分
に形成される箇所）およびその近傍が露出されている
（図５（ａ）参照）。キャップ絶縁膜１２を窒化シリコ
ン膜のみで形成した場合には、後述するコンタクトホー
ル１９、２０の形成時にその上部角部分に対応する箇所
も除去されてしまう。また、そのため、ゲート電極８Ａ
の側面の窒化シリコン膜１３の上部も削れその高さも低
くなる。この場合、キャップ絶縁膜が削れ過ぎると絶縁
耐圧不良が生じるし、また、ゲート電極上面が露出して
しまうと短絡不良が生じるので、キャップ絶縁膜をそれ
らの不良が生じないように厚くしなければならない。本
実施の形態においては、コンタクトホール１９、２０の
形成時に酸化シリコン膜１２ａの上部角部分を残すこと
ができるので、その上部角部およびその近傍部分におい
て絶縁膜厚を確保でき、その絶縁耐圧を向上させること
が可能となっている。
【００４３】一対のコンタクトホール１９、２０のう
ち、情報蓄積用容量素子Ｃを接続するためのコンタクト
ホール２０のＹ方向の径は、活性領域ＬのＹ方向の寸法
よりも小さい。これに対して、ビット線ＢＬを接続する
ためのコンタクトホール１９（２個のメモリセル選択用
ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域９
上のコンタクトホール）のＹ方向の径は、活性領域Ｌの
Ｙ方向の寸法よりも大きい。すなわち、コンタクトホー
ル１９は、Ｙ方向の径がＸ方向の（上端部の）径よりも
大きい略長方形の平面パターンで構成されており、その
一部は活性領域Ｌから外れて素子分離溝６上に延在して
いる（図４および図５参照）。コンタクトホール１９、
２０から露出する素子分離領域の上面はほぼ平坦となっ
ていている。コンタクトホール１９をこのようなパター
ンで構成することにより、コンタクトホール１９内のプ
ラグ２１を介してビット線ＢＬとｎ型半導体領域９とを
電気的に接続する際に、ビット線ＢＬの幅を一部で太く
して活性領域Ｌの上部まで延在したり、活性領域Ｌの一
部をビット線ＢＬ方向に延在したりしなくともよいの
で、メモリセルサイズを縮小することが可能となる。
【００４４】酸化シリコン膜１８の上部には酸化シリコ
ン膜２８が形成されている。コンタクトホール１９の上
部の酸化シリコン膜２８にはスルーホール２２が形成さ
れており、その内部には下層から順にＴｉ膜、ＴｉＮ
膜、Ｗ膜を積層した導電膜からなるプラグ３５が埋め込
まれている。また、このプラグ３５とスルーホール２２
の下部のコンタクトホール１９に埋め込まれたプラグ２
１との界面には、プラグ３５の一部を構成するＴｉ膜と
プラグ２１を構成する多結晶シリコン膜との反応によっ
て生じたＴｉＳｉ2 （チタンシリサイド）層３７が形成
されている。スルーホール２２は、活性領域Ｌから外れ
た素子分離溝６の上方に配置されている。
【００４５】酸化シリコン膜２８の上部にはビット線Ｂ
Ｌが形成されている。ビット線ＢＬは素子分離溝６の上
方に配置されており、同一の幅、同一のスペースでＸ方
向に沿って直線的に延在している。ビット線ＢＬはＷ
（タングステン）膜で構成されており、酸化シリコン膜
２８に形成されたスルーホール２２およびその下部の絶
縁膜（酸化シリコン膜２８、１８、１７、ＳＯＧ膜１６
およびゲート絶縁膜７）に形成されたコンタクトホール
１９を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインの一方（２個のメモリセル選択用ＭＩＳＦ
ＥＴＱｓによって共有されたｎ型半導体領域９）と電気
的に接続されている。また、ビット線ＢＬは、隣接する
ビット線ＢＬとの間に形成される寄生容量をできるだけ
低減するために、そのスペースを可能な限り広くしてあ
る。
【００４６】ビット線ＢＬのスペースを広くして寄生容
量を低減することにより、メモリセルサイズを縮小した
場合でも、情報蓄積用容量素子Ｃに蓄積された電荷（情
報）を読み出すときの信号電圧を大きくすることができ
る。また、ビット線ＢＬのスペースを広くすることによ
り、後述するビット線ＢＬのスペース領域に形成される
スルーホール（情報蓄積用容量素子Ｃとコンタクトホー
ル２０とを接続するスルーホール）４８の開孔マージン
を十分に確保できるようになるので、メモリセルサイズ
を縮小した場合でも、ビット線ＢＬとスルーホール４８
のショートを確実に防止することができる。
【００４７】さらに、ビット線ＢＬを金属（Ｗ）で構成
することにより、そのシート抵抗を２Ω／□程度にまで
低減できるので、情報の読み出し、書き込みを高速で行
うことができる。また、ビット線ＢＬと後述する周辺回
路の配線２３〜２６とを同一の工程で同時に形成するこ
とができるので、ＤＲＡＭの製造工程を簡略化すること
ができる。また、ビット線ＢＬを耐熱性およびエレクト
ロマイグレーション耐性の高い金属（Ｗ）で構成するこ
とにより、ビット線ＢＬの幅を微細化した場合でも、断
線を確実に防止することができる。
【００４８】周辺回路の酸化シリコン膜２８の上部には
第１層目の配線２３〜２６が形成されている。これらの
配線２３〜２６はビット線ＢＬと同じ導電材料（Ｗ）で
構成されており、後述するようにビット線ＢＬを形成す
る工程で同時に形成される。配線２３〜２６は、酸化シ
リコン膜２８、１８、１７およびＳＯＧ膜１６に形成さ
れたコンタクトホール３０〜３４を通じて周辺回路のＭ
ＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネ
ル型ＭＩＳＦＥＴＱｐ）と電気的に接続されている。
【００４９】周辺回路のＭＩＳＦＥＴと配線２３〜２６
とを接続するコンタクトホール３０〜３４の内部には、
下層から順にＴｉ膜、ＴｉＮ膜、Ｗ膜を積層した導電膜
からなるプラグ３５が埋め込まれている。また、これら
のコンタクトホール３０〜３４のうち、周辺回路のＭＩ
ＳＦＥＴのソース、ドレイン（ｎ+ 型半導体領域１０お
よびｐ+ 型半導体領域１１）の上部に形成されたコンタ
クトホール（３０〜３３）の底部には、プラグ３５の一
部を構成するＴｉ膜と半導体基板１（Ｓｉ）との反応に
よって生じたＴｉＳｉ2 層３７が形成されており、これ
によってプラグ３５とソース、ドレイン（ｎ+ 型半導体
領域１０およびｐ+ 型半導体領域１１）とのコンタクト
抵抗が低減されている。
【００５０】ビット線ＢＬと第１層目の配線２３〜２６
のそれぞれの上部には酸化シリコン膜３８が形成されて
おり、この酸化シリコン膜３８のさらに上部にはＳＯＧ
膜３９が形成されている。ＳＯＧ膜３９は、その表面が
半導体基板１の全域でほぼ同じ高さになるように平坦化
されている。
【００５１】メモリアレイのＳＯＧ膜３９の上部には窒
化シリコン膜４４が形成されており、この窒化シリコン
４４のさらに上部には情報蓄積用容量素子Ｃが形成され
ている。情報蓄積用容量素子Ｃは、下部電極（蓄積電
極）４５と上部電極（プレート電極）４７とそれらの間
に設けられたＴａ2 Ｏ5 （酸化タンタル）膜４６とによ
って構成されている。下部電極４５は、例えばＰ（リ
ン）がドープされた低抵抗多結晶シリコン膜からなり、
上部電極４７は、例えばＴｉＮ膜からなる。
【００５２】情報蓄積用容量素子Ｃの下部電極４５は、
図４のＸ方向に沿って真っ直ぐに延在する細長いパター
ンで構成されている。下部電極４５は、窒化シリコン膜
４４、ＳＯＧ膜３９およびその下層の酸化シリコン膜３
８、２８を貫通するスルーホール４８内に埋め込まれた
プラグ４９を通じてコンタクトホール２０内のプラグ２
１と電気的に接続され、さらにこのプラグ２１を介して
メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン
の他方（ｎ型半導体領域９）と電気的に接続されてい
る。下部電極４５とコンタクトホール２０との間に形成
されたスルーホール４８は、ビット線ＢＬまたはその下
部のプラグ３５とのショートを確実に防止するために、
最小加工寸法よりも微細な径（例えば0.１４μｍ）で構
成されている。このスルーホール４８内に埋め込まれた
プラグ４９は、例えばＰ（リン）がドープされた低抵抗
多結晶シリコン膜で構成されている。
【００５３】周辺回路のＳＯＧ膜３９の上部には、情報
蓄積用容量素子Ｃの下部電極４５とほぼ同じ高さの厚い
膜厚を有する酸化シリコン膜５０が形成されている。周
辺回路の酸化シリコン膜５０をこのような厚い膜厚で形
成することによって、情報蓄積用容量素子Ｃの上部に形
成される層間絶縁膜５６の表面がメモリアレイと周辺回
路とでほぼ同じ高さになる。
【００５４】情報蓄積用容量素子Ｃの上部には層間絶縁
膜５６が形成され、さらにその上部には第２層目の配線
５２、５３が形成されている。層間絶縁膜５６は、酸化
シリコン膜で構成されており、第２層目の配線５２、５
３は、Ａｌ（アルミニウム）を主体とする導電膜で構成
されている。周辺回路に形成された第２層目の配線５３
は、その下層の絶縁膜（層間絶縁膜５６、酸化シリコン
膜５０、ＳＯＧ膜３９、酸化シリコン膜３８）に形成さ
れたスルーホール５４を通じて第１層目の配線２６と電
気的に接続されている。このスルーホール５４の内部に
は、例えばＴｉ膜、ＴｉＮ膜およびＷ膜からなるプラグ
５５が埋め込まれている。
【００５５】第２層目の配線５２、５３の上部には第２
の層間絶縁膜６３が形成され、さらにその上部には第３
層目の配線５７、５８、５９が形成されている。層間絶
縁膜６３は、酸化シリコン系の絶縁膜（例えば酸化シリ
コン膜とＳＯＧ膜と酸化シリコン膜とからなる３層の絶
縁膜）で構成されており、第３層目の配線５７、５８、
５９は、第２層目の配線５２、５３と同じく、Ａｌを主
体とする導電膜で構成されている。
【００５６】第３層目の配線５８は、その下層の層間絶
縁膜６３、５６に形成されたスルーホール６０を通じて
情報蓄積用容量素子Ｃの上部電極４７と電気的に接続さ
れており、周辺回路の第３層目の配線５９は、その下層
の層間絶縁膜６３に形成されたスルーホール６１を通じ
て第２層目の配線５３と電気的に接続されている。これ
らのスルーホール６０、６１の内部には、例えばＴｉ
膜、ＴｉＮ膜およびＷ膜からなるプラグ６２が埋め込ま
れている。
【００５７】次に、上記したキャップ絶縁膜１２の酸化
シリコン膜１２ａおよび窒化シリコン膜１２ｂの膜厚を
図５により説明する。なお、図５の符号Ｄは、半導体基
板１上の窒化シリコン膜１３の上面からゲート電極８Ａ
上の窒化シリコン膜１３の上面までのＳＯＧ１６の厚さ
を示している。
【００５８】まず、窒化シリコン膜１２ｂの厚さについ
て説明すると、この窒化シリコン膜１２ｂは、コンタク
トホール１９、２０を形成する際にエッチングストッパ
として機能することが必要である。すなわち、コンタク
トホール１９、２０を穿孔すべくＳＯＧ膜１６の厚さＤ
の部分をエッチング除去している間に窒化シリコン膜１
２ｂ、１３が除去されてしまわないようにしなければな
らない。そこで、オーバーエッチを無視すると、Ｄ／第
１選択比＜窒化シリコン膜１２ｂの厚さ＋窒化シリコン
膜１３の厚さ、の関係を満たす必要がある。ここで、厚
さＤ＝窒化シリコン膜１２ｂの厚さ＋酸化シリコン膜１
２ａの厚さ＋ゲート電極８Ａの厚さであり、第１選択比
は最低でも約８とれたとして、これらを上式に代入する
と、窒化シリコン膜１２ｂの厚さ＋窒化シリコン膜１３
の厚さ＞（窒化シリコン膜１３の厚さ＋酸化シリコン膜
１２ａの厚さ＋ゲート電極８Ａの厚さ）／８、で表すこ
とができる。第１選択比は、窒化シリコン膜１２ｂのエ
ッチングレートに対するＳＯＧ膜１６および絶縁膜１
７、１８のエッチングレートの比である。
【００５９】次に、酸化シリコン膜１２ａの厚さについ
て説明すると、この酸化シリコン膜１２ａは、コンタク
トホール１９、２０を形成すべく半導体基板１上の窒化
シリコン膜１３を除去する際にエッチングストッパとし
て機能することが必要である。したがって、オーバーエ
ッチは無視すると、酸化シリコン膜１２ａの厚さ＞（窒
化シリコン膜１３の厚さ／第２選択比）、の関係を満た
す必要がある。ここで、第２選択比は、酸化シリコン膜
のエッチングレートに対する窒化シリコン膜のエッチン
グレートの比であり、酸化シリコン膜１２ａがプラズマ
−ＴＥＯＳ（Tetraethoxysilane ）で形成された場合に
約３とれるので、これを上式に代入すると、酸化シリコ
ン膜１２ａの厚さ＞（窒化シリコン膜１３の厚さ／
３）、で表すことができる。
【００６０】次に、上記のように構成されたＤＲＡＭの
製造方法の一例を工程順に説明する。
【００６１】まず、図６に示すように、ｐ型で比抵抗が
１０Ωcm程度の単結晶シリコンからなる半導体基板１
（この段階では半導体ウエハ）の主面の素子分離領域に
素子分離溝６を形成する。素子分離溝６は、半導体基板
１の表面をエッチングして深さ３００〜４００nm程度の
溝を形成し、次いでこの溝の内部を含む半導体基板１上
にＣＶＤ法で酸化シリコン膜５を堆積した後、この酸化
シリコン膜５を化学的機械研磨(Chemical Mechanical P
olishing; ＣＭＰ) 法でポリッシュバックして形成す
る。
【００６２】次に、図７に示すように、メモリセルを形
成する領域（メモリアレイ）の半導体基板１に、例えば
Ｐ（リン）をイオン打ち込みしてｎ型半導体領域３を形
成した後、メモリアレイと周辺回路の一部（ｎチャネル
型ＭＩＳＦＥＴＱｎを形成する領域）に、例えばＢ（ホ
ウ素）をイオン打ち込みしてｐ型ウエル２を形成し、周
辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐを形
成する領域）に、例えばＰ（リン）をイオン打ち込みし
てｎ型ウエル４を形成する。
【００６３】続いて、ＭＩＳＦＥＴのしきい値電圧を調
整するための不純物、例えばＢＦ2(フッ化ホウ素）をｐ
型ウエル２およびｎ型ウエル４にイオン打ち込みし、次
いでｐ型ウエル２およびｎ型ウエル４のそれぞれの表面
をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板
１をウェット酸化してｐ型ウエル２およびｎ型ウエル４
のそれぞれの表面に膜厚８nm程度の清浄なゲート絶縁膜
７を形成する。
【００６４】次に、図８に示すように、ゲート絶縁膜７
上に、例えばＰ（リン）などの不純物をドープした膜厚
１００nm程度の多結晶シリコン膜（第１導体膜）８ｓを
半導体基板１上にＣＶＤ法で堆積する。
【００６５】続いて、ライトエッチング処理を施して自
然酸化膜を除去した後、多結晶シリコン膜８ｓ上に、例
えば膜厚５nm程度のＷＮ（タングステンナイトライド）
膜からなるバリア金属膜（第１導体膜）８ｂｍと、膜厚
１００nm程度のＷ（タングステン）からなる高融点金属
膜（第１導体膜）８ｍとをスパッタリング法で堆積す
る。なお、バリア金属膜８ｂｍは、高温熱処理時にＷ膜
と多結晶シリコン膜とが反応して両者の界面に高抵抗の
シリサイド層が形成されるのを防止するバリア層として
機能する。バリア金属膜８ｂｍには、例えばＴｉＮ（チ
タンナイトライド）膜を使用することもできる。
【００６６】その後、高融点金属膜８ｍ上に、例えば膜
厚１００nm程度の酸化シリコン膜１２ａをＴＥＯＳガス
を用いたプラズマＣＶＤ法で堆積する。酸化シリコン膜
１２ａの堆積処理に際しプラズマＣＶＤ法を使用してい
るのは、製造処理室内に酸素の巻き込みが少ないことや
低温（４００℃程度）で成膜処理が可能なので高融点金
属膜８ｍの表面を酸化させ難いからである。なお、この
酸化シリコン膜１２ａを４００℃前後の熱ＣＶＤ法で形
成しても良い。この場合は高融点金属膜８ｍが酸化され
ないように、ＴＥＯＳガスやシラン（ＳｉＨ4 ）ガス等
のようなＳｉを含むガスを処理室内に導入した後、酸素
を含むガスを処理室内に導入したり、上記Ｓｉを含むガ
スと酸素を含むガスとを同時に処理室内に導入したりす
る。酸化シリコン膜１２ａの堆積工程後は高融点金属膜
８ｍの酸化をあまり気にせず製造処理が可能なので製造
・環境条件等を緩和でき製造処理が容易となる。
【００６７】次いで、本実施の形態においては酸化シリ
コン膜１２ａを被着した後、例えば窒素ガス雰囲気中に
おいて、例えば８００℃、１分程度の熱処理を半導体基
板１に施す。これにより、高融点金属膜８ｍやバリア金
属膜８ｂｍの応力緩和を行うことができ、かつ、バリア
金属膜８ｂｍを緻密化して洗浄耐性を向上させることが
可能となる。
【００６８】この熱処理を行わずバリア金属膜８ｂｍの
緻密化がなされていないと、キャップ絶縁膜形成工程後
に行うライト酸化処理前の洗浄処理に際してバリア金属
膜８ｂｍがエッチング除去され高融点金属膜８ｍが剥離
してしまう問題が生じる。このため、少なくとも上記洗
浄処理前にはその熱処理を行う必要があるが、キャップ
絶縁膜が窒化シリコンのみで構成される技術の場合は、
高融点金属膜８ｍの酸化を防止する観点から高融点金属
膜８ｍの被着直後にその熱処理を行うことは回避するこ
とが望ましい。その技術の場合にはキャップ絶縁膜用の
窒化シリコン膜を被着した後、その熱処理を行うことに
なるが、その窒化シリコン膜の膜厚が厚くなると窒化シ
リコン膜が剥離する問題が生じる。この剥離は、高融点
金属膜８ｍの熱膨張率が絶縁膜よりも１桁以上大きいこ
と等に起因するもので、窒化シリコン膜の膜厚が厚くな
るほど剥離の問題が顕著になるのは膜厚が厚くなるだけ
その窒化シリコン膜の体積変化も大きくなるからであ
る。
【００６９】続いて、酸化シリコン膜１２ａ上に、例え
ば厚さ１００〜１５０ｎｍ程度の窒化シリコン膜１２ｂ
を被着する。酸化シリコン膜１２ａの成膜方法として
は、例えばプラズマＣＶＤ法、低圧ＣＶＤ法またはＰＥ
ＣＶＤ法等がある。窒化シリコン膜１２ｂを低圧ＣＶＤ
法で成膜した場合、膜質を向上させることができ、ま
た、高融点金属膜８ｍの表面が酸化シリコン膜１２ａで
既に覆われ保護されており、高融点金属膜８ｍの酸化を
あまり気にせず成膜が行えるので、例えばロードロック
室内の排気条件を緩和できる等、窒化シリコン膜１２ｂ
の成膜時の製造・環境条件等を緩和できる。
【００７０】その後、窒化シリコン膜１２ｂ上に、ゲー
ト電極形成用のフォトレジストパターンＲ1 を形成す
る。メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８
Ａ（ワード線ＷＬ）形成用のフォトレジストパターンＲ
1 は、例えば波長２４８nmのＫｒＦエキシマレーザを光
源に用いた露光技術と位相シフト技術とを用いて形成す
る。その後、フォトレジストパターンＲ1 をエッチング
マスクとしてエッチング処理を施すことにより、図９に
示すように、ゲート電極形状（メモリセルアレイではワ
ード線形状）の窒化シリコン膜１２ｂを形成する。この
エッチング処理では、例えばフッ素系のガスを用いる。
【００７１】次いで、フォトレジストパターンＲ1 を除
去した後、そのパターニングされた窒化シリコン膜１２
ｂをエッチングマスクとして、酸化シリコン膜１２ａ、
高融点金属膜８ｍ、バリア金属膜８ｂｍおよび多結晶シ
リコン膜８ｓをパターニングすることにより、図１０に
示すように、ゲート絶縁膜７の上部にゲート電極８Ａ
（ワード線ＷＬ）、ゲート電極８Ｂ、８Ｃおよびキャッ
プ絶縁膜１２を形成する。このエッチング処理では、例
えば塩素と酸素との混合ガスで高融点金属膜８ｍを加工
する。そのガスを用いたエッチング処理のオーバーエッ
チング処理では、タングステンよりも多結晶シリコンの
方が３倍程エッチング速度が大きいので、多結晶シリコ
ン膜８ｓもかなり削られる。残った多結晶シリコン膜は
一般的に用いられる塩素系または臭素系ガスを用い、薄
い酸化膜に対して高い選択比を確保した状態でエッチン
グ除去する。
【００７２】このように本実施の形態では、キャップ絶
縁膜１２を形成するための窒化シリコン膜１２ｂをエッ
チングマスクとしてゲート電極８Ａ（ワード線ＷＬ）お
よびゲート電極８Ｂ、８Ｃを形成する。通常、ゲート電
極はフォトレジストパターンＲ1 をエッチングマスクと
してパターニングするが、ゲート電極を高融点金属膜８
ｍ、バリア金属膜８ｂｍおよび多結晶シリコン膜８ｓで
構成する場合にフォトレジストパターンをエッチングマ
スクとすると、エッチング処理中にフォトレジストパタ
ーンの形状が歪みパターン形成精度が低下する場合があ
る。また、フォトレジストパターンの一部が欠けたり剥
離したりして異物となり、半導体集積回路装置の信頼性
や歩留まりが低下する問題が生じる。キャップ絶縁膜
（窒化シリコン膜１２ｂおよび酸化シリコン膜１２ａ）
をエッチングマスクとして用いた場合には、その形状に
歪みが生じたりしないし、また、欠けて異物となること
もないので、ゲート電極のパターン形成精度を向上させ
ることができ、かつ、半導体集積回路装置の信頼性や歩
留まりを向上させることが可能となる。
【００７３】ところで、このゲート電極加工のためのエ
ッチング処理に際して窒化シリコン膜１２ｂの上部が削
れてしまう結果、その処理後の窒化シリコン膜１２ｂの
膜厚は、成膜時よりも若干薄くなり、例えば４０ｎｍ程
度になる。この窒化シリコン膜１２ｂの削れを低減する
ために次のようにしても良い。まず、窒化シリコン膜１
２ｂを被着した後、その上に酸化シリコン膜をＣＶＤ法
等によって被着する。続いて、フォトレジストパターン
Ｒ1 を形成し、これをエッチングマスクとして、その酸
化シリコン膜および窒化シリコン膜１２ｂをパターニン
グすることにより、図１１に示すように、ゲート電極形
状（メモリセルアレイではワード線形状）の窒化シリコ
ン膜１２ｂおよびその上の酸化シリコン膜１２ｍをパタ
ーニングする。その後、フォトレジストパターンＲ1 を
除去した後、パターニングされた窒化シリコン膜１２ｂ
および酸化シリコン膜１２ｍをエッチングマスクとし
て、ゲート電極８Ａ等をパターニングする。この際、酸
化シリコン膜１２ｍがその下層の窒化シリコン膜１２ｂ
を保護しその削れを低減することができるので、窒化シ
リコン膜１２ｂの膜厚を確保することができる。なお、
酸化シリコン膜１２ｍは、ゲート電極８Ａ等の加工後、
窒化シリコン膜１２ｂ上に残される場合もあるし、残さ
れない場合もある。
【００７４】その後、半導体基板１を、例えば過酸化水
素（Ｈ2 Ｏ2 ）を含む洗浄液で洗浄し、特に半導体基板
１の裏面のパーティクルを除去する。この際、バリア金
属膜８ｂｍは上述のように緻密化されているので除去さ
れてしまうこともない。その後、半導体基板１に対して
上記したライト酸化処理を施すことにより、ゲート電極
８Ａ等の端部に酸化膜を形成しプラズマダメージを修復
する。
【００７５】次に、図１２に示すように、ｎ型ウエル４
に、例えばＢ（ホウ素）をイオン打ち込みしてゲート電
極８Ｃの両側のｎ型ウエル４にｐ- 型半導体領域１５を
形成する。また、ｐ型ウエル２に、例えばＰ（リン）を
イオン打ち込みしてゲート電極８Ａの両側のｐ型ウエル
２にｎ- 型半導体領域９ａを形成し、ゲート電極８Ｂの
両側のｐ型ウエル２にｎ- 型半導体領域１４を形成す
る。ここまでの工程により、メモリセル選択用ＭＩＳＦ
ＥＴＱｓが略完成する。
【００７６】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を
堆積した後、メモリアレイの窒化シリコン膜１３をフォ
トレジスト膜で覆い、周辺回路の窒化シリコン膜１３を
異方性エッチングすることにより、周辺回路のゲート電
極８Ｂ、８Ｃの側壁にサイドウォールスペーサ１３ｓを
形成する。このエッチングは、素子分離溝６に埋め込ま
れた酸化シリコン膜５とゲート絶縁膜７の削れ量を最少
とするために、窒化シリコン膜１３を高い選択比でエッ
チングするガスを使用して行う。また、ゲート電極８
Ｂ、８Ｃ上の窒化シリコン膜１２の削れ量を最少とする
ために、オーバーエッチング量を必要最小限に留めるよ
うにする。
【００７７】次に、図１４に示すように、周辺回路のｎ
型ウエル４に、例えばＢ（ホウ素）をイオン打ち込みし
て、サイドウォールスペーサ１３ｓに対して自己整合
で、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域
１１（ソース、ドレイン）を形成し、周辺回路のｐ型ウ
エル２に、例えばＡｓ（ヒ素）をイオン打ち込みしてサ
イドウォールスペーサ１３ｓに対して自己整合でｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソー
ス、ドレイン）を形成する。ここまでの工程により、低
不純物濃度領域と高不純物濃度領域とを備えたｐチャネ
ル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴ
Ｑｎが略完成する。
【００７８】次に、図１５に示すように、半導体基板１
上に膜厚３００nm程度のＳ０Ｇ膜１６をスピン塗布し、
水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理
を行った後、さらに８００℃、１分程度の熱処理を行っ
てこのＳＯＧ膜１６をデンシファイ（緻密化）する。Ｓ
ＯＧ膜１６には、例えばポリシラザン系の無機ＳＯＧを
使用する。
【００７９】ＳＯＧ膜１６は、グラスフロー膜に比べて
リフロー性が高く、微細なスペースのギャップフィル性
に優れているので、フォトリソグラフィの解像限界程度
まで微細化されたゲート電極８Ａ（ワード線ＷＬ）のス
ペースに埋め込んでもボイドが生じることがない。ま
た、ＳＯＧ膜１６は、高温、長時間の熱処理を行わなく
とも高いリフロー性が得られるので、メモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレインや周辺回路のＭＩ
ＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル
型ＭＩＳＦＥＴＱｐ）のソース、ドレインに打ち込まれ
た不純物の熱拡散を抑制して浅接合化を図ることがで
き、かつ、熱処理時にゲート電極８Ａ（ワード線ＷＬ）
およびゲート電極８Ｂ、８Ｃを構成する高融点金属膜
（Ｗ膜）が酸化するのを抑制できるので、メモリセル選
択用ＭＩＳＦＥＴＱｓおよび周辺回路のＭＩＳＦＥＴの
高性能化を実現することができる。なお、ＳＯＧ膜１６
とその上の酸化シリコン膜１７、１８で層間絶縁膜を形
成するのに代えて、ホウ素・リン珪酸ガラス（Boro Pho
spho Silicate Glass ：ＢＰＳＧ）を被着した後、リフ
ロ処理を施し、さらにその上面をＣＭＰ法で平坦化して
層間絶縁膜を形成しても良いし、ＳＯＧ膜のみで層間絶
縁膜を形成するようにしても良い。
【００８０】次に、図１６に示すように、ＳＯＧ膜１６
の上部に膜厚６００nm程度の酸化シリコン膜１７を堆積
し、次いでこの酸化シリコン膜１７をＣＭＰ法で研磨し
てその表面を平坦化した後、その上部に膜厚１００nm程
度の酸化シリコン膜１８を堆積する。上層の酸化シリコ
ン膜１８は、ＣＭＰ法で研磨されたときに生じた下層の
酸化シリコン膜１７の表面の微細な傷を補修するために
堆積する。なお、ゲート絶縁膜７の上面から酸化シリコ
ン膜１８の上面までの厚さは、例えば５５０ｎｍ程度で
ある。
【００８１】次に、図１７および図１８に示すように、
第１の開口を有するフォトレジスト膜２７をマスクにし
たドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱ
ｓのｎ- 型半導体領域（ソース、ドレイン）９ａの上部
の酸化シリコン膜１８、１７およびＳＯＧ膜１６を除去
し、第２の開口を形成する。このエッチングは、酸化シ
リコン膜１７の下層の窒化シリコン膜１３が除去される
のを防ぐために、酸化シリコン膜１７を高い選択比でエ
ッチングするガスを使用して行う。すなわち、酸化シリ
コン膜の方が窒化シリコン膜よりもエッチング除去され
易い条件でエッチング処理を行い、コンタクトホール１
９ａ、２０ａを形成する。この際の窒化シリコン膜と酸
化シリコン膜とのエッチング選択比は１対８〜１０程度
である。
【００８２】図１８（ａ）はこのエッチング処理後にお
ける図４のＡ−Ａ線に当たるメモリセルの要部拡大断面
図であり、図１８（ｂ）はそのエッチング処理後におけ
る図４のＢ−Ｂ線に当たる要部拡大断面図を示してい
る。図１８（ａ）に示すように、ここでは、このエッチ
ング処理中にキャップ絶縁膜１２の酸化シリコン膜１２
ａが露出されないようにする。また、ゲート電極８Ａ間
に、窒化シリコン膜１３が残るようにエッチングを終了
する。酸化シリコン膜１２ａとＳＯＧ膜１６とは同じ材
料なので、酸化シリコン膜１２ａが露出されるとそこか
らエッチングが進行し、ゲート電極８Ａの上面が露出さ
れてしまうからである。
【００８３】また、図１８（ｂ）に示すように、この段
階では半導体基板１の窒化シリコン膜１３がエッチング
ストッパとして機能し、半導体基板１上に残される。と
ころで、窒化シリコン膜１３が形成されていない場合を
示したのが図５２であるが、この場合、ＳＯＧ膜１００
をエッチング除去する際に、素子分離溝１０１内の埋込
絶縁膜１０２はＳＯＧ膜１００と同じ材料なので、その
埋込絶縁膜１０２の上部もエッチング除去され窪み１０
３が形成されてしまう。本実施の形態では上記したよう
にコンタクトホール１９が平面的に素子分離溝に重なる
ので、その埋込絶縁膜の窪みを回避できる上記技術は有
効である。また、コンタクトホール１９が設計上は素子
分離溝に平面的に重ならない構造の場合でもコンタクト
ホール１９の平面的な位置ずれにより素子分離溝に重な
るようになる場合もあるので、その窪みに起因する素子
不良の問題を回避できる本実施の形態は有効な技術であ
る。
【００８４】続いて、上記フォトレジスト膜２７をマス
クにしたドライエッチングでｎ- 型半導体領域（ソー
ス、ドレイン）９ａの上部に第３の開口を形成するため
に窒化シリコン膜１３を除去し、次いでその下層の薄い
ゲート絶縁膜７を除去することにより、図１９、図２
０、図２１および図２２に示すように、ｎ- 型半導体領
域（ソース、ドレイン）９ａの表面を露出するコンタク
トホール１９、２０を形成する。このエッチングはゲー
ト電極８Ａ上の酸化シリコン膜１２ａが残るようにエッ
チングを終了する。なお、図２０はこの処理後の図４の
Ａ−Ａ線の要部拡大断面図を示し、図２１はこの処理後
の図４のＢ−Ｂ線の要部拡大断面図を示し、図２２はこ
の処理後のメモリセルアレイの要部平面図を示してい
る。
【００８５】この窒化シリコン膜１３のエッチングは、
半導体基板１や素子分離溝６の削れ量を最小とするため
に、窒化シリコン膜１３を高い選択比でエッチングする
ガスを使用して行う。すなわち、窒化シリコン膜の方が
酸化シリコン膜よりもエッチング除去され易い条件でエ
ッチング処理を施す。この際の酸化シリコン膜と窒化シ
リコン膜とのエッチング選択比は１対３程度である。
【００８６】また、このエッチングは、窒化シリコン膜
１３を異方的にエッチングするような条件で行い、ゲー
ト電極８Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１
３を残すようにする。これにより、底部の径（Ｘ方向の
径）がフォトリソグラフィの解像限界以下の微細なコン
タクトホール１９、２０をゲート電極８Ａ（ワード線Ｗ
Ｌ）のスペースに対して自己整合で形成することができ
る。
【００８７】ところで、図５３はキャップ絶縁膜１０４
が窒化シリコン膜のみで形成されている場合を比較のた
め示したもので、この場合は、コンタクトホール１０５
を形成するために半導体基板１０６上の窒化シリコン膜
１０７を除去する際、ゲート電極１０８の上面および側
面のキャップ絶縁膜１０４および窒化シリコン膜１０７
も除去されてしまい、ゲート電極１０８の上面が露出さ
れてしまう場合が生じる。このため、エッチング終点検
出に高い精度が要求される上、絶縁耐圧不良やゲート電
極の露出を防止することを考慮してキャップ絶縁膜を厚
くしなければならない。しかし、本発明者の検討結果に
よれば、キャップ絶縁膜の膜厚増大は、コンタクトホー
ルのアスペクト比の増大を招き、コンタクトホール内へ
の導体膜の埋め込みが困難となるので不良発生率が増大
する他、キャップ絶縁膜形成後の熱処理によりキャップ
絶縁膜の剥離や膨れ等の問題が顕著となることが判明し
た。
【００８８】本実施の形態においても、半導体基板１上
の窒化シリコン膜１３を除去して半導体基板１の上面を
露出させる際に、ゲート電極８Ａの上面や側面の窒化シ
リコン膜１２ｂ、１３も同一材料なのでエッチング除去
される。このため、エッチング処理が進行するとゲート
電極８Ａ上の酸化シリコン膜１２ａの一部が露出される
ようになるが、このエッチング処理では窒化シリコン膜
の方がエッチング除去され易い条件としているので、酸
化シリコン膜１２ａはエッチングストッパとして機能
し、あまり除去されないで済む。図２０は、そのエッチ
ング処理後の様子を模式的に示したもので、コンタクト
ホール１９、２０から露出する酸化シリコン膜１２ａの
上部角（酸化シリコン膜１２ａの上面と側面とが交差す
る箇所）およびその近傍の酸化シリコン膜１２ａが除去
されずに残されている。このため、ゲート電極８Ａの側
面の窒化シリコン膜１３の高さも確保されている。この
結果、ゲート電極８Ａの上部角（高融点金属膜８ｍの上
面および側面が交差する箇所）およびその近傍を被覆す
る絶縁膜の膜厚が確保される、すなわち、コンタクトホ
ール１９内に埋め込まれる導体膜とゲート電極８Ａとの
距離が長くなるので、絶縁耐圧を向上させることが可能
となる。したがって、キャップ絶縁膜１２を薄くするこ
とができるので、半導体基板１の上面からキャップ絶縁
膜１２の上面までの高さを低くできる。例えばキャップ
絶縁膜１２が窒化シリコン膜のみで形成されている場合
には（図５３参照）、後述の窒化シリコン膜１３の厚さ
をＡとすると、Ａ×（１＋ドライオーバーエッチ率）×
（１＋ドライバラツキ率）を確保する必要がある。ドラ
イオーバーエッチ率を４０％、ドライバラツキ率を２０
％、Ａ＝５０ｎｍとして、それらの数値を上式に代入す
ると、窒化シリコンのみで構成されるキャップ絶縁膜の
厚さが８４ｎｍ程度必要となる。一方、本実施の形態の
積層キャップの場合は、窒化シリコン膜１２ｂの下の酸
化シリコン膜１２ａによりコンタクトホール形成時の選
択比が約３あるので、８４／３＝２８ｎｍを削れ分とし
て確保しておけば良いことになる。したがって、積層キ
ャップの方が、半導体基板１の上面からキャップ絶縁膜
１２の上面までの高さを５６ｎｍ（＝８４−２８）も低
くすることができる。これにより、コンタクトホール１
９、２０のアスペクト比を小さくできるので、コンタク
トホール１９、２０内への導体膜の埋め込みが容易とな
り、その導体膜の埋め込み不足を回避できる。したがっ
て、コンタクトホール１９、２０内での電気抵抗の増大
や導通不良を回避できるので、半導体集積回路装置の信
頼性および歩留まりを向上させることが可能となる。
【００８９】また、本実施の形態ではコンタクトホール
１９の平面形状が長方形状であり平面的に素子分離溝６
に重なるので、コンタクトホール１９から露出する窒化
シリコン膜１３を除去すると、素子分離溝６の上面も露
出されるが、素子分離溝６内の埋込絶縁膜は酸化シリコ
ン膜５からなるので、当該エッチング処理に際してあま
り除去されることもない。図２１はその様子を模式的に
示すもので、コンタクトホール１９の底面から露出する
素子分離溝６の上面はあまり削られず残されている。
【００９０】次に、フォトレジスト膜２７を除去した
後、フッ酸系のエッチング液（例えばフッ酸＋フッ化ア
ンモニウム混液）を使って、コンタクトホール１９、２
０の底部に露出した半導体基板１の表面を洗浄し、ドラ
イエッチング残渣やフォトレジスト残渣などを除去す
る。このときコンタクトホール１９、２０の側壁に露出
したＳＯＧ膜１６もエッチング液に曝されるが、８００
℃程度の高温でデンシファイ（緻密化）したＳＯＧ膜１
６は、このデンシファイ処理を行わないＳＯＧ膜に比べ
てフッ酸系のエッチング液に対する耐性が高いので、こ
のウェットエッチング処理によってコンタクトホール１
９、２０の側壁が大きくアンダーカットされることはな
い。これにより、次の工程でコンタクトホール１９、２
０の内部に埋め込まれるプラグ２１同士のショートを確
実に防止することができる。
【００９１】また、上記コンタクトホール１９、２０を
形成した後、このコンタクトホール１９、２０を通じて
ｐ型ウエル２に不純物（例えばリン）をイオン打ち込み
することによって、メモリセル選択用ＭＩＳＦＥＴＱｓ
のソース、ドレインよりも深い領域のｐ型ウエル２にｎ
型半導体層を形成してもよい。このｎ型半導体層は、ソ
ース、ドレインの端部に集中する電界を緩和する効果が
あるので、ソース、ドレインの端部のリーク電流を低減
してメモリセルのリフレッシュ特性を向上させることが
できる。
【００９２】次に、図２３および図２４に示すように、
コンタクトホール１９、２０の内部にプラグ２１を形成
する。なお、図２４（ａ）はこの処理後の図４のＡ−Ａ
線の要部拡大断面図であり、同図（ｂ）は図４のＢ−Ｂ
線の要部拡大断面図である。プラグ２１は、酸化シリコ
ン膜１８の上部に不純物（例えばＡｓ（ヒ素））をドー
プした膜厚３００nm程度の多結晶シリコン膜をＣＶＤ法
で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨
してコンタクトホール１９、２０の内部に残すことによ
り形成する。本実施の形態ではプラグ２１とゲート電極
８Ａとの間に介在された酸化シリコン膜１２ａによって
絶縁耐圧を向上させることが可能となっている。また、
酸化シリコン膜１２ａは窒化シリコン膜よりも誘電率が
低いのでプラグ２１とゲート電極８Ａとの間の絶縁膜の
誘電率を下げることができ、寄生容量を低減できる。
【００９３】続いて、酸化シリコン膜１８の上部に膜厚
２００nm程度の酸化シリコン膜２８をＣＶＤ法で堆積し
た後、窒素ガス雰囲気中で８００℃、１分程度の熱処理
を行う。この熱処理によって、プラグ２１を構成する多
結晶シリコン膜中の不純物がコンタクトホール１９、２
０の底部からメモリセル選択用ＭＩＳＦＥＴＱｓのｎ-
型半導体領域９ａに拡散し、低抵抗のｎ型半導体領域
（ソース、ドレイン）９が形成される。
【００９４】次に、図２６に示すように、フォトレジス
ト膜Ｒ2 をマスクにしたドライエッチングでコンタクト
ホール１９の上部の酸化シリコン膜２８を除去すること
によって、スルーホール２２を形成する。このスルーホ
ール２２は、活性領域Ｌから外れた素子分離溝６の上方
に配置する。なお、図２６（ａ）はこの処理後の図４の
Ａ−Ａ線の要部拡大断面図を示し、同図（ｂ）はこの処
理後の図４のＢ−Ｂ線の要部拡大断面図を示し、図２７
はこの処理後のメモリセルアレイの要部平面図を示して
いる。
【００９５】続いて、図２５に示すようにフォトレジス
ト膜Ｒ3 をマスクにしたドライエッチングで周辺回路の
酸化シリコン膜２８、１８、１７、ＳＯＧ膜１６および
ゲート絶縁膜７を除去することによって、ｎチャネル型
ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ド
レイン）の上部にコンタクトホール３０、３１を形成
し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域
１１（ソース、ドレイン）の上部にコンタクトホール３
２、３３を形成する。またこのとき同時に、ｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部にコンタク
トホール３４を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎ
のゲート電極８Ｂの上部に図示しないコンタクトホール
を形成する。コンタクトホール３０〜３４は、素子分離
領域に重ならないように、素子分離領域に対して、余裕
を確保して形成しなければならない。
【００９６】上記のように、スルーホール２２を形成す
るエッチングと、コンタクトホール３０〜３４を形成す
るエッチングとを別工程で行うことにより、周辺回路の
深いコンタクトホール３０〜３４を形成する際にメモリ
アレイの浅いスルーホール２２の底部に露出したプラグ
２１が深く削れる不具合を防ぐことができる。なお、ス
ルーホール２２の形成とコンタクトホール３０〜３４の
形成は、上記と逆の順序で行ってもよい。
【００９７】次に、図２８に示すように、コンタクトホ
ール３０〜３４とスルーホール２２の内部を含む酸化シ
リコン膜２８の上部に膜厚４０nm程度のＴｉ膜３６を堆
積する。Ｔｉ膜３６は、アスペクト比が大きいコンタク
トホール３０〜３４の底部でも１０nm程度以上の膜厚を
確保できるよう、コリメーションスパッタなどの高指向
性スパッタリング法を用いて堆積する。
【００９８】続いて、Ｔｉ膜３６を大気に晒すことな
く、Ａｒ（アルゴン）ガス雰囲気中で６５０℃、３０秒
程度の熱処理を行い、さらに窒素ガス雰囲気中で７５０
℃、１分程度の熱処理を行う。この熱処理によって図２
９に示すように、コンタクトホール３０〜３３の底部の
Ｓｉ基板とＴｉ膜３６とが反応し、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレイ
ン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半
導体領域１１（ソース、ドレイン）の表面とに膜厚１０
nm程度のＴｉＳｉ2 層３７が形成される。また、上記窒
素ガス雰囲気中での熱処理によって、コンタクトホール
３０〜３４の側壁に堆積した薄いＴｉ膜３６の表面が窒
化され、Ｓｉと反応し難い安定な膜となる。
【００９９】なお、このとき、酸化シリコン膜２８の上
部のＴｉ膜３６の表面も窒化されるが、表面以外の部分
は窒化されずに未反応のまま残る。また、スルーホール
２２（図２６等参照）の底部のプラグ２１の表面には、
プラグ２１を構成する多結晶シリコン膜とＴｉ膜３６と
の反応によってＴｉＳｉ2 層３７が形成される。
【０１００】コンタクトホール３０〜３３の底部にＴｉ
Ｓｉ2 層３７を形成することにより、次の工程でコンタ
クトホール３０〜３３の内部に形成されるプラグ３５
と、周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ+
型半導体領域１０、ｐ+ 型半導体領域１１）とが接触す
る部分のコンタクト抵抗を１ｋΩ以下まで低減すること
ができるので、センスアンプＳＡやワードドライバＷＤ
などの周辺回路の高速動作が可能となる。コンタクトホ
ール３０〜３３の底部のシリサイド層は、ＴｉＳｉ2 以
外の高融点金属シリサイド、例えばＣｏＳｉ2 （コバル
トシリサイド）、ＴａＳｉ2 （タンタルシリサイド）、
ＭｏＳｉ2 （モリブデンシリサイド）などで構成するこ
ともできる。
【０１０１】次に、図３０に示すように、Ｔｉ膜３６の
上部に膜厚３０nm程度のＴｉＮ膜４０をＣＶＤ法で堆積
する。ＣＶＤ法は、スパッタリング法に比べてステップ
カバレージがよいので、アスペクト比が大きいコンタク
トホール３０〜３４の底部に平坦部と同程度の膜厚のＴ
ｉＮ膜４０を堆積することができる。続いて、六フッ化
タングステン（ＷＦ6 ）、水素およびモノシラン（Ｓｉ
Ｈ4 ）をソースガスに用いたＣＶＤ法でＴｉＮ膜４０の
上部に膜厚３００nm程度の厚いＷ膜４１を堆積し、コン
タクトホール３０〜３４およびスルーホール２２（図２
６等参照）のそれぞれの内部をＷ膜４１で完全に埋め込
む。
【０１０２】なお、ＴｉＳｉ2 層３７を形成した直後に
未反応のＴｉ膜３６をエッチング液で除去すると、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部に形
成されたコンタクトホール３４の内部や、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に形成された
図示しないコンタクトホールの内部にもエッチング液が
浸入し、ポリメタル構造で構成されたゲート電極８Ｂ、
８Ｃの表面（Ｗ膜）がエッチングされてしまう。これを
防止するために、本実施の形態では、コンタクトホール
３０〜３３の底部にＴｉＳｉ２層３７を形成した後、酸
化シリコン膜２８の上部やコンタクトホール３０〜３４
の内部に残った未反応のＴｉ膜３６を残したまま、その
上部にＴｉＮ膜４０およびＷ膜４１を堆積する。
【０１０３】次に、図３１に示すように、ＣＭＰ法を用
いて酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４
０およびＴｉ膜３６を除去（ポリッシュバック）するこ
とにより、コンタクトホール３０〜３４およびスルーホ
ール２２（図２６等参照）のそれぞれの内部に上記Ｗ膜
４１、ＴｉＮ膜４０およびＴｉ膜３６で構成されたプラ
グ３５を形成する。このプラグ３５は、酸化シリコン膜
２８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６
をドライエッチングで除去（エッチバック）することに
よって形成してもよい。
【０１０４】上記プラグ３５は、高融点金属であるＷ膜
４１を主体として構成されているために抵抗が低いと共
に耐熱性が高い。また、Ｗ膜４１の下層に形成されたＴ
ｉＮ膜４０は、Ｗ膜４１をＣＶＤ法で堆積する際に六フ
ッ化タングステンとＳｉとが反応して欠陥( エンクロー
チメントやワームホール) が発生するのを防止するバリ
ア層として機能すると共に、後の高温熱処理工程でＷ膜
４１とＳｉ基板とが反応（シリサイド化反応）するのを
防止するバリア層として機能する。このバリア層には、
ＴｉＮ以外の高融点金属窒化物（例えばＷＮ膜）などを
使用することもできる。
【０１０５】プラグ３５は、Ｗ膜４１を使用せずにＴｉ
Ｎ膜４０を主体として構成してもよい。すなわち、コン
タクトホール３０〜３４およびスルーホール２２（図２
６等参照）のそれぞれの内部に厚い膜厚のＴｉＮ膜４０
を埋め込んでプラグ３５を形成してもよい。この場合
は、Ｗ膜４１を主体として構成した場合に比べてプラグ
３５の抵抗が幾分高くなるが、次の工程で酸化シリコン
膜２８の上部に堆積するＷ膜４２をドライエッチングし
てビット線ＢＬと周辺回路の第１層目の配線２３〜２６
とを形成する際にＴｉＮ膜４０がエッチングストッパと
なるので、配線２３〜２６とコンタクトホール３０〜３
４の合わせずれマージンが格段に向上し、配線２３〜２
６のレイアウトの自由度が大幅に向上する。
【０１０６】次に、酸化シリコン膜２８の上部に以下の
ような方法でビット線ＢＬおよび周辺回路の第１層目の
配線２３〜２６を形成する。
【０１０７】まず、図３２に示すように、酸化シリコン
膜２８の表面をウェット洗浄して研磨残渣を十分に除去
した後、その上部に膜厚１００nm程度のＷ膜４２をスパ
ッタリング法で堆積する。次に、図３３に示すように、
Ｗ膜４２の上部に形成したフォトレジスト膜４３をマス
クにしてＷ膜４２をドライエッチングすることにより、
ビット線ＢＬおよび周辺回路の第１層目の配線２３〜２
６を形成する。
【０１０８】ビット線ＢＬおよび配線２３〜２６は、Ｃ
ＶＤ法で堆積したＷ膜や、Ｗ膜とＴｉＮ膜との積層膜を
使って形成してもよい。また、酸化シリコン系の絶縁膜
との密着性が良好な他の高融点金属（例えばＭｏ膜、Ｔ
ａ膜）やその窒化物の単層膜あるいはそれらの積層膜を
使って形成してもよい。なお、図３４にはビット線ＢＬ
形成後のメモリセルアレイの要部平面図を示す。ビット
線ＢＬは帯状に形成されており、スルーホール２２を通
じて平面長方形状のプラグ２１に電気的に接続されてい
る。
【０１０９】次に、図３５および図３６に示すように、
ビット線ＢＬと第１層目の配線２３〜２６のそれぞれの
上部に膜厚１００nm程度の酸化シリコン膜３８を堆積
し、続いて酸化シリコン膜３８の上部に膜厚２５０nm程
度のＳ０Ｇ膜３９をスピン塗布した後、水蒸気を含む４
００℃程度の酸素雰囲気中でベーク処理を行い、さらに
８００℃、１分程度の熱処理を行ってデンシファイ（緻
密化）することによって、ＳＯＧ膜３９の表面を平坦化
する。なお、図３６（ａ）はこの処理後における図４の
Ａ−Ａ線の要部拡大断面図を示し、同図（ｂ）はこの処
理後における図４のＢ−Ｂ線の要部断面図を示してい
る。
【０１１０】なお、ビット線ＢＬと第１層目の配線２３
〜２６による段差が小さい場合には、Ｓ０Ｇ膜３９を使
用せずに酸化シリコン膜３８を厚く堆積するだけで平坦
化を図ることもできる。他方、ビット線ＢＬと配線２３
〜２６の密度差が大きく、Ｓ０Ｇ膜３９だけでは十分な
平坦性が得られないような場合には、Ｓ０Ｇ膜３９の表
面をＣＭＰ法で研磨し、さらにその上部にＳＯＧ膜３９
の表面の微細な研磨傷を補修するための酸化シリコン膜
を堆積してもよい。また、Ｓ０Ｇ膜３９をデンシファイ
する温度をあまり高くできないような場合には、その耐
湿性の低下を補うために、その上部にさらに酸化シリコ
ン膜を堆積してもよい。
【０１１１】次に、図３７に示すように、ＳＯＧ膜３９
の上部に膜厚２００nm程度の多結晶シリコン膜７０をＣ
ＶＤ法で堆積した後、フォトレジスト膜をマスクにして
この多結晶シリコン膜７０をドライエッチングすること
により、コンタクトホール２０の上方にスルーホール７
１を形成する。このスルーホール７１は、その直径が最
小加工寸法と同程度となるように形成する。
【０１１２】次に、図３８に示すように、スルーホール
７１の側壁に多結晶シリコン膜で構成されたサイドウォ
ールスペーサ７２を形成する。サイドウォールスペーサ
７２は、スルーホール７１の内部を含む多結晶シリコン
膜７０の上部に膜厚６０nm程度の薄い第２の多結晶シリ
コン膜（図示せず）をＣＶＤ法で堆積した後、この多結
晶シリコン膜をエッチバックしてスルーホール７１の側
壁に残すことにより形成する。このサイドウォールスペ
ーサ７２を形成することにより、スルーホール７１の内
径は、最小加工寸法よりも微細になる。
【０１１３】次に、図３９に示すように、多結晶シリコ
ン膜７０とサイドウォールスペーサ７２とをマスクにし
てスルーホール７１の底部の絶縁膜（ＳＯＧ膜３９、酸
化シリコン膜３８、２８）をドライエッチングすること
により、ビット線ＢＬとこれに隣接するビット線ＢＬと
のスペース領域を通ってコンタクトホール２０に達する
スルーホール４８を形成する。
【０１１４】スルーホール４８は、最小加工寸法よりも
微細な内径を有するスルーホール７１の側壁のサイドウ
ォールスペーサ７２をマスクにして形成されるので、そ
の内径は最小加工寸法よりも微細になる。これにより、
ビット線ＢＬのスペース領域とスルーホール４８との合
わせマージンを十分に確保することができるので、次の
工程でスルーホール４８の内部に埋め込まれるプラグ４
９がビット線ＢＬまたはその下部のプラグ３５とショー
トするのを確実に防止することができる。
【０１１５】次に、図４０に示すように、スルーホール
４８の内部を含む多結晶シリコン膜７０の上部にｎ型不
純物（例えばＰ（リン））をドープした膜厚２００nm程
度の多結晶シリコン膜（図示せず）をＣＶＤ法で堆積し
た後、この多結晶シリコン膜を多結晶シリコン膜７０お
よびサイドウォールスペーサ７２と共にエッチバックす
ることにより、スルーホール４８の内部に多結晶シリコ
ン膜で構成されたプラグ４９を形成する。
【０１１６】次に、図４１に示すように、ＳＯＧ膜３９
の上部に膜厚２００nm程度の窒化シリコン膜４４をＣＶ
Ｄ法で堆積した後、フォトレジスト膜をマスクにしたド
ライエッチングで周辺回路の窒化シリコン膜４４を除去
する。メモリアレイに残った窒化シリコン膜４４は、後
述する情報蓄積用容量素子Ｃの下部電極４５を形成する
工程で酸化シリコン膜をエッチングする際のエッチング
ストッパとして使用される。
【０１１７】次に、図４２に示すように、窒化シリコン
膜４４の上部にＣＶＤ法で酸化シリコン膜５０を堆積し
た後、フォトレジスト膜をマスクにして酸化シリコン膜
５０およびその下部の窒化シリコン膜４４をドライエッ
チングすることにより、スルーホール４８の上部に凹溝
７３を形成する。情報蓄積用容量素子Ｃの下部電極４５
は、この凹溝７３の内壁に沿って形成されるので、下部
電極４５の表面積を大きくして蓄積電荷量を増やすため
には、酸化シリコン膜５０を厚い膜厚（例えば1.３μｍ
程度）で堆積する必要がある。
【０１１８】次に、図４３に示すように、凹溝７３の内
部を含む酸化シリコン膜５０の上部にｎ型不純物（例え
ばＰ（リン））をドープした膜厚６０nm程度の多結晶シ
リコン膜４５ＡをＣＶＤ法で堆積する。この多結晶シリ
コン膜４５Ａは、情報蓄積用容量素子Ｃの下部電極材料
として使用される。
【０１１９】次に、図４４に示すように、凹溝７３の内
部を含む多結晶シリコン膜４５Ａの上部に膜厚３００nm
程度のＳＯＧ膜７４をスピン塗布し、次いで４００℃程
度の熱処理を行ってＳＯＧ膜７４をベークした後、凹溝
７３の外部のＳＯＧ膜７４をエッチバックして除去す
る。
【０１２０】次に、図４５に示すように、周辺回路の多
結晶シリコン膜４５Ａの上部をフォトレジスト膜７５で
覆い、メモリアレイの酸化シリコン膜５０の上部の多結
晶シリコン膜４５Ａをエッチバック（異方性エッチン
グ）して除去することにより、凹溝７３の内壁に沿って
下部電極４５が形成される。下部電極４５は、多結晶シ
リコン膜４５Ａ以外の導電膜で構成することもできる。
下部電極用の導電膜は、次の工程で行われる容量絶縁膜
の高温熱処理によって劣化しない程度の耐熱性および耐
酸化性を備えた導電材料、例えばＷ、Ｒｕ（ルテニウ
ム）などの高融点金属や、ＲｕＯ（酸化ルテニウム）、
ＩｒＯ（酸化イリジウム）などの導電性金属酸化物で構
成することが望ましい。
【０１２１】次に、図４６に示すように、凹溝７３と凹
溝７３との隙間に残った酸化シリコン膜５０、および凹
溝７３の内部のＳＯＧ膜７４をフッ酸系のエッチング液
で同時に除去した後、フォトレジスト膜７５を除去す
る。続いて、メモリアレイを覆うフォトレジスト膜をマ
スクにしたドライエッチングで周辺回路の多結晶シリコ
ン膜４５Ａを除去することによって、筒型の下部電極４
５が完成する。凹溝の隙間の酸化シリコン膜５０の底部
には窒化シリコン膜４４が形成されているので、酸化シ
リコン膜５０をウェットエッチングするときに下層のＳ
ＯＧ膜３９がエッチングされることはない。またこのと
き、周辺回路の表面は多結晶シリコン膜４５Ａで覆われ
ているので、その下層の厚い酸化シリコン膜５０がエッ
チングされることはない。
【０１２２】周辺回路に厚い膜厚の酸化シリコン膜５０
を残すことにより、後の工程で情報蓄積用容量素子Ｃの
上層に形成される層間絶縁膜５６、６３の表面がメモリ
アレイと周辺回路とでほぼ同じ高さになるので、層間絶
縁膜５６の上部に配置される第２層目の配線５２、５
３、層間絶縁膜６３の上部に配置される第３層目の配線
５７〜５８、および第２層目と第３層目の配線間を接続
するスルーホール６０、６１の形成が容易になる。
【０１２３】次に、アンモニア雰囲気中で８００℃、３
分程度の熱処理を行って下部電極４５の表面に薄い窒化
膜（図示せず）を形成した後、図４７に示すように、下
部電極４５の上部に膜厚１４nm程度の薄いＴａ2 Ｏ5(酸
化タンタル) 膜４６を堆積する。下部電極４５の表面の
窒化膜は、下部電極４５を構成する多結晶シリコン膜
（４５Ａ）が次に行う熱処理によって酸化されるのを防
ぐために形成する。また、Ｔａ2 Ｏ5 膜４６は、例えば
ペンタエトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5）をソ
ースガスに用いたＣＶＤ法で堆積する。ＣＶＤ法で堆積
したＴａ2 Ｏ5 膜４６はステップカバレージがよいの
で、立体的な筒型形状を有する下部電極４５の表面全体
にほぼ均一な膜厚で堆積される。
【０１２４】続いて、８００℃の酸化性雰囲気中でＴａ
2 Ｏ5 膜４６を３分程度熱処理する。この高温熱処理を
行うことによって、膜中の結晶欠陥が修復され、良質な
Ｔａ2 Ｏ5 膜４６が得られる。これにより、情報蓄積用
容量素子Ｃのリーク電流を低減することができるので、
リフレッシュ特性の向上したＤＲＡＭを製造することが
できる。
【０１２５】また、情報蓄積用容量素子Ｃの下部電極４
５を立体的な筒型形状にしてその表面積を大きくし、か
つ容量絶縁膜を誘電率が２０〜２５程度のＴａ2 Ｏ5 膜
４６で構成することにより、メモリセルを微細化しても
情報の保持に十分な蓄積電荷量を確保することが可能と
なる。
【０１２６】また、Ｔａ2 Ｏ5 膜４６の堆積に先だって
形成される下層のビット線ＢＬおよび第１層目の配線２
３〜２６を、酸化シリコン系の絶縁膜との密着性が良好
なＷ膜で構成したことにより、Ｔａ2 Ｏ5 膜４６の高温
熱処理に起因してビット線ＢＬや配線２３〜２６が膜剥
がれを引き起こす不良を確実に防止することができる。
【０１２７】また、ビット線を耐熱性の高いＷ膜で構成
したことにより、最小加工寸法以下の微細な幅で形成さ
れたビット線ＢＬがＴａ2 Ｏ5 膜４６の高温熱処理に起
因して劣化したり断線したりする不良を確実に防止する
ことができる。さらに、周辺回路のＭＩＳＦＥＴと第１
層目の配線２３〜２６とを接続するコンタクトホール３
０〜３５の内部のプラグ３５を耐熱性の高い導電材料
（Ｗ膜／ＴｉＮ膜／Ｔｉ膜）で構成したことにより、Ｔ
ａ2 Ｏ5 膜４６の高温熱処理に起因してソース、ドレイ
ンのリーク電流が増大したり、コンタクト抵抗が増大し
たりする不具合を防止することができる。
【０１２８】情報蓄積用容量素子Ｃの容量絶縁膜は、例
えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3（チタン酸バリウ
ム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒ
ＸＴｉ１−ＸＯ3 ）、ＰＬＴ（ＰｂＬａＸＴｉ１−ＸＯ
3 ）、ＰＬＺＴなどの金属酸化物からなる高（強）誘電
体膜で構成することもできる。これらの高（強）誘電体
膜は、それらに共通の性質として、結晶欠陥の少ない高
品質の膜を得るために成膜後に少なくとも７５０℃程度
以上の高温熱処理を行う必要があるので、これらの高
（強）誘電体膜を使用した場合でも前記と同様の効果を
得ることができる。
【０１２９】次に、図４８に示すように、Ｔａ2 Ｏ5 膜
４６の上部にＣＶＤ法とスパッタリング法とを併用して
ＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでＴｉＮ膜およびＴａ2 Ｏ5 膜４６
をパターニングすることにより、ＴｉＮ膜からなる上部
電極４７と、Ｔａ2 Ｏ5 膜４６からなる容量絶縁膜と、
多結晶シリコン膜（４５Ａ）からなる下部電極４５とで
構成された情報蓄積用容量素子Ｃが完成する。また、こ
こまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続された情報蓄積用容量素子Ｃとで
構成されたメモリセルが完成する。情報蓄積用容量素子
Ｃの上部電極４７は、ＴｉＮ膜以外の導電膜、例えばＷ
膜などで構成することもできる。
【０１３０】次に、図４９に示すように、情報蓄積用容
量素子Ｃの上部に層間絶縁膜５６を形成した後、フォト
レジスト膜をマスクにして周辺回路の層間絶縁膜５６、
酸化シリコン膜５０、ＳＯＧ膜３９および酸化シリコン
膜３９をエッチングすることにより、第１層目の配線２
６の上部にスルーホール５４を形成する。層間絶縁膜５
６は、例えばＣＶＤ法で堆積した膜厚６００nm程度の酸
化シリコン膜で構成する。
【０１３１】次に、図５０に示すように、スルーホール
５４の内部にプラグ５５を形成した後、層間絶縁膜５６
の上部に第２層目の配線５２、５３を形成する。プラグ
５５は、例えば層間絶縁膜５６の上部にスパッタリング
法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴｉ
Ｎ膜とＷ膜とを堆積した後、これらの膜をエッチバック
（ドライエッチング）してスルーホール５４の内部のみ
に残すことにより形成する。第２層目の配線５２、５３
は、層間絶縁膜５６の上部にスパッタリング法で膜厚５
０nm程度のＴｉ膜、膜厚５００nm程度のＡｌ（アルミニ
ウム）膜、膜厚５０nm程度のＴｉ膜および膜厚５０nm程
度のＴｉＮ膜を順次堆積した後、フォトレジスト膜をマ
スクにしたドライエッチングでこれらの膜をパターニン
グして形成する。
【０１３２】情報蓄積用容量素子Ｃの容量絶縁膜を形成
した後は、高温の熱処理を伴う工程がないため、層間絶
縁膜５６の上部に形成される第２層目の配線５２、５３
の材料として、高融点金属やその窒化物に比べて耐熱性
は劣るが、電気抵抗が低いＡｌを主体とした導電材料を
使用することができる。また、高温の熱処理を伴う工程
がないことにより膜剥がれの問題も生じないので、酸化
シリコンで構成された層間絶縁膜５６の上部に第２層目
の配線５２、５３を形成する際、層間絶縁膜５６と界面
を接する部分のバリアメタルにＴｉ膜を使用することが
できる。
【０１３３】次に、図５１に示すように、第２層目の配
線５２、５３の上部に第２の層間絶縁膜６３を形成した
後、情報蓄積用容量素子Ｃの上部の層間絶縁膜６３、５
６をエッチングしてスルーホール６０を形成し、周辺回
路の第２層目の配線５３の上部の層間絶縁膜６３をエッ
チングしてスルーホール６１を形成する。第２の層間絶
縁膜６３は、例えばＣＶＤ法で堆積した膜厚３００nm程
度の酸化シリコン膜とその上部にスピン塗布した膜厚４
００nm程度のＳＯＧ膜と、さらにその上部にＣＶＤ法で
堆積した膜厚３００nm程度の酸化シリコン膜とで構成す
る。層間絶縁膜６３の一部を構成するＳＯＧ膜のベーク
は、Ａｌを主体とする第２層目の配線５２、５３と情報
蓄積用容量素子Ｃの容量絶縁膜とが劣化するのを防止す
るために、４００℃程度の温度で行う。
【０１３４】その後、スルーホール６０、６１の内部に
プラグ６２を形成し、続いて層間絶縁膜の上部に第３層
目の配線５７、５８、５９を形成することにより、前記
図３に示すＤＲＡＭがほぼ完成する。プラグ６２は、例
えば前記プラグ５５と同一の導電材料（Ｗ膜／ＴｉＮ膜
／Ｔｉ膜）で構成し、第３層目の配線５７、５８、５９
は、例えば前記第２層目の配線５２、５３と同一の導電
材料（ＴｉＮ膜／Ｔｉ膜／Ａｌ膜／Ｔｉ膜）で構成す
る。なお、第３層目の配線５７、５８、５９の上部に
は、耐水性が高い緻密な絶縁膜（例えばプラズマＣＶＤ
法で堆積した酸化シリコン膜と窒化シリコン膜とからな
る２層の絶縁膜）を堆積するが、その図示は省略する。
【０１３５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１３６】例えば前記実施の形態においては、情報蓄
積用容量素子の形状を筒形の場合について説明したが、
これに限定されるものではなく種々適用可能であり、例
えばフィン形の情報蓄積用容量素子にも適用できる。
【０１３７】また、前記実施の形態においては、ゲート
電極がポリメタル構造の場合に本発明を適用した場合に
ついて説明したが、これに限定されるものではなく、ゲ
ート電極が、例えば低抵抗多結晶シリコン膜上にタング
ステンシリサイド等のようなシリサイド膜を形成した、
いわゆるポリサイド構造のゲート電極またはタングステ
ン等のような金属膜のみで形成されたゲート電極である
場合にも本発明を適用することが可能である。
【０１３８】また、前記実施の形態においてはビット線
とメモリセル選択ＭＩＳＦＥＴとを電気的に接続する接
続孔の平面形状が長方形である場合について説明した
が、これに限定されるものではなく、通常の円形状でも
良い。この場合は、ビット線の一部をビット線の延在方
向に対して交差する方向に平面的に延在させ、その延在
部分を上記接続孔に重ねるようにすることで双方を電気
的に接続するか、または、メモリセル選択ＭＩＳＦＥＴ
が形成される活性領域のうち、ビット線用の接続孔の形
成領域をビット線方向に延在させその延在部分に接続孔
を形成しその上に直線状のビット線が重なるようにする
ことで双方を電気的に接続すれば良い。
【０１３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍ技術に適用した場合について説明したが、それに限定
されるものではなく、例えばＳＲＡＭ（Static Random
Access Memory ）やフラッシュメモリ（ＥＥＰＲＯＭ；
Electrically Erasable Programmable ROM）等のような
他のメモリ回路チップ、マイクロプロセッサ等のような
論理回路チップまたは同一半導体チップに論理回路とメ
モリ回路とを有する論理付きメモリ回路チップ等、他の
半導体集積回路装置に適用できる。
【０１４０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１４１】(1).本発明によれば、キャップ絶縁膜を窒
化シリコン膜のみで形成する場合よりもその厚さを薄く
することができるので、接続孔のアスペクト比を小さく
することが可能となる。これにより、接続孔内への導体
膜の埋め込みが容易となり、その導体膜の埋め込み不足
に起因する電気抵抗の増大や導通不良の問題を回避でき
るので、半導体集積回路装置の歩留まりおよび信頼性を
向上させることが可能となる。
【０１４２】(2).本発明によれば、キャップ絶縁膜の窒
化シリコン膜を薄くすることができるので、キャップ絶
縁膜を形成した後の熱処理に起因してキャップ絶縁膜が
剥離したり膨れたりする問題を回避することが可能とな
る。これにより、半導体集積回路装置の歩留まりおよび
信頼性を向上させることが可能となる。
【０１４３】(3).本発明によれば、ゲート電極上のキャ
ップ絶縁膜が酸化シリコン膜と窒化シリコン膜の積層構
造で、半導体基板上及びキャップ絶縁膜上に形成するス
トッパ層が窒化シリコン膜であるので、ストッパ層の窒
化シリコン膜の膜厚を薄くすることができ、隣接するゲ
ート電極間隔が小の場合でも、コンタクト抵抗を十分低
減できる。更に、キャップ絶縁膜のトータル膜厚を低減
でき、接続孔のアスペクト比を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
【図２】図１のＤＲＡＭの等価回路図である。
【図３】図１のＤＲＡＭのメモリアレイと周辺回路のそ
れぞれの一部を示す半導体基板の要部断面図である。
【図４】図１のＤＲＡＭのメモリアレイの一部を示す半
導体基板の概略平面図である。
【図５】（ａ）は図４のＡ−Ａ線の要部拡大断面図であ
り、（ｂ）はＢ−Ｂ線の要部拡大断面図である。
【図６】図１のＤＲＡＭの製造方法を示す半導体基板の
要部断面図である。
【図７】図６に続くＤＲＡＭの製造方法を示す半導体基
板の要部断面図である。
【図８】図７に続くＤＲＡＭの製造方法を示す半導体基
板の要部断面図である。
【図９】図８に続くＤＲＡＭの製造方法を示す半導体基
板の要部断面図である。
【図１０】図９に続くＤＲＡＭの製造方法を示す半導体
基板の要部断面図である。
【図１１】本発明の他の実施形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
【図１２】図１０に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図１３】図１２に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図１４】図１３に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図１５】図１４に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図１６】図１５に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図１７】図１６に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図１８】（ａ）は図４のＡ−Ａ線に当たる図１７の製
造工程における半導体基板の要部拡大断面図、（ｂ）は
図４のＢ−Ｂ線に当たる図１７の製造工程における半導
体基板の要部拡大断面図である。
【図１９】図１７に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図２０】図１９の製造工程における半導体基板の要部
拡大断面図である。
【図２１】図１９の製造工程における図２０に交差する
方向に沿った半導体基板の要部拡大断面図である。
【図２２】図１９の製造工程における半導体基板の要部
拡大平面図である。
【図２３】図１９に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図２４】（ａ）は図４のＡ−Ａ線に当たる図２３の製
造工程における半導体基板の要部拡大断面図、（ｂ）は
図４のＢ−Ｂ線に当たる図２３の製造工程における半導
体基板の要部拡大断面図である。
【図２５】図２３に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図２６】（ａ）は図４のＡ−Ａ線に当たる図２５の製
造工程における半導体基板の要部拡大断面図、（ｂ）は
図４のＢ−Ｂ線に当たる図２５の製造工程における半導
体基板の要部拡大断面図である。
【図２７】図２５の製造工程における半導体基板の要部
拡大平面図である。
【図２８】図２５に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図２９】図２８に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図３０】図２９に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図３１】図３０に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図３２】図３１に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図３３】図３２に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図３４】図３３の製造工程における半導体基板の要部
平面図である。
【図３５】図３３に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図３６】（ａ）は図４のＡ−Ａ線に当たる図３５の製
造工程における半導体基板の要部拡大断面図、（ｂ）は
図４のＢ−Ｂ線に当たる図３５の製造工程における半導
体基板の要部拡大断面図である。
【図３７】図３５に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図３８】図３７に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図３９】図３８に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図４０】図３９に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図４１】図４０に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図４２】図４１に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図４３】図４２に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図４４】図４３に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図４５】図４４に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図４６】図４５に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図４７】図４６に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図４８】図４７に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図４９】図４８に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図５０】図４９に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図５１】図５０に続くＤＲＡＭの製造方法を示す半導
体基板の要部断面図である。
【図５２】（ａ）はキャップ絶縁膜を窒化シリコン膜の
みで構成した場合における接続孔の形成工程後の半導体
基板の部分断面図、（ｂ）はこれに交差する方向の半導
体基板の部分断面図である。
【図５３】キャップ絶縁膜を窒化シリコン膜のみで構成
し、かつ、半導体基板上に窒化シリコン膜を形成しない
場合における接続孔の形成工程後の半導体基板の部分断
面図である。
【符号の説明】
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型半導体領域 ４ ｎ型ウエル ５ 酸化シリコン膜 ６ 素子分離溝 ７ ゲート絶縁膜 ８Ａ〜８Ｃ ゲート電極（第１導体膜パターン） ８ｓ 多結晶シリコン膜（第１導体膜） ８ｂｍ バリア金属膜（第１導体膜） ８ｍ 高融点金属膜（第１導体膜） ９ ｎ型半導体領域（ソース、ドレイン） ９ａ ｎ- 型半導体領域（ソース、ドレイン） １０ ｎ+ 型半導体領域（ソース、ドレイン） １１ ｐ+ 型半導体領域（ソース、ドレイン） １２ キャップ絶縁膜 １２ａ 酸化シリコン膜（第１絶縁膜） １２ｂ 窒化シリコン膜（第２絶縁膜） １３ 窒化シリコン膜（第３絶縁膜） １３ｓ サイドウォールスペーサ １４ ｎ- 型半導体領域 １５ ｐ- 型半導体領域 １６ ＳＯＧ膜（第４絶縁膜） １７ 酸化シリコン膜（第４絶縁膜） １８ 酸化シリコン膜（第４絶縁膜） １９ コンタクトホール ２０ コンタクトホール ２１ プラグ ２２ スルーホール ２３〜２６ 配線 ２７ フォトレジスト膜 ２８ 酸化シリコン膜 ３０〜３４ コンタクトホール ３５ プラグ ３６ Ｔｉ膜 ３７ ＴｉＳｉ2 層 ３８ 酸化シリコン膜 ３９ ＳＯＧ膜 ４０ ＴｉＮ膜 ４１ Ｗ膜 ４２ Ｗ膜 ４３ フォトレジスト膜 ４４ 窒化シリコン膜 ４５ 下部電極（蓄積電極） ４５Ａ 多結晶シリコン膜 ４６ Ｔａ2 Ｏ5 膜 ４７ 上部電極（プレート電極） ４８ スルーホール ４９ プラグ ５０ 酸化シリコン膜 ５１ 酸化シリコン膜 ５２、５３ 配線 ５４ スルーホール ５５ プラグ ５６ 層間絶縁膜 ５７、５８、５９ 配線 ６０ スルーホール ６１ スルーホール ６２ プラグ ６３ 第２層間絶縁膜 ７０ 多結晶シリコン膜 ７１ スルーホール ７２ サイドウォールスペーサ ７３ 凹溝 ７４ ＳＯＧ膜 ７５ フォトレジスト膜 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ ＭＣ メモリセル Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線（第１導体膜パターン）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川上 博士 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 梅澤 唯史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB14 BB18 BB20 BB24 BB26 BB30 CC01 DD02 DD08 DD09 DD37 DD78 GG09 GG16 5F033 AA02 AA04 AA12 AA13 AA17 AA47 AA61 BA15 BA24 EA02 5F083 AD24 AD48 HA06 JA35 JA39 JA40 KA05 LA12 MA02 MA06 MA17 NA01 PR03 PR06 PR21 PR33 PR36 PR40

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路装置の製造方法であっ
    て、 （ａ）半導体基板上に第１導体膜、第１絶縁膜および第
    ２絶縁膜を下層から順に被着した後、これをパターニン
    グすることにより複数の第１導体膜パターンを形成する
    工程と、（ｂ）前記（ａ）工程後の半導体基板上、第１
    導体膜パターンの側壁および第２絶縁膜上に第３絶縁膜
    を形成した後、その第３絶縁膜上に第４絶縁膜を形成す
    る工程と、（ｃ）前記（ｂ）工程後、前記第４絶縁膜上
    に、前記複数の第１導体膜パターンのうちの互いに隣接
    する第１導体膜パターンの間に第１の開口を有するマス
    クを形成した後、前記マスクの第１の開口から露出した
    前記第４絶縁膜を、前記第４絶縁膜の方が第３および第
    ２絶縁膜よりもエッチング除去され易い条件でエッチン
    グし、前記第４絶縁膜に第２の開口を形成する工程と、
    （ｄ）前記（ｃ）工程後、前記第３絶縁膜の方が第１絶
    縁膜および第４絶縁膜よりもエッチング除去され易い条
    件で、前記第４絶縁膜の第２の開口から露出した前記第
    ３絶縁膜に異方性エッチング処理を施し、前記互いに隣
    接する第１導体膜パターン間における第３絶縁膜に前記
    半導体基板の上面が露出するような第３の開口を形成す
    る工程とを有することを特徴とする半導体集積回路装置
    の製造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法において、 前記（ｃ）工程に際して、前記第１の開口から露出する
    第４絶縁膜は除去され、前記互いに隣接する第１導体膜
    パターン上の第１絶縁膜は露出されないようにエッチン
    グを止めることを特徴とする半導体集積回路装置の製造
    方法。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法において、 前記（ｄ）工程に際して、前記第２の開口から露出する
    第３絶縁膜は半導体基板が露出されるように除去され、
    前記互いに隣接する第１導体膜パターン上の第１絶縁膜
    は残されるようにエッチングを止めることを特徴とする
    半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第１絶縁膜および第４絶縁膜が酸
    化シリコン膜からなり、前記第２絶縁膜および第３絶縁
    膜が窒化シリコン膜からなることを特徴とする半導体集
    積回路装置の製造方法。
  5. 【請求項５】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第２絶縁膜の膜厚と第３絶縁膜の
    膜厚との和は、前記半導体基板上の第３絶縁膜の上面か
    ら前記第１導体膜パターン上の第３絶縁膜の上面までの
    間に存在する第４絶縁膜の膜厚を前記第２絶縁膜および
    第３絶縁膜に対する前記第４絶縁膜のエッチングレート
    の比で割った値よりも大きいことを特徴とする半導体集
    積回路装置の製造方法。
  6. 【請求項６】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第１絶縁膜の膜厚は、前記第３絶
    縁膜の膜厚を、前記第１絶縁膜に対する前記第３絶縁膜
    のエッチングレートの比で割った値よりも大きいことを
    特徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第３絶縁膜の膜厚は、前記互いに
    隣接する第１導体膜パターンの間隔の半分よりも薄いこ
    とを特徴とする半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項１記載の半導体集積回路装置の製
    造方法において、 前記（ａ）工程の前に、（ｅ）前記半導体基板に溝を形
    成する工程、（ｆ）前記溝を絶縁膜で埋め込む工程を有
    することを特徴とする半導体集積回路装置の製造方法。
  9. 【請求項９】 請求項１記載の半導体集積回路装置の製
    造方法において、前記第４絶縁膜の形成工程は、ＳＯＧ
    膜を被着する工程を有することを特徴とする半導体集積
    回路装置の製造方法。
  10. 【請求項１０】 請求項１記載の半導体集積回路装置の
    製造方法において、前記第４絶縁膜の形成工程は、ＳＯ
    Ｇ膜を被着する工程と、その上に酸化シリコン膜を被着
    する工程と、その酸化シリコン膜に対して研磨処理を施
    す工程とを有することを特徴とする半導体集積回路装置
    の製造方法。
  11. 【請求項１１】 請求項１記載の半導体集積回路装置の
    製造方法において、前記第４絶縁膜の形成工程は、ホウ
    素・リン珪酸ガラス膜を被着する工程と、そのホウ素・
    リン珪酸ガラス膜に対してリフロ処理を施す工程と、リ
    フロ処理後のホウ素・リン珪酸ガラス膜の上面に対して
    研磨処理を施す工程とを有することを特徴とする半導体
    集積回路装置の製造方法。
  12. 【請求項１２】 請求項１記載の半導体集積回路装置の
    製造方法において、前記第１導体膜の形成工程は、多結
    晶シリコン膜を被着する工程と、その上にシリサイド膜
    を形成する工程とを有することを特徴とする半導体集積
    回路装置の製造方法。
  13. 【請求項１３】 請求項１記載の半導体集積回路装置の
    製造方法において、前記第１導体膜の形成工程は、多結
    晶シリコン膜を被着する工程と、その上にバリア金属膜
    を形成する工程と、その上に高融点金属膜を形成する工
    程とを有することを特徴とする半導体集積回路装置の製
    造方法。
  14. 【請求項１４】 請求項１記載の半導体集積回路装置の
    製造方法において、 前記（ａ）工程に際して、前記第１絶縁膜および第２絶
    縁膜をフォトレジスト膜をエッチングマスクとしてパタ
    ーニングした後、そのフォトレジスト膜を除去する工程
    と、そのパターニングされた前記第１絶縁膜および第２
    絶縁膜をエッチングマスクとして第１導体膜をパターニ
    ングして前記複数の第１導体膜パターンを形成する工程
    とを有することを特徴とする半導体集積回路装置の製造
    方法。
  15. 【請求項１５】 半導体集積回路装置の製造方法であっ
    て、（ａ）半導体基板上に多結晶シリコン膜を被着した
    後、その上にバリア金属膜を介して高融点金属膜を被着
    することにより第１導体膜を形成する工程と、（ｂ）前
    記第１導体膜上に第１導体膜保護用の第１絶縁膜を形成
    する工程と、（ｃ）前記（ｂ）工程後の半導体基板に対
    して熱処理を施す工程と、（ｄ）前記（ｂ）工程後、前
    記第１導体膜保護用の第１絶縁膜上に第２絶縁膜を形成
    する工程と、（ｅ）前記第２絶縁膜、第１絶縁膜および
    第１導体膜をパターニングして複数の第１導体膜パター
    ンを形成する工程と、（ｆ）前記（ｅ）工程後、洗浄処
    理を施した後、半導体基板に対して酸化処理を施す工程
    とを有することを特徴とする半導体集積回路装置の製造
    方法。
  16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    の製造方法において、（ｇ）前記（ｆ）工程後の半導体
    基板上、第１導体膜パターンの側壁および第２絶縁膜上
    に第３絶縁膜を形成した後、その第３絶縁膜上に第４絶
    縁膜を形成する工程と、（ｈ）前記（ｇ）工程後、前記
    第４絶縁膜上に、前記複数の第１導体膜パターンのうち
    の互いに隣接する第１導体膜パターンの間に第１の開口
    を有するマスクを形成した後、前記マスクの第１の開口
    から露出した前記第４絶縁膜を、前記第４絶縁膜の方が
    第３および第２絶縁膜よりもエッチング除去され易い条
    件でエッチングし、前記第４絶縁膜に第２の開口を形成
    する工程と、（ｉ）前記（ｈ）工程後、前記第３絶縁膜
    の方が第１絶縁膜および第４絶縁膜よりもエッチング除
    去され易い条件で、前記第４絶縁膜の第２の開口から露
    出した前記第３絶縁膜に異方性エッチング処理を施し、
    前記互いに隣接する第１導体膜パターン間における第３
    絶縁膜に前記半導体基板の上面が露出するような第３の
    開口を形成する工程とを有することを特徴とする半導体
    集積回路装置の製造方法。
  17. 【請求項１７】 請求項１５記載の半導体集積回路装置
    の製造方法において、前記第１導体膜保護用の第１絶縁
    膜をプラズマＣＶＤ法で形成することを特徴とする半導
    体集積回路装置の製造方法。
  18. 【請求項１８】 請求項１５記載の半導体集積回路装置
    の製造方法において、前記バリア金属膜が窒化タングス
    テンからなり、前記洗浄処理に際しては過酸化水素を含
    む洗浄液を使用することを特徴とする半導体集積回路装
    置の製造方法。
  19. 【請求項１９】 請求項１５記載の半導体集積回路装置
    の製造方法において、前記第１導体膜保護用の第１絶縁
    膜が酸化シリコン膜からなり、前記第２絶縁膜が窒化シ
    リコンからなることを特徴とする半導体集積回路装置の
    製造方法。
  20. 【請求項２０】 半導体集積回路装置の製造方法であっ
    て、（ａ）半導体基板上にゲート絶縁膜を形成した後、
    第１導体膜を形成する工程と、（ｂ）前記第１導体膜上
    に第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜
    上に第２絶縁膜を形成する工程と、（ｄ）前記第２絶縁
    膜、第１絶縁膜および第１導体膜をパターニングするこ
    とにより、前記半導体基板上に、複数のワード線、複数
    のゲート電極およびそれらの上面に前記第１絶縁膜およ
    び第２絶縁膜で構成されるキャップ絶縁膜を形成する工
    程と、（ｅ）前記（ｄ）工程後の半導体基板上、ワード
    線の側壁、ゲート電極の側壁およびキャップ絶縁膜上に
    第３絶縁膜を形成した後、その第３絶縁膜上に第４絶縁
    膜を形成する工程と、（ｆ）前記（ｅ）工程後、前記第
    ４絶縁膜上に、前記複数のワード線のうちの互いに隣接
    するワード線の間に第１の開口を有するマスクを形成し
    た後、前記マスクの第１の開口から露出した前記第４絶
    縁膜を、前記第４絶縁膜の方が第３および第２絶縁膜よ
    りもエッチング除去され易い条件でエッチングし、前記
    第４絶縁膜に第２の開口を形成する工程と、（ｇ）前記
    （ｆ）工程後、前記第３絶縁膜の方が第１絶縁膜および
    第４絶縁膜よりもエッチング除去され易い条件で、前記
    第４絶縁膜の第２の開口から露出した前記第３絶縁膜に
    異方性エッチング処理を施し、前記互いに隣接するワー
    ド線間における第３絶縁膜に前記半導体基板の上面が露
    出するような複数の第３の開口を形成する工程と、
    （ｈ）前記複数の接続孔内に導体膜を埋め込む工程と、
    （ｉ）前記導体膜のうちのビット線接続用導体膜に電気
    的に接続されるようにビット線を形成する工程と、
    （ｊ）前記導体膜のうちの容量素子接続用導体膜に電気
    的に接続されるように情報蓄積用の容量素子を形成する
    工程とを有することを特徴とする半導体集積回路装置の
    製造方法。
  21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記（ａ）工程に先立って、半導
    体基板の分離領域に溝を形成した後、その溝を含む半導
    体基板上に絶縁膜を被着する工程と、その絶縁膜が前記
    溝内に残されるようにその絶縁膜を除去し、前記溝内に
    埋込絶縁膜を形成して溝型の分離領域を形成する工程と
    を有することを特徴とする半導体集積回路装置の製造方
    法。
  22. 【請求項２２】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記第１導体膜の形成工程は、多
    結晶シリコン膜を被着する工程と、前記多結晶シリコン
    膜上にバリア金属膜を被着する工程と、前記バリア金属
    膜上に高融点金属膜を被着する工程とを有することを特
    徴とする半導体集積回路装置の製造方法。
  23. 【請求項２３】 請求項２２記載の半導体集積回路装置
    の製造方法において、前記第１絶縁膜の形成工程後に熱
    処理を施すことにより前記バリア金属膜を構成する窒化
    タングステンを緻密化する工程と、前記（ｄ）工程後に
    過酸化水素水を含む洗浄液を用いて洗浄処理を施した
    後、酸化処理を施す工程とを有することを特徴とする半
    導体集積回路装置の製造方法。
  24. 【請求項２４】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記第１絶縁膜をプラズマＣＶＤ
    法で形成し、前記第２絶縁膜を低圧ＣＶＤ法で形成する
    ことを特徴とする半導体集積回路装置の製造方法。
  25. 【請求項２５】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記第１絶縁膜が酸化シリコン膜
    からなり、前記第２絶縁膜が窒化シリコンからなること
    を特徴とする半導体集積回路装置の製造方法。
  26. 【請求項２６】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記ビット線接続用導体膜の平面
    寸法において、前記ワード線の延在方向の寸法が、前記
    ワード線に交差する方向の寸法よりも長く、前記ビット
    線接続用導体膜が分離領域に平面的に重なることを特徴
    とする半導体集積回路装置の製造方法。
JP10246147A 1998-08-31 1998-08-31 半導体集積回路装置の製造方法 Pending JP2000077625A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP10246147A JP2000077625A (ja) 1998-08-31 1998-08-31 半導体集積回路装置の製造方法
SG1999003824A SG75976A1 (en) 1998-08-31 1999-08-05 Process for manufacturing semiconductor integrated circuit device
TW088113481A TW451460B (en) 1998-08-31 1999-08-06 Semiconductor integrated circuit device and method for making the same
US09/382,329 US6235620B1 (en) 1998-08-31 1999-08-24 Process for manufacturing semiconductor integrated circuit device
KR1019990035596A KR100715260B1 (ko) 1998-08-31 1999-08-26 반도체 집적회로장치의 제조방법
CNB991183398A CN1210783C (zh) 1998-08-31 1999-08-31 半导体集成电路器件的制造工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10246147A JP2000077625A (ja) 1998-08-31 1998-08-31 半導体集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000077625A true JP2000077625A (ja) 2000-03-14
JP2000077625A5 JP2000077625A5 (ja) 2005-04-07

Family

ID=17144195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10246147A Pending JP2000077625A (ja) 1998-08-31 1998-08-31 半導体集積回路装置の製造方法

Country Status (6)

Country Link
US (1) US6235620B1 (ja)
JP (1) JP2000077625A (ja)
KR (1) KR100715260B1 (ja)
CN (1) CN1210783C (ja)
SG (1) SG75976A1 (ja)
TW (1) TW451460B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617260B2 (en) 2000-10-06 2003-09-09 Nec Electronics Corporation Method of manufacturing semiconductor device prevented from peeling of wirings from insulating film
JP2010056156A (ja) * 2008-08-26 2010-03-11 Renesas Technology Corp 半導体装置およびその製造方法
JP2010156994A (ja) * 2004-08-11 2010-07-15 Spansion Llc 狭い間隔のフラッシュメモリコンタクト開口部を形成する方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159818A (en) * 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
JP2001185552A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4142228B2 (ja) * 2000-02-01 2008-09-03 株式会社ルネサステクノロジ 半導体集積回路装置
US7053005B2 (en) * 2000-05-02 2006-05-30 Samsung Electronics Co., Ltd. Method of forming a silicon oxide layer in a semiconductor manufacturing process
KR100362834B1 (ko) 2000-05-02 2002-11-29 삼성전자 주식회사 반도체 장치의 산화막 형성 방법 및 이에 의하여 제조된 반도체 장치
US6683380B2 (en) 2000-07-07 2004-01-27 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
US6479405B2 (en) * 2000-10-12 2002-11-12 Samsung Electronics Co., Ltd. Method of forming silicon oxide layer in semiconductor manufacturing process using spin-on glass composition and isolation method using the same method
DE10120929A1 (de) * 2001-04-30 2002-10-31 Infineon Technologies Ag Herstellungsverfahren für eine integrierte Schaltung
FR2832854B1 (fr) * 2001-11-28 2004-03-12 St Microelectronics Sa Fabrication de memoire dram et de transistor mos
JP3612525B2 (ja) * 2002-06-04 2005-01-19 Ｎｅｃ液晶テクノロジー株式会社 薄膜半導体装置の製造方法及びそのレジストパターン形成方法
JP4018954B2 (ja) * 2002-08-20 2007-12-05 エルピーダメモリ株式会社 半導体装置の製造方法
US7037840B2 (en) * 2004-01-26 2006-05-02 Micron Technology, Inc. Methods of forming planarized surfaces over semiconductor substrates
US7605033B2 (en) * 2004-09-01 2009-10-20 Micron Technology, Inc. Low resistance peripheral local interconnect contacts with selective wet strip of titanium
TWI242828B (en) * 2004-12-20 2005-11-01 Powerchip Semiconductor Corp Inspection method for an semiconductor device
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100876957B1 (ko) * 2006-10-20 2009-01-07 삼성전자주식회사 노어형 불 휘발성 메모리 소자 및 이를 형성하기 위한 형성방법
JP2009054683A (ja) * 2007-08-24 2009-03-12 Panasonic Corp 半導体装置およびその製造方法
US8373239B2 (en) 2010-06-08 2013-02-12 International Business Machines Corporation Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric
JP5839689B2 (ja) 2011-02-28 2016-01-06 東京エレクトロン株式会社 プラズマエッチング方法及び半導体装置の製造方法並びにコンピュータ記憶媒体
JP2015153870A (ja) 2014-02-13 2015-08-24 キヤノン株式会社 半導体装置の製造方法、光電変換装置
CN115843175A (zh) * 2021-08-20 2023-03-24 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2765478B2 (ja) * 1994-03-30 1998-06-18 日本電気株式会社 半導体装置およびその製造方法
US5482894A (en) * 1994-08-23 1996-01-09 Texas Instruments Incorporated Method of fabricating a self-aligned contact using organic dielectric materials
JP3571088B2 (ja) 1994-10-25 2004-09-29 沖電気工業株式会社 Ｄｒａｍセルコンタクトの構造及びその形成方法
KR0141950B1 (ko) * 1994-12-22 1998-06-01 문정환 반도체소자의 제조방법
JPH08316313A (ja) 1995-05-18 1996-11-29 Sony Corp コンタクトホールの形成方法
JP3402022B2 (ja) * 1995-11-07 2003-04-28 三菱電機株式会社 半導体装置の製造方法
US5795820A (en) * 1996-07-01 1998-08-18 Advanced Micro Devices Method for simplifying the manufacture of an interlayer dielectric stack
KR100192521B1 (ko) * 1996-07-19 1999-06-15 구본준 반도체장치의 제조방법
KR100226767B1 (ko) * 1996-10-04 1999-10-15 김영환 반도체 소자의 제조 방법
TW320765B (en) * 1997-02-22 1997-11-21 United Microelectronics Corp Manufacturing method of self-aligned contact of dynamic random access memory
US5843816A (en) * 1997-07-28 1998-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated self-aligned butt contact process flow and structure for six transistor full complementary metal oxide semiconductor static random access memory cell
JPH11186236A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp エッチング方法
US6046103A (en) * 1999-08-02 2000-04-04 Taiwan Semiconductor Manufacturing Company Borderless contact process for a salicide devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617260B2 (en) 2000-10-06 2003-09-09 Nec Electronics Corporation Method of manufacturing semiconductor device prevented from peeling of wirings from insulating film
JP2010156994A (ja) * 2004-08-11 2010-07-15 Spansion Llc 狭い間隔のフラッシュメモリコンタクト開口部を形成する方法
JP2010056156A (ja) * 2008-08-26 2010-03-11 Renesas Technology Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN1210783C (zh) 2005-07-13
KR20000017559A (ko) 2000-03-25
SG75976A1 (en) 2000-10-24
CN1246727A (zh) 2000-03-08
TW451460B (en) 2001-08-21
KR100715260B1 (ko) 2007-05-07
US6235620B1 (en) 2001-05-22

Similar Documents

Publication Publication Date Title
JP3686248B2 (ja) 半導体集積回路装置およびその製造方法
KR100681851B1 (ko) 반도체집적회로장치 및 그 제조방법
JP2000077625A (ja) 半導体集積回路装置の製造方法
US7361552B2 (en) Semiconductor integrated circuit including a DRAM and an analog circuit
US7002199B2 (en) Semiconductor device using high-dielectric-constant material and method of manufacturing the same
US6069038A (en) Method of manufacturing a semiconductor integrated circuit device
US6642564B2 (en) Semiconductor memory and method for fabricating the same
JP3943294B2 (ja) 半導体集積回路装置
US6784474B2 (en) Semiconductor memory device and method for fabricating the same
JPH11145286A (ja) 半導体集積回路装置の製造方法
JPWO2002075812A1 (ja) 半導体集積回路装置の製造方法および半導体集積回路装置
JPH1126719A (ja) 半導体集積回路装置の製造方法
JPH11297951A (ja) 半導体集積回路装置およびその製造方法
JPH1126718A (ja) 半導体集積回路装置の製造方法
JP2000332105A (ja) 半導体装置の製造方法
JP4215711B2 (ja) 半導体集積回路装置およびその製造方法
JPH11186522A (ja) 半導体集積回路装置およびその製造方法
JP2002076306A (ja) 半導体集積回路装置およびその製造方法
JP3942814B2 (ja) 半導体装置の製造方法
KR100388457B1 (ko) 캐패시터의 제조 방법
JP2002217388A (ja) 半導体装置の製造方法
KR20010083349A (ko) 광범위하게 평탄화된 반도체 소자의 제조방법
JP2006060056A (ja) 半導体記憶装置の製造方法および当該半導体記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040527

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040527

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060426

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060704

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070529

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080910