KR100681851B1 - 반도체집적회로장치 및 그 제조방법 - Google Patents

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아사노이사무
타마루쯔요시
야마다사토루
카와키타케이조우
세키구치토시히로
타다키요시타카
후쿠다타쿠야
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Abstract

본 발명은 반도체집적회로장치 및 제조기술에 관한 것으로서, DRAM(Dynamic Random Access Memory)의 정보축적용 용량소자의 전극에 접속되는 급전용 배선의 접속신뢰성을 향상시키기 위해, 메모리셀 선택용 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 상부에 형성된 정보축적용 용량소자와 급전용 배선을 접속시키는 쓰르우 홀(through hole)의 형성을, 정보축적용 용량소자의 상부에 형성된 주변회로의 두번째 층에 있는 배선과 첫번째 층에 있는 배선을 접속시키는 쓰르우 홀의 형성과는 별도의 공정으로 수행하는 하는 기술이 제시된다.

Description

반도체집적회로장치 및 그 제조방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예 1인 DRAM을 형성한 반도체칩의 전체평면도이다.
도 2는 본 발명의 실시예 1인 DRAM의 등가회로도이다.
도 3은 본 발명의 한 실시예인 DRAM의 메모리어레이 및 주변회로의 각 일부를 나타내는 반도체기판의 요부단면도이다.
도 4는 본 발명의 한 실시예인 DRAM의 메모리어레이의 일부를 나타내는 반도체기판의 요부평면도이다.
도 5는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 6은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부평면도이다.
도 7은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 8은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부평면도이다.
도 9는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요 부단면도이다.
도 10은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 11은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 12는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 13은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 14는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 15는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 16은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 17은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부평면도이다.
도 18은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 19는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 20은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 21은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 22는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 23은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 24는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 25는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 26은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 27은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 28은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 29는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 30은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 31은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 32는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 33은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 34는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 35는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 36은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 37은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 38은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 39는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 40은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 41은 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
도 42는 본 발명의 한 실시예인 DRAM의 제조방법을 나타내는 반도체기판의 요부단면도이다.
< 부호의 설명 >
1 : 반도체기판 1A : 반도체칩
2 : p형 웰(well) 3, 9 : n형 반도체영역
4 : n형 웰
5, 17, 18, 28, 38, 39, 50∼52, 57∼59 : 산화실리콘막
6 : 소자분리홈 7 : 게이트산화막
8A, 8B, 8C : 게이트전극 9a, 14 : n-형 반도체영역
10 : n+형 반도체영역 11 : p+형 반도체영역
12, 13, 44 : 질화실리콘막
13s, 72 : 사이드월스페이서(side wall spacer)
15 : p-형 반도체영역 16 : SOG막
19, 20, 30∼34 : 콘택트홀 21, 35, 49, 56, 66 : 플러그
22, 48, 55, 63∼65 : 쓰르우 홀 23∼26, 53, 54, 60∼62 : 배선
27 : 포토레지스트막 36 : Ti막
37 : TiSi2(티탄실리사이드) 40 : TiN막
41, 42 : W막 45 : 하부전극
45A : 아모르퍼스(amorphous)실리콘막 46 : Ta2O5(산화탄탈)막
47 : 상부전극 70 : 다결정 실리콘막
71a, 73 : 홈 C : 정보축적용 용량소자
BL : 비트선 L : 활성영역
MARY : 메모리어레이 SA : 센스앰프
WD : 워드드라이버 WL : 워드선
본 발명은, 반도체집적회로장치 및 그 제조기술에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)을 포함하는 반도체집적회로장치에 적용시키는 유효한 기술에 관한 것이다.
DRAM의 메모리셀은, 반도체기판의 주면(主面)상에 매트릭스상으로 배치된 복수의 워드(word)선과 복수의 비트(bit)선의 교점에 배치되어, 한개의 메모리셀 선택용 MISFET(Metal Insulator Semiconductor Field Effect Transistor)와 이것에 직렬로 접속된 한개의 정보축적용 용량소자(콘덴서)를 포함한다.
상기 메모리셀 선택용 MISFET는, 주위가 소자분리영역으로 둘러싸인 활성영역에 형성되어, 주로 게이트산화막, 워드선과 일체로 구성되어진 게이트전극 및 소스, 드레인을 구성하는 한쌍의 반도체영역을 포함한다. 비트선은, 메모리셀 선택용 MISFET의 상부에 배치되어, 그 직선방향으로 인접하는 두개의 메모리셀 선택용 MISFET에 의해 공유되는 소스, 드레인의 한쪽에 전극적으로 접속되어 있으며, 정보축적용 용량소자는, 마찬가지로 메모리셀 선택용 MISFET의 상부에 배치되어 상기 소스, 드레인의 다른 쪽에 전극적으로 접속되어 있다.
일본특허공개(平)7-7084호 공보는, 비트선의 상부에 정보축적용 용량소자를 배치하는 캐퍼시티 오버 비트라인(Capacitor Over Bitline)구조의 DRAM을 개시하고 있다. 이 공보에 기재된 DRAM은, 메모리셀의 미세화에 수반되는 정보축적용 용량소자의 축적전하량이 감소하는 것을 보완하기 위해 비트선의 상부에 배치된 정보축적용 용량소자의 하부전극(축적전극)을 원통형으로 가공함으로써 그 표면적을 늘리고, 그 상부에 용량절연막과 상부전극(플레이트전극)을 형성하고 있다.
또한, 상기 공보에 기재된 DRAM은, 메모리어레이와 주변회로영역과의 경계부에 메모리어레이를 둘러싼 테두리 모양의 홈(채널)을 형성하고, 그 외측의 주변회로영역에 두꺼운 절연막을 퇴적시킴으로써 메모리어레이와 주변회로와의 단차를 해소하고, 아울러 주변회로영역의 평탄화를 실현시키고 있다. 이 홈은, 정보축적용 용량소자의 하부전극을 원통형으로 가공하는 공정에서 동시에 형성되며, 그 내벽은 하부전극과 동일한 재료(다결정 실리콘막)를 포함하고 있다.
상기와 같은 종래기술의 DRAM은, 원통형으로 가공한 하부전극의 벽면을 축적전하량 확보를 위한 유효영역으로서 이용되므로, 메모리셀이 미세해짐에 따라 하부전극의 높이와 홈(채널)의 깊이가 커지게 되며, 따라서 홈(채널)의 외측의 주변회로영역에 형성되는 절연막의 막두께도 두꺼워진다. 또한, 그 결과, 주변회로영역의 두꺼운 절연막의 상부에 형성되는 상층배선과 이 절연막의 하부에 형성되는 하층배선을 접속시키는 쓰르우 홀의 어스펙트비(쓰르우 홀의 깊이/지름)도 더욱 커지게 된다.
그러나, 주변회로영역의 두꺼운 절연막에 형성되는 상기 쓰르우 홀의 어스펙트비가 커지게 되면, 정보축적용 용량소자의 상부전극에 소정의 전원을 공급하기 위한 급전용 배선과 상부전극 사이의 절연막에 형성되는 쓰르우 홀의 어스펙트비와, 주변회로영역의 두꺼운 절연막의 상부에 형성되는 상층배선과, 이 절연막의 하부에 형성되는 하층배선을 접속하는 쓰르우 홀의 어스펙트비가 크게 달라진다. 따라서, 상기 두개의 쓰르우 홀을 동일한 공정으로 동시에 형성하고자 한 경우, 절연막의 에칭조건을 어스펙트비가 큰 주변회로영역의 쓰르우 홀에 맞추면, 정보축적용 용량소자의 상부전극상에 형성되는 어스펙트비가 작은 쓰르우 홀이 오버에칭되어 상부전극을 관통해 버리기 때문에, 최악의 경우에는 이 쓰르우 홀의 바닥부가 하층배선에까지 미칠 우려가 있다. 그러나, 절연막의 에칭조건을 어스펙트비가 작은 상부전극상의 쓰르우 홀에 맞추면, 주변회로영역에 형성되는 어스펙트비가 큰 쓰르우 홀의 바닥부는 하층배선에까지 미치지 못하게 된다.
또한, 상기와 같은 종래기술의 DRAM은, 정보축적용 용량소자의 상층에 적어도 두개층의 금속배선을 형성한다. 정보축적용 용량소자의 상층에 형성되는 이들 금속배선은, 정보축적용 용량소자의 하층에 형성되는 배선에 비해 막두께가 두껍게 형성되기 때문에, 배선이 밀집된 영역에서는 통상의 CVD법으로 퇴적되는 절연막에서는 갭충전(gap fill)성이 부족하여 배선간의 공간을 채우기가 어렵다.
따라서, 그의 대책으로 상기 금속배선을 덮는 절연막을 갭충전성이 우수한 고밀도 플라스마 CVD법으로 퇴적시키는 것을 생각할 수 있는데, 고밀도 플라스마 CVD법으로 퇴적시킨 절연막은 플라스마 내의 전하에 의해 전하가 상승하기 쉽다는 특징이 있다. 따라서, 정보축적용 용량소자의 상부전극에 전원을 공급하기 위한 급전용 금속배선의 상부에 고밀도 플라스마 CVD법으로 절연막을 퇴적시키면, 플라스마 내의 전하입자가 갖는 전하가 급전용 금속배선을 통해 상부전극에 전달되어 정보축적용 용량소자의 절연파괴를 초래할 우려가 있다.
본 발명의 목적은, 용량소자의 상부전극에 전원을 공급하는 급전용 배선과 상부전극 사이의 절연막에 형성되는 쓰르우 홀의 가공정도(精度)를 향상시키고, 급전용 배선의 접속신뢰성을 향상시킬 수 있는 기술을 제공하는 데에 있다.
본 발명의 또다른 목적은, 용량소자의 상부전극에 접속되는 배선상에 퇴적된 절연막을 성막할 때, 용량소자의 전하가 올라가는 것에 기인하는 용량절연막의 절연파괴를 방지할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 다른 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면을 보면 명확할 것이다.
본원에서 개시되는 발명 중에서 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
(1) 본 발명의 반도체집적회로장치의 제조방법은, 이하의 공정을 포함하고 있다.
(a) 반도체기판의 주면(主面)의 메모리어레이영역에 메모리셀 선택용 MISFET를 형성하고, 주변회로영역에 주변회로의 MISFET를 형성하는 공정,
(b) 상기 MISFET의 상부에 제 1 배선을 형성한 후, 상기 제 1배선의 상부에 제 1 절연막을 형성하는 공정,
(c) 상기 메모리어레이영역의 상기 제 1 절연막에 홈을 형성한 후, 상기 홈의 내부를 포함하는 상기 제 1 절연막 상에 형성한 제 1 도전막을 패터닝함으로써 상기 홈의 내부에 정보축적용 용량소자의 하부전극을 형성하는 공정,
(d) 상기 하부전극의 상부에 용량절연막을 매개로 형성한 제 2 도전막을 패터닝함으로써 상기 정보축적용 용량소자의 상부전극을 형성하는 공정,
(e) 상기 정보축적용 용량소자의 상부에 제 2 절연막을 형성한 후, 상기 제 2 절연막과 그 하층의 상기 제 1 절연막을 포함하는 절연막에 제 1 쓰르우 홀을 형성하는 공정,
(f) 상기 제 2 절연막의 상부에 형성한 제 3 도전막을 패터닝함으로써, 상기 제 1 쓰르우 홀을 통해 상기 제 1 배선과 전기적으로 접속되는 제 2 배선을 형성하는 공정,
(g) 상기 제 2 배선의 상부에 제 3 절연막을 형성한 후, 상기 정보축적용 용 량소자의 상부의 상기 제 3 절연막에 제 2 쓰르우 홀을 형성하고, 상기 제 2 배선의 상부의 상기 제 3 절연막에 제 3 쓰르우 홀을 형성하는 공정,
(h) 상기 제 3 절연막의 상부에 형성한 제 3 도전막을 패터닝함으로써, 상기 제 2 쓰르우 홀을 통해 상기 정보축적용 용량소자의 상부전극과 전기적으로 접속되는 급전용 배선과, 상기 제 3 쓰르우 홀을 통해 상기 제 2 배선과 전기적으로 접속되는 제 3 배선을 형성하는 공정.
(2) 또한, 본 발명의 반도체집적회로장치의 제조방법은, 청구항 1에 있어서, 상기 제 2 배선의 상부에 형성된 상기 제 3 절연막은, 고밀도 플라스마 CVD법에 의해 형성된 절연막을 포함하고, 상기 정보축적용 용량소자의 상부에 형성된 상기 제 2 절연막은 상기 고밀도 플라스마 CVD법에 의해 형성된 절연막을 포함하지 않는다.
이하, 본 발명의 실시예에 대한 구성 및 작용을 첨부한 도면을 참조하여 상세하게 설명하기로 한다. 또한, 실시예를 설명하기 위한 전체도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여 중복설명을 생략한다.
도 1은 본 실시예의 DRAM을 형성한 반도체칩의 전체평면도이다. 도시한 바와 같이, 단결정 실리콘으로 이루어진 반도체칩(1A)의 주면에는, X방향 (반도체칩(1A)의 긴방향) 및 Y방향(반도체칩(1A)의 짧은방향)을 따라 다수의 메모리어레이(MARY)가 매트릭스상으로 배치되어 있다. X방향을 따라 서로 인접하는 메모리어레이(MARY)의 사이에는 센스앰프(SA)가 배치되어 있고, 반도체칩(1A)의 주면의 중앙부에는 워드드라이버(WD), 데이터선 선택회로 등의 제어회로와, 입출력 회로, 본딩패드 등이 배치되어 있다.
도 2는, 상기 DRAM의 등가회로도이다. 도시한 바와 같이, 이 DRAM의 메모리어레이(MARY)는, 매트릭스상으로 배치된 복수의 워드선(WL)(WLn-1, WLn, WLn+1 …)과 복수의 비트선(BL) 및 그들의 교점에 배치된 복수의 메모리셀(MC)을 포함하고 있다. 1비트의 정보를 기억하는 한개의 메모리셀은 한개의 정보축적용 용량소자(C)와 이에 직렬로 접속된 한개의 메모리셀 선택용 MISFET(Qs)를 포함하고 있다. 메모리셀 선택용 MISFET(Qs)의 소스와 드레인의 한쪽은 정보축적용 용량소자(C)와 전기적으로 접속되어 있으며, 다른 쪽은 비트선(BL)과 전기적으로 접속되어 있다. 워드선(WL)의 한쪽 끝은 워드드라이버(WD)에 접속되어 있으며, 비트선(BL)의 한쪽 끝은 센스앰프(SA)에 접속되어 있다.
도 3은 DRAM의 메모리어레이 및 주변회로의 각 일부를 나타내는 반도체기판의 요부단면도이며, 도 4는 메모리어레이의 일부를 나타내는 반도체기판의 개략평면도이다. 또한, 도 4는 메모리셀을 구성하는 도전층(플레이트전극을 제외)만을 나타내는 것으로, 도전층간의 절연막과 플레이트전극의 상부에 배치된 금속배선의 도시는 생략한다.
DRAM의 메모리셀은 p형 단결정 실리콘으로 이루어진 반도체기판(1)의 주면에 형성된 p형 웰(well)(2)에 형성되어 있다. 메모리셀이 형성된 영역(메모리어레이)의 p형 웰(2)은, 반도체기판(1)의 다른 영역에 형성된 입출력회로 등에서 잡음이 침입하는 것을 막기위해 그 하부에 형성된 n형 반도체영역(3)에 의해 반도체기판 (1)과 전기적으로 분리되어 있다.
메모리셀은 메모리셀 선택용 MISFET(Qs)의 상부에 정보축적용 용량소자(C)를 배치한 적층구조로 이루어져 있다. 메모리셀 선택용 MISFET(Qs)는 n채널형 MISFET로 구성되어 p형 웰(2)의 활성영역(L)에 형성되어 있다. 활성영역(L)은 도 4의 X방향을 따라 직진하는 방향에 위치하는 갸름한 섬모양의 패턴으로 구성되어 있으며, 각각의 활성영역(L)에는 소스, 드레인의 한쪽(n형 반도체영역(9))을 서로 공유하는 메모리셀 선택용 MISFET(Qs)가 X방향으로 인접하여 두개가 형성되어 있다.
활성영역(L)을 둘러싼 소자분리영역은, p형 웰(2)에 뚫린 얕은 홈을 산화실리콘막(5)으로 메워 형성한 소자분리홈(6)을 포함하고 있다. 이 소자분리홈(6)에 채워진 산화실리콘막(5)은, 그 표면이 활성영역(L)의 표면과 거의 동일한 높이가 되도록 평탄화되어 있다. 이와 같은 소자분리홈(6)에 의해 구성된 소자분리영역은 활성영역(L)의 끝부분에 버즈빅(bird's beak)이 생기기 때문에 LOCOS(선택산화)법으로 형성된 동일규격의 소자분리영역(필드산화막)에 비해 실효적인 면적이 커지게 된다.
메모리셀 선택용 MISFE(Qs)는, 주로 게이트산화막(7), 게이트전극(8A) 및 소스, 드레인을 구성하는 한쌍의 n형 반도체영역(9, 9)을 포함하고 있다. 게이트전극(8A)은 워드선(WL)과 일체적으로 구성되어 있으며, 동일한 폭, 동일한 스페이스로 Y방향을 따라 직선적으로 배치되어 있다. 게이트전극(8A)(워드선(WL))은, 예를들어 P(인) 등의 n형 불순물을 도프한 저저항 다결정 실리콘막과, 그 상부에 형성된 WN(텅스텐나이트라이드)막 등으로 이루어진 유동금속층과, 그 상부에 형성된 W(텅스텐)막 등의 고융점금속막을 포함한 폴리메탈구조를 가지고 있다. 폴리 메탈구조인 게이트전극(8A)(워드선(WL))은 다결정 실리콘막과 폴리사이드막을 포함한 게이트전극에 비해 전기저항이 낮기 때문에 워드선의 신호지연을 저감시킬 수 있다.
DRAM의 주변회로는 n채널형 MISFET(Qn)와 p채널형 MISFET(Qp)를 포함하고 있다. n채널형 MISFET(Qn)는 p형 웰(2)에 형성되어, 주로 게이트산화막(7), 게이트전극(8B) 및 소스, 드레인을 구성하는 한쌍의 n+형 반도체영역(10, 10)을 포함하고 있다. 또한, p채널형 MISFET(Qp)는 n형 웰(4)에 형성되어, 주로 게이트산화막(7), 게이트전극(8C), 및 소스, 드레인을 구성하는 한쌍의 p+형 반도체영역(11, 11)을 포함하고 있다. 게이트전극(8B, 8C)은 게이트전극(8A)(워드선(WL))과 동일한 폴리메탈구조를 포함하고 있다. 주변회로를 구성하는 n채널형 MISFET(Qn)와 p채널형 MISFET(Qp)는 제조하는데 있어 메모리셀보다 디자인규칙이 엄격하지 않다.
메모리셀 선택용 MISFET(Qs)의 게이트전극(8A)(워드선(WL))의 상부에는 질화실리콘막(12)이 형성되어 있으며, 이 질화실리콘막(12)의 상부 및 측벽과 게이트전극(8A)(워드선(WL))의 측벽에는 질화실리콘막(13)이 형성되어 있다. 또한, 주변회로의 MISFET의 게이트전극(8B, 8C)의 상부에는 질화실리콘막(12)가 형성되어 있으며, 게이트전극(8B, 8C)의 측벽에는 질화실리콘막(13)을 포함하는 사이드월스페이서(side wall spacer)(13s)가 형성되어 있다.
메모리어레이의 질화실리콘막(12)과 질화실리콘막(13)은, 후술하는 바와 같이, 메모리셀 선택용 MISFET(Qs)의 소스, 드레인(n형 반도체영역(9, 9))의 상부에 셀프얼라인(self-aligned : 자기정합)으로 콘택트홀을 형성할 때의 에칭스토퍼 (etching stopper)로서 사용된다. 또한, 주변회로의 사이드월스페이서(13s)는 n채널형 MISFET(Qn)의 소스, 드레인과 p채널형 MISFET(Qp)의 소스, 드레인을 LDD(Lightly Doped Drain)구조로 하기위해 사용된다.
메모리셀 선택용 MISFET(Qs)는, n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)의 상부에는 SOG막(16)이 형성되어 있다. 또한, SOG막(16)의 더욱 상부쪽에는 두개 층의 산화실리콘막(17, 18)이 형성되어 있으며, 상층의 산화실리콘막(18)은 그 표면이 반도체기판(1)의 전역에서 거의 동일한 높이가 되도록 평탄화되어 있다.
메모리셀 선택용 MISFET(Qs)의 소스, 드레인을 구성하는 한쌍의 n형 반도체영역(9, 9)의 상부에는, 산화실리콘막(18, 17) 및 SOG막(16)을 관통하는 콘택트홀(19, 20)이 형성되어 있다. 이들 콘택트홀(19, 20)의 내부에는 n형 불순물(예를들어 P(인))을 도프한 저저항의 다결정 실리콘막을 포함한 플러그(21)가 채워져 있다.
콘택트홀(19, 20)의 바닥부의 X방향의 지름은 마주보는 두개의 게이트전극 (8A)(워드선(WL))의 한쪽 측벽의 질화실리콘막(13)과 다른쪽 측벽의 질화실리콘막 (13) 사이의 공간에 의해 규정되어 있다. 즉, 콘택트홀(19, 20)은 게이트전극(8A)(워드선(WL))에 대해 셀프얼라인으로 형성되어 있다.
도 4에서 보는 바와 같이, 한쌍의 콘택트홀(19, 20)에서, 한쪽의 콘택트홀(20)의 Y방향의 지름은 활성영역(L)의 Y방향의 치수과 거의 동일하다. 이에 대해 또다른 쪽의 콘택트홀(19)(2개의 메모리셀 선택용 MISFET(Qs)에 의해 공유 된 n형 반도체영역(9)상의 콘택트홀)의 Y방향의 지름은 활성영역(L)의 Y방향의 치수보다 크다. 즉, 콘택트홀(19)는 Y방향의 지름이 X방향의 지름보다도 큰 장방형의 평면패턴으로 구성되어 있으며, 그 일부는 활성영역(L)에서 떨어져 소자분리홈(6) 상에 배치되어 있다. 콘택트홀(19)을 이와 같은 패턴으로 구성함으로써, 콤택트홀(19)를 매개로 비트선(BL)과 n형 반도체영역(9)을 전기적으로 접속시킬 때, 비트선(BL)의 폭의 일부를 굵게 하여 활성영역(L)의 상부까지 배치하거나 활성영역(L)의 일부를 비트선(BL)방향으로까지 배치하지 않아도 되므로 메모리셀의 크기를 축소할 수 있다.
산화실리콘막(18)의 상부에는 산화실리콘막(28)이 형성되어 있다. 콘택트홀 (19)의 상부의 산화실리콘막(28)에는 쓰르우 홀(22)이 형성되어 있어, 그 내부에는 하층부터 순서대로 Ti(티탄)막, TiN(질화티탄)막 및 W막을 적층한 도전막으로 이루어진 플러그(35)가 채워져 있다. 또한, 이 플러그(35)와 쓰르우 홀(22) 하부의 콘택트홀(19)에 채워진 플러그(21)의 계면에는 플러그(35)의 일부를 구성하는 Ti막과 플러그(21)를 구성하는 다결정 실리콘막의 반응에 의해 생겨난 TiSi2(티탄실리사이드)층(37)이 형성되어 있다. 쓰르우 홀(22)은 활성영역(L)에서 떨어진 소자분리홈 (6)의 상방으로 배치되어 있다.
산화실리콘막(28)의 상부에는 비트선(BL)이 형성되어 있다. 비트선(BL)은 소자분리홈(6)의 상방에 배치되어 있으며, 동일한 폭과 동일한 공간으로 X방향을 따라 직선적으로 배치되어 있다. 비트선(BL)은 W막을 포함하고 있어, 산화실리콘막 (28)에 형성된 쓰르우 홀(22) 및 그 하부의 절연막(산화실리콘막(28, 18, 17), SOG 막(16) 및 게이트산화막(7))에 형성된 콘택트홀(19)을 통해 메모리셀 선택용 MISFET(Qs)의 소스, 드레인의 한쪽(두개의 메모리셀 선택용 MISFET(Qs)에 의해 공유된 n형 반도체영역(9))과 전기적으로 접속되어 있다. 비트선(BL)을 금속(W)으로 구성함으로써 그 시트저항을 절감시킬 수 있으므로, 정보의 판독 및 입력을 고속화할 수 있다. 또한, 비트선(BL)과 후술하는 주변회로의 배선(23∼26)을 동일한 공정으로 동시에 형성할 수 있기 때문에, DRAM의 제조공정을 간략화할 수 있다. 또한, 비트선(BL)을 내열성 및 일렉트로마이그레이션(electromigration)내성이 높은 금속(W)을 포함함으로써 비트선(BL)의 폭을 미세화하였을 경우에도 단선을 확실하게 방지할 수 있다.
주변회로의 산화실리콘막(28) 상부에는 첫번째 층의 배선(23∼26)이 형성되어 있다. 이들 배선(23∼26)은 비트선(BL)과 동일한 전도재료(W)를 포함하고 있어, 후술하는 바와 같이 비트선(BL)을 형성하는 공정에서 동시에 형성된다.
배선(23∼26)은, 산화실리콘막(28, 18, 17) 및 SOG막(16)에 형성된 콘택트홀 (30∼34)을 통해 주변회로의 MISFET{n채널형 MISFET(Qn), p채널형 MISFET(Qp)}와 전기적으로 접속되어 있다.
주변회로의 MISFET와 배선(23∼26)을 접속시키는 콘택트홀(30∼34)의 내부에는, 하층부터 순서대로 Ti막, TiN막 및 W막을 적층한 도전막으로 이루어진 플러그(35)가 채워져 있다. 또한, 이들 콘택트홀(30∼34) 중에서, 주변회로의 MISFET의 소스, 드레인{n+형 반도체영역(10) 및 p+형 반도체영역(11)}의 상부에 형성된 콘택트홀(30∼33)의 바닥부에는 플러그(35)의 일부를 구성하는 Ti막과 반도체 기판(1)(Si)의 반응에 의해 생겨난 TiSi2층(37)이 형성되어 있고, 이에 의해 플러그(35)와 소스, 드레인(n+형 반도체영역(10) 및 p+형 반도체영역(11))의 콘택트저항이 감소되었다.
비트선(BL) 및 첫번째 층의 배선(23∼26) 상부에는 산화실리콘막(38, 39)이 형성되어 있다. 상층의 산화실리콘막(39)은 그 표면이 반도체기판(1)의 전역에서 거의 동일한 높이가 되도록 평탄화되어 있다.
메모리어레이의 산화실리콘막(39)의 상부에는 질화실리콘막(44)이 형성되어 있고, 이 질화실리콘(44)의 더욱 상부쪽에는 정보축적용 용량소자(C)가 형성되어 있다. 정보축적용 용량소자(C)는 하부전극(축적전극)(45)과 상부전극(플레이트전극)(47), 및 이들 사이에 설치된 Ta2O5(산화탄탈)막(유도체막)(46)을 포함하고 있다. 하부전극(45)은 예를들어 P(인)가 도프된 저저항다결정 실리콘막으로 이루어지고, 상부전극(47)은 예를들어 TiN막으로 이루어진다.
정보축적용 용량소자(C)의 하부전극(45)은 도 4의 X방향을 따라 직진하는 방향에 위치하는 갸름한 패턴으로 구성되어 있다. 하부전극(45)은 질화실리콘막(44) 및 그 하층의 산화실리콘막(39, 38, 28)을 관통하는 쓰르우 홀(48) 내에 채워진 플러그(49)를 통해 콘택트홀(20) 내의 플러그(21)와 전기적으로 접속되고, 또한 이 플러그(21)를 매개로 메모리셀 선택용 MISFET(Qs)의 소스, 드레인의 다른쪽(n평 반도체영역(9))과 전기적으로 접속되어 있다. 하부전극(45)과 콘택트홀(20) 사이에 형성된 쓰르우 홀(48)의 내부에는, 예를들어 P(인)가 도프된 저저항 다결정 실리콘 막으로 구성된 플러그(49)가 채워져 있다.
주변회로의 산화실리콘막(39)의 상부에는, 정보축적용 용량소자(C)의 하부전극(45)과 거의 동일한 높이의 두꺼운 막두께를 갖는 산화실리콘막(50)이 형성되어 있다. 주변회로의 산화실리콘막(50)을 이와 같은 두꺼운 막두께로 형성함으로써 정보축적용 용량소자(C)의 상부에 형성되는 산화실리콘막(51)의 표면이 메모리어레이와 주변회로로 거의 동일한 높이를 이루기 때문에 산화실리콘막(51)의 상충에 형성되는 두번째 층의 배선(53, 54)의 기초단차를 감소시킬 수 있다.
정보축적용 용량소자(C)의 상부에는 두개층의 산화실리콘막(51, 52)이 형성되고, 또한 그 상부에는 두번째 층의 배선(53, 54)이 형성되어 있다. 두번째 층의 배선(53, 54)은 Al(알루미늄)합금을 주체로 하는 도전막을 포함하고 있다. 주변회로에 형성된 두번째 층의 배선(54)은 그 하층의 절연막(산화실리콘막(52, 51, 50), 질화실리콘막(44) 및 산화실리콘막(39, 38))에 형성된 어스펙트비가 큰 쓰르우 홀(55)을 통해 첫번째 층의 배선(26)과 전기적으로 접속되어 있다. 이 쓰르우 홀(55)의 내부에는 예를들어 Ti막, TiN막 및 W막으로 이루어진 플러그(56)가 채워져 있다.
두번째 층의 배선(53, 54)의 상부에는 세개층의 산화실리콘막(57, 58, 59)이 형성되어 있다. 세개층의 산화실리콘막(57, 58, 59) 중에서, 하층의 산화실리콘막(57)은 배선(53, 54)의 갭충전성이 우수한 고밀도 플라스마(High Density Plasma) CVD법에 의해 형성되어 있다. 또한, 이 산화실리콘막(57) 상부의 산화실리콘막(58)은 그 표면이 반도체기판(1)의 전역에서 거의 동일한 높이가 되도 록 평탄화되어 있다.
산화실리콘막(59)의 상부에는 세번째 층의 배선(60, 61, 62)이 형성되어 있다. 세번째 층의 배선(60, 61, 62)은 두번째 층의 배선(53, 54)과 마찬가지로 Al합금을 주체로 하는 도전막을 포함하고 있다.
세번째 층의 배선(60, 61, 62) 중에서, 메모리어레이에 형성된 세번째 층의 배선(60)은 그 하층의 산화실리콘막(59, 58, 57)에 형성된 쓰르우 홀(63)을 통해 두번째 층의 배선(53)과 전기적으로 접속되어 있다. 또한, 배선(61)은 그 하층의 산화실리콘막(59, 58, 57, 52, 51)에 형성된 쓰르우 홀(64)을 통해 정보축적용 용량소자(C)의 상부전극(47)과 전기적으로 접속되어 있다. 즉, 배선(61)은, 정보축적용 용량소자(C)의 상부전극(47)에 소정의 전원(예를들어 1/2 Vcc)을 공급하는 급전용 배선을 구성하고 있다.
주변회로영역에 형성된 세번째 층의 배선(62)은 그 하충의 산화실리콘막(59, 58, 57)에 형성된 쓰르우 홀(65)을 통해 두번째 층의 배선(54)과 전기적으로 접속되어 있다. 이들 쓰르우 홀(63∼65)의 내부에는 예를들어 Ti막, TiN막 및 W막으로 이루어진 플러그(66)가 채워져 있다.
다음으로, 상기와 같이 구성된 DRAM의 제조방법의 한 예를 도 5∼도 42를 참조하여 공정순서대로 설명한다.
우선, 도 5에서 보는 바와 같이, p형으로 비저항이 10Ω/cm 정도인 단결정 실리콘으로 이루어진 반도체기판(1)의 주면의 소자분리영역에 소자분리홈(6)을 형성한다. 소자분리홈(6)은, 반도체기판(1)의 표면을 에칭하여 깊이 300∼400nm 정도 의 홈을 형성하고, 이어서 이 홈의 내부를 포함하는 반도체기판(1) 상에 CVD법으로 산화실리콘막(5)을 퇴적시킨 후, 이 산화실리콘막(5)을 화학적 기계연마(Chemical Mechanical Polishing ; CMP)법으로 연마하여 형성한다. 산화실리콘막(5)은 그 표면이 활성영역의 표면과 거의 동일한 높이가 되도록 평탄화한다. 이 소자분리홈(6)을 형성함으로써 도 6에서 보는 바와 같이 메모리셀을 형성하는 영역(메모리어레이)에는 소자분리홈(6)으로 둘러싸인 갸름한 섬모양의 패턴을 갖는 활성영역(L)이 동시에 형성된다. 또한, 주변회로를 형성하는 영역에도 소자분리홈(6)으로 둘러싸인 활성영역(도시하지 않음)이 동시에 형성된다.
다음으로, 도 7에서 보는 바와 같이 메모리어레이의 반도체기판(1)에 n형 불순물, 예를들어 P(인)를 이온도핑하여 n형 반도체영역(3)을 형성시킨 후, 메모리어레이와 주변회로의 일부(n채널형 MISFET(Qn)을 형성하는 영역)에 p형 불순물, 예를들어 B(붕소)를 이온도핑하여 p형 웰(2)을 형성하고, 주변회로의 다른 일부(p채널형 MISFET(Qp)를 형성하는 영역)에 n형 불순물, 예를들어 P(인)를 이온도핑하여 n형 웰(4)를 형성한다.
계속해서, MISFET의 임계값 전압을 조정하기 위한 불순물, 예를들어 BF2(불화붕소)를 p형 웰(2) 및 n형 웰(4)에 이온도핑하고, 이어서 p형 웰(2) 및 n형 웰(4)의 표면을 HF(불산)계의 세정액으로 세정한 후, 반도체기판(1)을 습식(濕式)산화시켜 p형 웰(2) 및 n형 웰(4)의 표면에 깨끗한 게이트산화막(7)을 형성한다.
다음으로, 도 8 및 도 9에서 보는 바와 같이 게이트산화막(7)의 상부에 게이트전극(8A)(워드선(WL)) 및 게이트전극(8B, 8C)은, 예를들어 P(인) 등의 n형 불순 물을 도프한 다결정 실리콘막을 반도체기판(1) 상에 CVD법으로 퇴적시키고, 이어서 그 상부에 WN(텅스텐나이트라이드)막과 W막을 스퍼터링(sputtering)법으로 퇴적시키고, 또한 그 상부에 질화실리콘막(12)을 CVD법으로 퇴적시킨 후, 포토레지스트막을 마스크로 하여 이들 막을 패터닝함으로써 형성한다.
WN막은 고온열처리시에 W막과 다결정 실리콘막이 반응하여 양측의 계면에 고저항의 실리사이드층이 형성되는 것을 방지하는 유동층으로 기능한다.유동층에는 WN막 고융점금속질화막, 예를들어 TiN(티탄나이트라이드)막을 사용할 수도 있다. 고융점금속막과 다결정 실리콘막을 주체로 하여 구성되는 폴리메탈구조의 게이트전극(8A)(워드선(WL))은 다결정 실리콘막과 폴리사이드막(고융점금속 실리사이드막과 다결정 실리콘막의 적층막)으로 구성된 게이트전극에 비해 전극저항이 낮기 때문에 워드선의 신호지연을 줄일 수 있다.
다음으로, 도 10에서 보는 바와 같이 n형 웰(4)에 p형 불순물, 예를들어 B(붕소)를 이온도핑하여 게이트전극(8C)의 양측의 n형 웰(4)에 p-형 반도체영역(15)을 형성한다. 또한, p형 웰(2)에 n형 불순물, 예를들어 P(인)를 이온도핑하여 게이트전극(8A)의 양측의 p형 웰(2)에 n-형 반도체영역(9a)을 형성하고, 게이트전극(8B)의 양측의 p형 웰(2)에 n-형 반도체영역(14)을 형성한다. 여기까지의 공정에 의해 메모리셀 선택용 MISFET(Qs)가 대략적으로 완성된다.
다음으로, 도 11에서 보는 바와 같이 반도체기판(1) 상에 CVD법으로 질화실리콘막(13)을 퇴적시킨 후, 메모리어레이의 질화실리콘막(13)을 포토레지스트막(도 시하지 않음)으로 덮고, 주변회로의 질화실리콘막(13)을 이방성(異方性)에칭함으로써 주변회로의 게이트전극(8B, 8C)의 측벽에 사이드월스페이서(13s)를 형성한다. 이 에칭은 소자분리홈(6)에 채워진 산화실리콘막(5)과 게이트산화막(7)의 침식량을 최소화하기 위해 질화실리콘막(13)을 높은 선택비로 에칭하는 가스를 사용하여 실시한다. 또한, 게이트전극(8B, 8C) 상의 질화실리콘막(12)의 침식량을 최소화하기 위해 오버에칭량을 가능한 한 최소한으로 하도록 한다.
다음으로, 도 12에서 보는 바와 같이 주변회로의 n형 웰(4)에 p형 불순물, 예를들어 B(붕소)를 이온도핑하여 p채널형 MISFET(Qp)의 p+형 반도체영역(11)(소스, 드레인)을 형성하고, 주변회로의 p형 웰(2)에 n형 불순물, 예를들어 As(비소)를 이온도핑하여 n채널형 MISFET(Qn)의 n+형 반도체영역(10)(소스, 드레인)을 형성한다. 여기까지의 공정에 의해 LDD구조를 갖춘 p채널형 MISFET(Qp) 및 n채널형 MISFET(Qn)가 대략적으로 완성된다.
다음으로, 도 13에서 보는 바와 같이 반도체기판(1) 상에 SOG막(16)을 회전도포하고, 수증기를 포함한 400℃ 정도의 산소분위기 중에서 베이크(bake)처리한 후, 800℃에서 1분 정도 열처리를 하여 이 SOG막(16)을 치밀화시킨다. SOG막(16)은, 예를들어 폴리실러잔(polysilazane)계인 무기SOG를 사용한다. 이 SOG막(16)은 BPSG막 등과 같은 글래스플로어막(glass flow film)에 비해 환류(reflow)성이 높고, 미세한 공간의 갭충전성이 우수하기 때문에 포토리소그래피의 해상한계정도까지 미세화된 게이트전극(8A)(워드선(WL))의 공간에 채워져도 보이드가 생기지 않는 다. 또한, SOG막(16)은 BPSG막 등에서 필요한 고온, 장시간의 열처리를 행하지 않아도 높은 환류성을 얻을 수 있기 때문에 메모리셀 선택용 MISFET(Qs)의 소스, 드레인과 주변회로의 MISFET(n채널형 MISFET(Qn), p채널형 MISFET(Qp))의 소스, 드레인에 도프된 불순물의 열확산을 억제하여 얕게 접합시킬 수 있다. 또한, 열처리시에 게이트전극(8A)(워드선(WL)) 및 게이트전극(8B, 8C)을 구성하는 금속(W막)이 산화되는 것을 억제할 수 있으므로, 메모리셀 선택용 MISFET(Qs) 및 주변회로의 MISFET의 고성능화를 실현할 수 있다.
다음으로, 도 14에서 보는 바와 같이 SOG막(16)의 상부에 산화실리콘막(17)을 퇴적시키고, 이어서 이 산화실리콘막(17)을 CMP법으로 연마하여 그 표면을 평탄화시킨 후, 그 상부에 산화실리콘막(18)을 퇴적시킨다. 산화실리콘막(17, 18)은 예를들어 산소(또는 오존)와 테트라에톡시실란(Tetra Ethoxy Silane : TEOS)을 소스가스로 이용한 플라스마 CVD법으로 퇴적시킨다. 또한, 상층의 산화실리콘막(18)은 CMP법으로 연마되었을 때 생긴 하층의 산화실리콘막(17) 표면의 미세한 흠집을 보수하기 위해 퇴적시킨다.
다음으로, 도 15에서 보는 바와 같이 포토레지스트막(27)을 마스크로 한 드라이에칭으로 메모리셀 선택용 MISFET(Qs)의 n-형 반도체영역(소스, 드레인)(9a) 상부의 산화실리콘막(18, 17)을 제거한다. 이 에칭은 산화실리콘막(17) 하층의 질화실리콘막(13)이 제거되는 것을 방지하기 위해, 산화실리콘막(17)을 높은 선택비로 에칭하는 가스를 사용하여 실시한다.
다음으로, 도 16에서 보는 바와 같이 상기 포토레지스트막(17)을 마스크로 한 드라이에칭으로 n-형 반도체영역(소스, 드레인)(9a) 상부의 질화실리콘막(13)을 제거하고, 계속해서 그 하층의 얇은 게이트산화막(7)을 제거함으로써 n-형 반도체영역(소스, 드레인)(9a) 한쪽의 상부에 콘택트홀(19)을 형성하고, 다른쪽의 상부에 콘택트홀(20)을 형성한다. 도 17에서 보는 바와 같이 콘택트홀(19)(두개의 메모리셀 선택용 MISFET(Qs)에 의해 공유된 n형 반도체영역(9)상의 콘택트홀)은 Y방향의 지름이 X방향의 지름의 두배정도가 되도록 갸름한 패턴으로 형성한다.
또한, 상기 콘택트홀(19, 20)을 형성한 후, 이 콘택트홀(19, 20)을 통해 p형 웰(2)에 n형 불순물(예를들어, 인)을 이온도핑함으로써 메모리셀 선택용 MISFET (Qs)의 소스, 드레인보다도 깊은 영역의 p형 웰(2)에 n형 반도체층을 형성할 수 있다. 이 n형 반도체층은 소스, 드레인의 끝부분에 집중되는 전계(電界)를 완화하는 효과가 있기 때문에 소스, 드레인의 끝부분의 누설전류를 감소시켜 메모리셀의 리프레시특성을 향상시킬 수 있다.
또한, 상기 질화실리콘막(13)의 에칭은 반도체기판(1)과 소자분리홈(6)의 침식량을 최소화시키기 위해 실화실리콘막(13)을 높은 선택비로 에칭하는 가스를 사용하여 실행한다. 또한, 이 에칭은, 질화실리콘막(13)을 이방적으로 에칭하는 조건에서 실시하여 게이트전극(8A)(워드선(WL))의 측벽에 질화실리콘막(13)을 남기도록 한다. 따라서, X방향의 지름이 포토리소그래피의 해상한계 이하인 미세한 콘택트홀(19, 20)을 게이트전극(8A)(워드선(WL))에 대하여 자기정합(셀프얼라인)으로 형성할 수 있다.
다음으로, 도 18에서 보는 바와 같이 콘택트홀(19, 20)의 내부에 플러그(21)를 형성한다. 플러그(21)는 n형 불순물(예를들어, As(비소))을 도프한 다결정 실리콘막을 CVD법으로 산화실리콘막(18)의 상부에 퇴적시킨 후, 이 다결정 실리콘막을 CMP법으로 연마하여 콘택트홀(19, 20)의 내부에 남김으로써 형성한다.
다음으로, 도 19에서 보는 바와 같이 산화실리콘막(18)의 상부에 산화실리콘막(28)을 퇴적시킨 후, 질소가스 분위기 중에서 반도체기판(1)을 열처리한다. 산화실리콘막(28)은 예를들어, 산소(또는 오존)와 테트라에톡시실란을 소스가스로 이용한 플라스마 CVD법으로 퇴적시킨다. 또한, 상기 열처리에 의해 플러그(21)를 구성하는 다결정 실리콘막 중의 n형 불순물이 콘택트홀(19, 20)의 바닥부에서 메모리셀 선택용 MISFET(Qs)의 n-형 반도체영역(9a)으로 확산하여, 저저항의 n형 반도체영역(소스, 드레인)(9)이 형성된다.
다음으로, 도 20에서 보는 바와 같이 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 콘택트홀(19) 상부의 산화실리콘막(28)을 제거함으로써 쓰르우 홀(22)을 형성한다. 이 쓰르우 홀(22)은 활성영역(L)에서 떨어진 소자분리홈(6)의 상방에 배치한다(도 4 참조).
다음으로, 도 21에서 보는 바와 같이 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 주변회로의 산화실리콘막(28, 18, 17), SOG막(16) 및 게이트산화막(7)을 제거함으로써 n채널형 MISFET(Qn)의 n+형 반도체영역(10)(소스, 드레인)의 상부에 콘택트홀(30, 31)을 형성하고, p채널형 MISFET(Qp)의 p+형 반도체영역(11)(소스, 드레인)의 상부에 콘택트홀(32, 33)을 형성한다. 그리고, 동시에 p채널형 MISFET(Qp)의 게이트전극(8C) 상부에 콘택트홀(34)을 형성하고, n채널형 MISFET(Qn)의 게이트전극(8B)의 상부에 콘택트홀(도시하지 않음)을 형성한다.
상기와 같이, 쓰르우 홀(22)을 형성하는 에칭과 콘택트홀(30∼34)을 형성하는 에칭을 별도 공정으로 실시함으로써 주변회로의 깊은 콘택트홀(30∼34)을 형성할 때 메모리어레이의 얕은 쓰르우 홀(22)의 바닥부에 노출된 플러그(21)가 깊게 침식되는 것을 막을 수 있다. 또한, 쓰르우 홀(22)의 형성과 콘택트홀(30∼34)의 형성은 상기과 반대의 순서로 실시할 수 있다.
다음으로, 도 22에서 보는 바와 같이 콘택트홀(30∼34)과 쓰르우 홀(22)의 내부를 포함하는 산화실리콘막(28)의 상부에 Ti막(36)을 퇴적시킨다. Ti막(36)은 어스펙트비가 큰 콘택트홀(30∼34)의 바닥부에도 일정정도의 막두께로 퇴적되도록 콜리메이션스퍼터(collimation sputter), 이온화 스퍼터 등의 고지향성 스퍼터링법을 이용하여 퇴적시킨다.
계속해서, Ti막(36)을 대기에 노출시키지 않고 Ar(아르곤) 등의 불활성 가스 분위기 중에서 열처리한다. 이 열처리에 의해 콘택트홀(30∼33) 바닥부의 Si기판과 Ti막(36)이 반응하여, 도 23에서 보는 바와 같이 n채널형 MISFET(Qn)의 n+형 반도체영역(10)(소스, 드레인)의 표면과 p채널형 MISFET(Qp)의 p+형 반도체영역(11)(소스, 드레인)의 표면에 TiSi2층(37)이 형성된다. 또한, 이 때 쓰르우 홀(22) 바닥부의 플러그(21) 표면에도 플러그(21)를 구성하는 다결정 실리콘막과 Ti막(36)의 반응에 의해 TiSi2층(37)이 형성된다.
콘택트홀(30∼33)의 바닥부에 상기와 같은 TiSi2층(37)을 형성함으로써 다음 공정에서 콘택트홀(30∼33)의 내부에 형성되는 플러그(35)와, 주변회로의 MISFET의 소스, 드레인(n+형 반도체영역(10), p+형 반도체영역(11))이 접촉하는 부분의 콘택트저항을 감소시킬 수 있기 때문에, 센스앰프(SA)와 워드드라이버(WD) 등과 같은 주변회로의 고속동작이 촉진된다. 또한, 콘택트홀(30∼33) 바닥부의 실리사이드층은 TiSi 이외의 고융점금속 실리사이드, 예를들어 CoSi2(코발트실리사이드), TaSi2(탄탈실리사이드), MoSi2(몰리브덴실리사이드) 등으로 구성할 수도 있다.
다음으로, 도 24에서 보는 바와 같이 Ti막(36)의 상부에 CVD법으로 TiN막(40)을 퇴적시킨다. CVD법은 스퍼터링법에 비해 스텝커버리지(step coverage)가 좋기 때문에 어스펙트비가 큰 콘택트홀(30∼34)의 바닥부에 평탄부와 동일한 막두께의 TiN막(40)을 퇴적시킬 수 있다. 계속해서, 육불화텅스텐(WF6), 수소 및 모노실란(SiH4)을 소스가스로 이용한 CVD법으로 TiN막(40)의 상부에 W막(41)을 퇴적시키고, 콘택트홀(30∼34) 및 쓰르우 홀(22)의 내부를 W막(41)으로 완전히 채운다.
다음으로, 도 25에서 보는 바와 같이 CMP법을 이용하여 산화실리콘막(28) 상부의 W막(41), TiN막(40) 및 Ti막(36)을 제거(연마)함으로써 형성할 수도 있다. 또한, 플러그(35)는 W막(41)을 사용하지 않고 TiN막(40)을 주체로 하여 구성할 수도 있다. 즉, 콘택트홀(30∼34) 및 쓰르우 홀(22)의 내부에 막두께가 두꺼운 TiN막(40)을 채워넣어 플러그(35)를 형성시킬 수도 있다. 이 경우, W막(41)을 주체로 한 경우에 비해 플러그(35)의 저항이 얼마정도 높아지는데, 다음 공정에서 산화실리콘막(28)의 상부에 퇴적시키는 W막(42)을 드라이에칭하여 비트선(BL)과 주변회로의 첫번째 층의 배선(23∼26)을 형성할 때 TiN막(40)이 에칭스토퍼가 되기 때문에, 배선(23∼26)과 콘택트홀(30∼34)의 정합(整合)오차마진이 한층 향상되어 배선(23∼26)의 레이아웃의 자유도가 크게 향상된다.
다음으로, 도 26에서 보는 바와 같이 산화실리콘막(28)의 상부에 스퍼터링법으로 W막(42)을 퇴적시킨 후, W막(42)의 상부에 형성한 포토레지스트막(도시하지 않음)을 마스크로 하여 W막(42)을 드라이에칭함으로써, 메모리어레이에 비트선(BL)을 형성하고, 주변회로에 첫번째 층의 배선(23∼26)을 형성한다. 또한, W막(42)은 광반사율이 높기 때문에, 노광(露光)시에 포토레지스트막이 헐레이션(halation)을 일으켜 패턴(폭 및 공간)의 규격정도(精度)가 저하되는 경우가 있다. 이를 방지하기 위해서는 W막(42)의 상부에 반사방지막을 얇게 퇴적시킨 후에 포토레지스트막을 도포하면 된다. 반사방지막에는 유기계인 재료 또는 광반사율이 낮은 금속재료(예를들어 TiN막)를 사용한다.
다음으로, 도 27에서 보는 바와 같이 비트선(BL) 및 첫번째 층의 배선 (23∼26) 상부에 산화실리콘막(38)을 퇴적시키고, 계속해서 그 상부에 산화실리콘막(39)을 퇴적시킨 후, 산화실리콘막(39)의 표면을 CMP법으로 평탄화시킨다. 산화실리콘막(38, 39)은 예를들어 산소(또는 오존)와 테트라에톡시실란을 소스가스로 이용한 플라스마 CVD법으로 퇴적시킨다.
다음으로, 도 28에서 보는 바와 같이 산화실리콘막(39)의 상부에 CVD법으로 다결정 실리콘막(70)을 퇴적시킨 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 다결정 실리콘막(70)을 드라이에칭함으로써 콘택트홀(20)의 상방에 홈(71a)을 형성한다.
다음으로, 도 29에서 보는 바와 같이 홈(71a)의 측벽에 다결정 실리콘막을 포함하는 사이드월스페이서(72)를 형성한다. 사이드월스페이서(72)는 홈(71a)의 내부를 포함하는 다결정 실리콘막(70)의 상부에 CVD법으로 다결정 실리콘막(도시하지 않음)을 퇴적시킨 후, 이 다결정 실리콘막을 이방성 에칭하여 홈(71a)의 측벽에 남김으로써 형성한다. 이 사이드월스페이서(72)를 형성함으로써 홈(71a)의 내경(內徑)을 리소그래피의 최소가공치수보다도 작게할 수 있다.
다음으로, 도 30에서 보는 바와 같이 다결정 실리콘막(70)과 사이드월스페이서(72)를 마스크로 하여 홈(71a)의 바닥부의 산화실리콘막(38, 28)을 드라이에칭함으로써, 비트선(BL)과 인접하는 비트선(BL)의 공간영역을 관통하여 콘택트홀(20)에 달하는 쓰르우 홀(48)을 형성한다. 이와 같이, 쓰르우 홀(48)은 홈(71a)의 측벽의 사이드월스페이서(71)를 마스크로 한 에칭으로 형성되기 때문에, 그 내경을 리소그래피의 최소가공치수보다도 작게할 수 있다. 따라서, 비트선(BL)의 공간영역과 쓰르우 홀(48)의 정합마진을 충분히 확보할 수 있기 때문에, 다음 공정에서 쓰르우 홀 (48)의 내부에 채워지는 플러그(49)가 비트선(BL) 또는 그 하부의 플러그(35)와 쇼트(short)되는 문제점을 방지할 수 있다.
다음으로, 도 31에서 보는 바와 같이 쓰르우 홀(48)의 내부에 다결정 실리콘 막을 포함하는 플러그(49)를 형성한 후, 산화실리콘막(39)의 상부에 CVD법으로 질화실리콘막(44)을 퇴적시킨다. 플러그(49)는 쓰르우 홀(48)의 내부를 포함하는 다결정 실리콘막(70)의 상부에 n형 불순물(예를들어 P(인))을 도프한 다결정 실리콘막(도시하지 않음)을 CVD법으로 퇴적시킨 후, 이 다결정 실리콘막을 다결정 실리콘막(70) 및 사이드월스페이서(72)와 함께 에칭백함으로써 형성한다.
다음으로, 도 32에서 보는 바와 같이 질화실리콘막(44)의 상부에 산화실리콘막(50)을 퇴적시킨 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막(50) 및 그 하부의 질화실리콘막(44)을 드라이에칭함으로써, 쓰르우 홀(48)의 상부에 홈(73)을 형성한다. 정보축적용 용량소자(C)의 하부전극(45)은 이 홈(73)의 내벽을 따라 형성되기 때문에, 하부전극(45)의 표면적을 크게 하여 축적전하량을 늘리기 위해서는 산화실리콘막(50)을 두꺼운 막두께(예를들어 1.3㎛정도)로 퇴적시킬 필요가 있다. 산화실리콘막(50)은 예를들어 산소(또는 오존)와 테트라에톡시실란을 소스가스로 이용한 플라스마 CVD법으로 퇴적시킨다.
다음으로, 도 33에서 보는 바와 같이 홈(73)의 내부를 포함하는 산화실리콘막(50)의 상부에 n형 불순물(예를들어 P(인))을 도프한 아모르퍼스실리콘(비정질 실리콘)막(45A)을 CVD법으로 퇴적시킨다. 이 아모르퍼스실리콘막(45A)은 정보축적용 용량소자(C)의 하부전극재료로서 사용된다.
다음으로, 도 34에서 보는 바와 같이 산화실리콘막(50) 상부의 아모르퍼스실리콘막(45A)을 에치백하여 제거한 후, 홈(73)의 내부에 남은 아모르퍼스실리콘막 (45A)의 표면을 불소계의 에칭액으로 세정한다. 계속해서 감압 분위기 중에서 아모 르퍼스실리콘막(45A)의 표면에 모노실란을 공급한 후, 반도체기판(1)을 열처리하여 아모르퍼스실리콘막(45A)을 다결정화함과 동시에 그 표면에 실리콘 입자를 성장시킴으로써, 도 35에서 보는 바와 같이 표면이 거칠어진 다결정 실리콘막을 포함하는 하부전극(45)을 형성한다. 하부전극(45)은 다결정 실리콘 이외의 도전재료, 예를들어 W, Ru(루테늄) 등의 고융점 금속이나 RuO(산화루테늄), IrO(산화이리듐) 등의 도전성금속 산화물로 구성할 수도 있다.
다음으로, 도 36에서 보는 바와 같이 하부전극(45)의 상부에 Ta2O5막(46)을 퇴적시키고, 산화성 분위기 중에서 열처리하여 그 막질을 개선시킨 후, Ta2O5막(46)의 상부에 TiN막(도시하지 않음)을 퇴적시키고, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 TiN막 및 Ta2O5막(46)을 패터닝함으로써, TiN막으로 이루어진 상부전극(47)과, Ta2O5막(46)으로 이루어진 용량절연막, 및 다결정 실리콘막으로 이루어진 하부전극(45)을 포함하는 정보축적용 용량소자(C)를 형성한다. Ta2O5막(46)은 예를들어 펜타에톡시탄탈(Ta(OC2H5)5)을 소스가스로 이용한 CVD법으로 퇴적시키고, TiN막은 예를들어 CVD법과 스퍼터링법을 병용하여 퇴적시킨다.
여기까지의 공정에 의해, 메모리셀 선택용 MISFET(Qs)와 이것에 직렬로 접속된 정보축적용 용량소자(C)를 포함하는 메모리셀이 완성된다. 또한, 정보축적용 용량소자(C)의 용량절연막은 예를들어, BST, STO, BaTiO3(티탄산바륨), PbTiO3(티탄산납), PZT(PbZrxTi1-xO3), PLT(PbLaxTi1-xO3), PLZT 등의 금속산화물로 이루어진 강유전 체막(ferroelectric film) 또는 높은 유전률을 갖는 막(고유전률막)을 포함할 수도 있다. 또는, 상부전극(47)은 TiN막 이외의 도전막, 예를들어 W막 등을 포함할 수도 있다.
다음으로, 도 37에서 보는 바와 같이 정보축적용 용량소자(C)의 상부에 산화실리콘막(51)을 퇴적시키고, 이어서 이 산화실리콘막(51)을 CMP법으로 연마하여 그 표면을 평탄화시킨 후, 그 상부에 산화실리콘막(52)을 퇴적시킨다. 산화실리콘막 (51, 52)은 예를들어, 산소(또는 오존)와 테트라에톡시실란을 소스가스로 이용한 풀라스마 CVD법으로 퇴적시킨다. 또한, 상층의 산화실리콘막(52)은 CMP법으로 연마되었을 때 생긴 하층의 산화실리콘막(51)의 표면의 미세한 흠집을 보수하기 위해 퇴적시킨다.
다음으로, 도 38에서 보는 바와 같이 포토레지스트막(도시하지 않음)을 마스크로 하여 주변회로영역의 산화실리콘막(52, 51, 50), 질화실리콘막(44) 및 산화실리콘막(39, 38)을 에칭함으로써, 첫번째 층의 배선(26) 상부에 쓰르우 홀(55)을 형성한 후, 쓰르우 홀(55)의 내부에 플러그(56)를 형성한다. 쓰르우 홀(55)은 두꺼운 막두께로 구성된 산화실리콘막(50)을 포함하는 여러층의 절연막을 관통하여 형성되기 때문에, 그 어스펙트비가 매우 커지게 된다. 플러그(56)는 예를들어, 산화실리콘막(52)의 상부에 스퍼터링법으로 Ti막을 퇴적시키고, 나아가 그 상부에 CVD법으로 TiN막과 W막을 퇴적시킨 후, 이들 막을 에치백하여 쓰르우 홀(55)의 내부에 남김으로써 형성한다.
다음으로, 도 39에서 보는 바와 같이 산화실리콘막(52)의 상부에 두번째 층 의 배선(53, 54)을 형성한다. 두번째 층의 배선(53, 54) 중에서 주변회로영역에 형성된 배선(54)은 상기 쓰르우 홀(55)을 통해 첫번째 층의 배선(26)과 전기적으로 접속된다. 두번째 층의 배선(53, 54)은 예를들어, 산화실리콘막(52)의 상부에 스퍼터링법으로 TiN막, Al(알루미늄)합금막, Ti막 및 TiN막을 순서대로 퇴적시킨 후, 포토레지스트막을 마스크로 한 드라이에칭으로 이들 막을 패터닝함으로써 형성한다.
다음으로, 도 40에서 보는 바와 같이 두번째 층의 배선(53, 54)의 상부에 산화실리콘막(57)을 퇴적시킨다. 두번째 배선(53, 54)은 첫번째 층의 배선(23∼26)에 비해 두꺼운 막두께(예를들어 400nm이상)로 형성되기 때문에, 예를들어 상술한 바와 같이 플라스마 CVD법으로 퇴적시킨 경우, 두번째 층의 배선이 밀집된 영역(도시하지 않음)에서는 배선간의 공간을 채우기가 여럽다. 따라서, 본 실시예에서는 모노실란, 산소 및 Ar(아르곤)을 소스가스로 이용한 고밀도 플라스마 CVD법을 이용하여 산화실리콘막(57)을 퇴적시킨다. 고밀도 플라스마 CVD법으로 퇴적시킨 산화실리콘막(57)은 갭충전성이 우수하기 때문에 두번째 층의 배선이 밀집된 영역에서도 배선간의 공간을 충분히 채울 수가 있다.
다음으로, 도 41에서 보는 바와 같이 산화실리콘막(57)의 상부에 산화실리콘막(58, 59)을 퇴적시킨다. 산화실리콘막(58, 59)은 예를들어, 산소(또는 오존)와 테트라에톡시실란을 소스가스로 이용한 플라스마 CVD법으로 퇴적시킨다. 상기 산화실리콘막(57)은 갭충전성이 우수한 반면에 막의 평탄성이 부족하기 때문에, 세번째 층의 배선(60, 61, 62)의 기초단차를 감소시키려면 산화실리콘막(57)의 상부에 산 화실리콘막(58)을 퇴적시켜 그 표면을 CMP법으로 평탄화시키는 것이 바람직하다. 또한, 산화실리콘막(59)은 CMP법으로 연마되었을 때 생기는 산화실리콘막(58)의 표면의 미세한 흠집을 조보하기 위해 퇴적시킨다.
다음으로, 도 42에서 보는 바와 같이 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막(59, 58, 57, 52, 51)을 에칭함으로써, 정보축적용 용량소자(C)의 상부전극(47)의 상부에 쓰르우 홀(64)을 형성한다. 또한, 이와 동시에 산화실리콘막(59, 58, 57)을 에칭함으로써 메모리어레이에 형성된 두번째 층의 배선(53)의 상부에 쓰르우 홀(63)을 형성하고, 주변회로영역에 형성된 두번째 층의 배선(54)의 상부에 쓰르우 홀(63)을 형성한다.
도 42에서 보는 바와 같이, 상부전극(47) 상부의 쓰르우 홀(64)은 다섯개 층의 산화실리콘막(59, 58, 57, 52, 51)을 에칭하여 형성되기 때문에, 세개 층의 산화실리콘막(59, 58, 57)을 에칭하여 형성되는 쓰르우 홀(63, 65)과는 어스펙트비가 서로 다르다. 그러나, 쓰르우 홀(63, 65)의 바닥부에는 두번째 층의 배선(53, 54)이 형성되어 있고, 이들 배선(53, 54)이 에칭스토퍼로서 기능하기 때문에 어스펙트비가 다른 쓰르우 홀(63, 64, 65)을 동시에 형성한 경우에도 쓰르우 홀(64)에 비해 어스펙트비가 작은 쓰르우 홀(63, 65)의 바닥부가 깍이는 일이 없다.
그 후, 쓰르우 홀(63, 64, 65)의 내부에 플러그(66)를 형성한 후 산화실리콘막(59)의 상부에 세번째 층의 배선(60, 61, 62)을 형성함으로써, 상기 도 3에 나타낸 DRAM이 대략적으로 완성된다.
플러그(66)는 예를들어, 산화실리콘막(59)의 상부에 스퍼터링법으로 Ti막을 퇴적시키고, 나아가 그 상부에 CVD법으로 TiN막과 W막을 퇴적시킨 후, 이들 막을 에치백하여 쓰르우 홀(63, 64, 65)의 내부에 남김으로써 형성한다. 또한, 세번째 층의 배선(63, 64, 65)은 예를들어, 산화실리콘막(59)의 상부에 스퍼터링법으로 TiN막, Al합금막, Ti막 및 TiN막을 순서대로 퇴적시킨 후, 포토레지스트막을 마스크로 한 드라이에칭으로 이들 막을 패터닝함으로써 형성한다.
정보축적용 용량소자(C)의 상부전극(47)에는 상기 세번째 층의 배선(급전용 배선)(61)에서 쓰르우 홀(64)를 통해 소정의 전원이 공급된다. 또한, 메모리어레이에 형성된 세번째 층의 배선(60)은 쓰르우 홀(63)을 통해 두번째 층의 배선(53)과 전기적으로 접속되고, 주변회로영역에 형성된 세번째 층의 배선(54)은 쓰르우 홀 (65)을 통해 두번째 층의 배선(54)과 전기적으로 접속된다.
또한, 세번째 층의 배선(63, 64, 65) 상부에는 예를들어, CVD법으로 퇴적시킨 산화실리콘막 및 질화실리콘막의 적층막 등을 포함하는 패시베이션 (passivation)막이 형성되는데, 그의 도시는 생략한다.
상기 세번째 층의 배선과 동일한 층의 도전체막에서 본딩패드가 형성되어 있고, 상기 패시베이션막에는 상기 본딩패드를 노출시키기 위한 개구부가 형성된다.
상기한 바와 같이 본 실시예에 의하면, 갭충전성이 우수한 반면에 플라스마 내의 전하에 의해 전하가 높아지기 쉬워진다는 특징이 있는 고밀도 플라스마 CVD법으로 퇴적시킨 산화실리콘막(57)을 급전용 배선(61)이 형성되기 전에 형성하기 때문에, 상승되는 전하가 급전용 배선(61) 및 쓰르우 홀(64)를 통해 상부전극 (47)에 전달되어 정보축적용 용량소자(C)에 피해를 주는 일이 없다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명하였는데, 본 발명은 상기 실시예에 한정되지 않으며, 그 요지를 벗어나지 않는 범위내에서 여러가지로 변경이 가능하다.
예를들면, 정보축적용 용량소자의 상부전극에는 네번째 층의 배선 또는 그 보다도 상층에 형성되는 배선을 통해 전원을 공급할 수도 있다.
본원에서 개시되는 발명 중에서, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.
본 발명에 의하면, 정보축적용 용량소자의 상부전극에 전원을 공급하는 급전용 배선과 상부전극간의 절연막에 쓰르우 홀을 형성할 때, 이 쓰르우 홀의 바닥부가 상부전극을 관통한다는 문제점을 방지할 수 있기 때문에, 급전용 배선의 접속신뢰성을 향상시킬 수가 있다.
또한, 본 발명에 의하면, 전하의 상승을 초래하기 쉬운 절연막을 상기 급전용 배선의 형성전에 형성함으로써 절연막의 전하상승에 기인하는 정보축적용 용량소자의 절연파괴를 방지할 수 있다.
본 발명에 의하면, 두번째 배선층상에 전하의 상승을 초래하기 쉬운 절연막을 형성할 때, 정보축적용 용량소자와 상기 두번째 배선층이 전기적으로 절연되어 있기 때문에, 상기 두번째 배선층에 공급된 전하가 용량소자에 전달되지 않으며 전하상승에 기인하는 정보축적용 용량소자의 절연파괴를 방지할 수 있다.
상기의 효과는 예를들어, 상기 두번째 배선층상에 상기 전하상승을 초래하기 쉬운 절연막을 후에 세번째 배선층을 매개로 상기 정보축적용 용량소자와 상기 두번째 배선층이 접속되는 경우에도 달성된다.
또한, 상기의 효과는 MISFET가 전하의 장벽으로서 충분히 작용하는 경우에는 MISFET를 매개로 정보축적용 용량소자와 접속되어 있어도 달성된다.
본 발명에 의하면, 정보축적용 용량소자의 상부전극에 소정의 전위를 공급하는 급전용 배선과 상부전극 사이의 절연막에 제 1 쓰르우 홀을 형성하는 공정과, 주변회로영역에서의 제 1 배선과 제 2 배선 사이의 절연막에 제 2 쓰르우 홀을 형성하는 공정을 각각 별도로 수행함으로써, 제 1 쓰르우 홀이 정보축적용 용량소자의 상부전극을 관통한다는 문제점을 방지할 수 있어, 급전용 배선의 접속신뢰성을 향상시킬 수 있다.
또한, 정보축적용 용량소자의 상부전극에 소정의 전위를 공급하는 급전용 배선과 상부전극 사이의 절연막에 제 1 쓰르우 홀을 형성하는 공정과, 주변회로영역에서의 제 2 배선과 제 3 배선 사이의 절연막에 제 3 쓰르우 홀을 형성하는 공정을 동일공정으로 하여 공정의 단축을 꾀할 수 있다.
또한, 제 3 쓰르우 홀 보다도 제 1 쓰르우 홀을 깊게 형성하여 제 1 및 제 3 쓰르우 홀을 형성하기 때문에, 제 1 쓰르우 홀이 완전하게 개구할 수 있음과 동시에 정보축적용 용량소자의 상부전극이 극도로 오버에치되지 않도록 에칭조건을 설정할 수 있다. 따라서, 제 1 쓰르우 홀이 정보축적용 용량소자의 상부전극을 관통한다는 문제점을 방지할 수 있어 급전용 배선의 접속신뢰성을 향상시킬 수 있다.
또한, 제 3 쓰르우 홀의 깊이가 제 1 쓰르우 홀의 깊이보다 얕기 때문에 제 3 쓰르우 홀에서 제 2 배선이 오버에칭되게 되는데, 제 2 배선상의 절연막과 제 2 배선과의 에칭선택비를 충분히 확보함으로써 제 2 배선이 관통하는 등의 문제는 피할 수 있다. 또한, 제 2 배선은 상부전극에 비해 두껍기 때문에 약간 오버에칭이 되어도 제 3 배선과의 접속신뢰성에는 문제가 없다.

Claims (32)

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  6. 반도체집적회로장치를 제조하는 방법에 있어서,
    반도체기판의 주면(主面)상의 메모리어레이영역에 메모리셀 선택용 MISFET를 형성하고, 주변회로영역에 주변회로의 MISFET를 형성하는 공정;
    상기 MISFET가 형성된 반도체기판의 주면의 상부에 제 1 배선을 형성하는 공정;
    상기 제 1 배선의 상부에 제 1 절연막을 형성하는 공정;
    상기 메모리어레이영역의 상기 제 1 절연막에 홈을 형성하는 공정;
    상기 홈의 내부를 포함하는 상기 제 1 절연막 상에 제 1 도전막을 형성하고, 상기 홈의 내부에 정보축적용 용량소자의 하부전극을 형성하는 공정;
    상기 하부전극의 상부에 용량절연막을 매개로 제 2 도전막을 형성하고, 상기 제 2 도전막을 패터닝하여 상기 정보축적용 용량소자의 상부전극을 형성하는 공정;
    상기 정보축적용 용량소자의 상부에 제 2 절연막을 형성하는 공정;
    상기 제 2 절연막과 그 하층에 있는 상기 제 1 절연막을 포함하는 절연막에 제 1 쓰르우 홀을 형성하는 공정;
    상기 제 2 절연막의 상부에 제 3 도전막을 형성하여, 상기 제 3 도전막을 패터닝함으로써 상기 제 1 쓰르우 홀을 통해 상기 제 1 배선과 전기적으로 접속되는 제 2 배선을 형성하는 공정;
    상기 제 2 배선의 상부에 제 3 절연막을 형성하는 공정;
    상기 정보축적용 용량소자 상부의 상기 제 3 절연막에 제 2 쓰르우 홀을 형성하고, 상기 제 2 배선 상부의 상기 제 3 절연막에 제 3 쓰르우 홀을 형성하는 공정;
    상기 제 3 절연막 상부에 제 4 도전막을 형성하여, 상기 제 4 도전막을 패터닝함으로써 상기 제 2 쓰르우 홀을 통해 상기 정보축적용 용량소자의 상부전극과 전기적으로 접속되는 급전용 배선층과, 상기 제 3 쓰르우 홀을 통해 상기 제 2 배선과 전기적으로 접속되는 제 3 배선을 형성하는 공정;
    을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  7. 청구항 6에 있어서,
    상기 제 2 배선의 상부에 제 3 절연막을 형성하는 공정은,
    고밀도 플라스마 CVD법에 의해 절연막을 형성하는 공정을 포함하고,
    상기 정보축적용 용량소자의 상부에 제 2 절연막을 형성하는 공정은 고밀도 플라스마 CVD법에 의해 절연막을 형성하는 공정을 포함하지 않는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  8. 청구항 7에 있어서,
    상기 고밀도 플라스마 CVD법에 의해 절연막을 형성하는 공정은,
    모노실란과 산소 및 불활성가스를 포함하는 소스가스를 이용한 고밀도 플라스마 CVD법에 의해 산화실리콘막을 형성하는 공정인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  9. 청구항 7에 있어서,
    상기 제 2 배선의 상부에 제 3 절연막을 형성하는 공정은 또한,
    상기 고밀도 플라스마 CVD법에 의해 형성된 절연막의 상부에 제 4 절연막을 형성하는 공정과,
    상기 제 4 절연막 상을 화학적기계적연마법(Chemical Mechanical Polishing Method)에 의해 평탄화시키는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  10. 청구항 6에 있어서,
    상기 급전용 배선과 상기 제 3 배선은,
    동일한 공정으로 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  11. 청구항 6에 있어서,
    상기 제 1 배선은,
    비트선을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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  18. 삭제
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  21. 삭제
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  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 반도체집적회로장치의 제조방법에 있어서,
    반도체기판의 주면상에 MISFET를 형성하는 공정과,
    상기 MISFET의 상부에 상기 MISFET에 전기적으로 접속하는 용량소자를 형성하는 공정과,
    상기 용량소자의 주변부를 둘러싸는 제 1 절연막을 형성하는 공정과,
    상기 제 1 절연막의 상부에 제 1 배선을 형성하는 공정과,
    상기 제 1 배선의 상부에 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막을 포함하는 절연막에 그 바닥부에 용량소자를 노출시키는 제 1 개구부를 형성하는 공정과,
    상기 제 2 절연막을 포함하는 절연막에 그 바닥부에 상기 제 1 배선을 노출시키는 제 2 개구부를 형성하는 공정과,
    상기 제 1 개구부 내에 제 1 플러그를 형성하는 공정과,
    상기 제 2 개구부 내에 제 2 플러그를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  29. 청구항 28에 있어서,
    상기 제 1 개구부를 형성하는 공정 및 제 2 개구부를 형성하는 공정은,
    동시에 이루어지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  30. 청구항 28에 있어서,
    상기 제 1 개구부의 깊이는,
    상기 제 2 개구부의 깊이보다도 깊은 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  31. 청구항 28에 있어서,
    상기 제 1 절연막의 아래에 제 1 배선을 형성하는 공정과,
    상기 제 1 절연막에 상기 제 1 배선을 노출시키는 제 3 개구부를 형성하는 공정과,
    상기 제 3 개구부 내에 제 3 플러그를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  32. 청구항 28에 있어서,
    상기 제 1 절연막의 두께는,
    상기 용량소자의 높이와 거의 동일한 수준인 것을 특징으로 하는 반도체집적회로장치의 제조방법.
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