JPH0846152A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0846152A JPH0846152A JP6177867A JP17786794A JPH0846152A JP H0846152 A JPH0846152 A JP H0846152A JP 6177867 A JP6177867 A JP 6177867A JP 17786794 A JP17786794 A JP 17786794A JP H0846152 A JPH0846152 A JP H0846152A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Abstract
(57)【要約】
【目的】この発明は、メモリセル部と周辺回路部との間
に生じる段差の問題を解決し、微細配線を容易にするス
タック構造のキャパシタを提供し、更に高集積化あるい
は高密度化されたＤＲＡＭの実現を容易にする。 【構成】１個のトランジスタと１個のキャパシタとで構
成されるメモリセルにおいて、前記トランジスタの上層
部に平坦化した絶縁膜層が形成され、この絶縁膜層に溝
が形成され、この溝部に、キャパシタの対向する２電極
と容量膜とが埋設するように形成され、キャパシタの一
電極は上記トランジスタの拡散層と電気的に接続され
る。
に生じる段差の問題を解決し、微細配線を容易にするス
タック構造のキャパシタを提供し、更に高集積化あるい
は高密度化されたＤＲＡＭの実現を容易にする。 【構成】１個のトランジスタと１個のキャパシタとで構
成されるメモリセルにおいて、前記トランジスタの上層
部に平坦化した絶縁膜層が形成され、この絶縁膜層に溝
が形成され、この溝部に、キャパシタの対向する２電極
と容量膜とが埋設するように形成され、キャパシタの一
電極は上記トランジスタの拡散層と電気的に接続され
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置とその製
造方法に関し、特に１個のトランジスタと１個のキャパ
シタとで構成されるメモリセル部のキャパシタ構造とそ
の製造方法に関する。
造方法に関し、特に１個のトランジスタと１個のキャパ
シタとで構成されるメモリセル部のキャパシタ構造とそ
の製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。このＤＲＡＭ
は、大別して記憶情報を蓄積するメモリセルのアレイ部
と、情報の入出力に必要な周辺回路部とから構成され
る。ここでこのメモリセルは、１個のトランスファトラ
ンジスタと、１個のキャパシタとからなるものが構造的
に簡単であり、半導体記憶装置の高集積化に最も適する
ものとして広く用いられている。
入出力が可能なものにＤＲＡＭがある。このＤＲＡＭ
は、大別して記憶情報を蓄積するメモリセルのアレイ部
と、情報の入出力に必要な周辺回路部とから構成され
る。ここでこのメモリセルは、１個のトランスファトラ
ンジスタと、１個のキャパシタとからなるものが構造的
に簡単であり、半導体記憶装置の高集積化に最も適する
ものとして広く用いられている。
【０００３】このメモリセルのキャパシタでは、ＤＲＡ
Ｍの更なる高集積化に伴い、３次元構造のものが開発さ
れ使用されている。このキャパシタの３次元化は次のよ
うな理由による。半導体素子の微細化及び高密度化に伴
いキャパシタの占有面積の縮小化が必須となっている。
しかし、ＤＲＡＭの安定動作及び信頼性確保のために
は、一定以上の容量値は必要とされる。このためにキャ
パシタの電極を平面構造から３次元構造に変えて、縮小
した占有面積の中でキャパシタの電極面積を確保するこ
とが必須となるためである。
Ｍの更なる高集積化に伴い、３次元構造のものが開発さ
れ使用されている。このキャパシタの３次元化は次のよ
うな理由による。半導体素子の微細化及び高密度化に伴
いキャパシタの占有面積の縮小化が必須となっている。
しかし、ＤＲＡＭの安定動作及び信頼性確保のために
は、一定以上の容量値は必要とされる。このためにキャ
パシタの電極を平面構造から３次元構造に変えて、縮小
した占有面積の中でキャパシタの電極面積を確保するこ
とが必須となるためである。
【０００４】このＤＲＡＭメモリセルのキャパシタの３
次元構造にはスタック構造のものとトレンチ構造のもの
とがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．２５μｍ程度となる２５６メガビ
ットＤＲＡＭにおいても、スタック構造のキャパシタは
適用できるものと考えられている。
次元構造にはスタック構造のものとトレンチ構造のもの
とがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．２５μｍ程度となる２５６メガビ
ットＤＲＡＭにおいても、スタック構造のキャパシタは
適用できるものと考えられている。
【０００５】このスタック構造のキャパシタの最も標準
的なものについて図１２に基づいて説明する。図１２は
標準的スタックトキャパシタのメモリセル部及び一部周
辺回路部の略断面図である。このようなスタックトキャ
パシタの構造は、６４メガビットＤＲＡＭあるいは２５
６メガビットＤＲＡＭの開発試作品に適用されているも
のである。
的なものについて図１２に基づいて説明する。図１２は
標準的スタックトキャパシタのメモリセル部及び一部周
辺回路部の略断面図である。このようなスタックトキャ
パシタの構造は、６４メガビットＤＲＡＭあるいは２５
６メガビットＤＲＡＭの開発試作品に適用されているも
のである。
【０００６】図１２に示すように、導電型がｐ型のシリ
コン基板２０１の表面に素子分離絶縁膜２０２が形成さ
れる。更に、このシリコン基板２０１の表面に導電型が
ｎ型のビット線拡散層２０３、容量拡散層２０４及び周
辺トランジスタ拡散層２０５が形成される。このように
した後、絶縁ゲート電界効果トランジスタのゲート絶縁
膜（図示せず）上にトランスファゲート電極２０６、周
辺トランジスタゲート電極２０７が形成される。ここ
で、トランスファゲート電極２０６ａは隣接するメモリ
セルのトランジスタのゲート電極の配線である。
コン基板２０１の表面に素子分離絶縁膜２０２が形成さ
れる。更に、このシリコン基板２０１の表面に導電型が
ｎ型のビット線拡散層２０３、容量拡散層２０４及び周
辺トランジスタ拡散層２０５が形成される。このように
した後、絶縁ゲート電界効果トランジスタのゲート絶縁
膜（図示せず）上にトランスファゲート電極２０６、周
辺トランジスタゲート電極２０７が形成される。ここ
で、トランスファゲート電極２０６ａは隣接するメモリ
セルのトランジスタのゲート電極の配線である。
【０００７】次に、これらのゲート電極上にシリコン酸
化膜を成膜した後、ＣＭＰ（化学的機械研磨）によるシ
リコン酸化膜の平坦化を行い第１層間絶縁膜２０８を形
成する。このようにした後、ビット線コンタクト孔２０
９がビット線拡散層２０３上の第１層間絶縁膜２０８に
形成され、このビット線コンタクト孔に導電体材が埋設
される。この導電体材にはリン又はヒ素を含有するポリ
シリコンあるいはチタン、タングステン等の高融点金属
が用いられる。このようにして形成された導電体材に電
気接続するようにしてビット線２１０が形成され、更に
第２層間絶縁膜２１１が形成される。
化膜を成膜した後、ＣＭＰ（化学的機械研磨）によるシ
リコン酸化膜の平坦化を行い第１層間絶縁膜２０８を形
成する。このようにした後、ビット線コンタクト孔２０
９がビット線拡散層２０３上の第１層間絶縁膜２０８に
形成され、このビット線コンタクト孔に導電体材が埋設
される。この導電体材にはリン又はヒ素を含有するポリ
シリコンあるいはチタン、タングステン等の高融点金属
が用いられる。このようにして形成された導電体材に電
気接続するようにしてビット線２１０が形成され、更に
第２層間絶縁膜２１１が形成される。
【０００８】以上のようにした後、メモリセルのキャパ
シタ部が形成される。初めに容量電極コンタクト孔２１
２が形成され、このコンタクト孔にリン又はヒ素を含む
ポリシリコンが埋込まれる。これらのコンタクト孔の上
部に容量電極２１３が形成される。この容量電極２１３
はリン又はヒ素を含むポリシリコンで構成される。そし
て、この容量電極２１３を被覆するように容量誘電体膜
２１４が形成され、更に、キャパシタの対向電極となる
セルプレート電極２１５が形成される。ここで、このセ
ルプレート電極２１５は窒化チタンとタグステンの積層
する金属膜で形成される。
シタ部が形成される。初めに容量電極コンタクト孔２１
２が形成され、このコンタクト孔にリン又はヒ素を含む
ポリシリコンが埋込まれる。これらのコンタクト孔の上
部に容量電極２１３が形成される。この容量電極２１３
はリン又はヒ素を含むポリシリコンで構成される。そし
て、この容量電極２１３を被覆するように容量誘電体膜
２１４が形成され、更に、キャパシタの対向電極となる
セルプレート電極２１５が形成される。ここで、このセ
ルプレート電極２１５は窒化チタンとタグステンの積層
する金属膜で形成される。
【０００９】このようにした後、このセルプレート電極
を被覆するようにして第３層間絶縁膜２１６が形成さ
れ、第１アルミ配線２１７が形成される。一般のＤＲＡ
Ｍでは更に層間絶縁膜を介して第２アルミ配線が形成さ
れるが、この第１アルミ配線の上層部についての説明は
省略する。
を被覆するようにして第３層間絶縁膜２１６が形成さ
れ、第１アルミ配線２１７が形成される。一般のＤＲＡ
Ｍでは更に層間絶縁膜を介して第２アルミ配線が形成さ
れるが、この第１アルミ配線の上層部についての説明は
省略する。
【００１０】
【発明が解決しようとする課題】以上に述べたように、
キャパシタがスタック構造であるメモリセルすなわち、
スタックトキャパシタで構成されるメモリセルは先述し
たように、２５６メガビットＤＲＡＭのような大容量Ｄ
ＲＡＭの開発試作品にも適用されている。しかし、前述
の従来技術のスタックトキャパシタで、ＤＲＡＭ動作に
必要な容量値を確保しキャパシタの占有面積すなわち横
寸法を縮小していくためには、図１２において説明した
容量電極２１３の縦寸法を大きくすることが必要とな
る。すなわち、容量電極の高さを大きくすることで容量
電極の側面の面積を増加させ、容量値を確保することが
要求される。
キャパシタがスタック構造であるメモリセルすなわち、
スタックトキャパシタで構成されるメモリセルは先述し
たように、２５６メガビットＤＲＡＭのような大容量Ｄ
ＲＡＭの開発試作品にも適用されている。しかし、前述
の従来技術のスタックトキャパシタで、ＤＲＡＭ動作に
必要な容量値を確保しキャパシタの占有面積すなわち横
寸法を縮小していくためには、図１２において説明した
容量電極２１３の縦寸法を大きくすることが必要とな
る。すなわち、容量電極の高さを大きくすることで容量
電極の側面の面積を増加させ、容量値を確保することが
要求される。
【００１１】２５６メガビットＤＲＡＭについて具体的
にみると、１個のメモリセルの面積をメモリセル縮小の
トレンドに沿って、０．５〜０．６μｍ2 にし、キャパ
シタの容量値として３０ｆＦを確保していくためには、
先述した容量電極の高さを１μｍ程度にすることが必要
になる。但し、ここで容量誘電体膜はシリコン酸化膜換
算で膜厚が４ｎｍのシリコン酸化膜である。
にみると、１個のメモリセルの面積をメモリセル縮小の
トレンドに沿って、０．５〜０．６μｍ2 にし、キャパ
シタの容量値として３０ｆＦを確保していくためには、
先述した容量電極の高さを１μｍ程度にすることが必要
になる。但し、ここで容量誘電体膜はシリコン酸化膜換
算で膜厚が４ｎｍのシリコン酸化膜である。
【００１２】このように従来のスタックトキャパシタで
は、ＤＲＡＭの高集積化と共に容量電極の縦寸法を増大
させることが必要になる。しかし、このような方法では
容量電極のある領域とない領域とで、すなわち図１２か
らも判るようにメモリセルアレイ部２０１ａと周辺回路
部２０１ｂとの間で大きな段差が生じる。例えば、先程
の例では１μｍ程度の段差が生じる。このためにこの上
部に層間絶縁膜を介して配線を形成することが難しくな
るという問題が生じる。
は、ＤＲＡＭの高集積化と共に容量電極の縦寸法を増大
させることが必要になる。しかし、このような方法では
容量電極のある領域とない領域とで、すなわち図１２か
らも判るようにメモリセルアレイ部２０１ａと周辺回路
部２０１ｂとの間で大きな段差が生じる。例えば、先程
の例では１μｍ程度の段差が生じる。このためにこの上
部に層間絶縁膜を介して配線を形成することが難しくな
るという問題が生じる。
【００１３】この配線の問題は、半導体素子の微細化が
進む程より顕著になってくる。なぜなら、パターン形成
のためのリソグラフィー工程で用いる縮小投影露光装置
の露光系の焦点深度が、先述の微細化と共に小さくな
り、前述のような段差のあるところに配線パターンを形
成することが難しくなるためである。
進む程より顕著になってくる。なぜなら、パターン形成
のためのリソグラフィー工程で用いる縮小投影露光装置
の露光系の焦点深度が、先述の微細化と共に小さくな
り、前述のような段差のあるところに配線パターンを形
成することが難しくなるためである。
【００１４】本発明の目的は、先述の段差の問題を解決
し微細配線を容易にするスタック構造のキャパシタを提
供し、更に高集積化あるいは高密度化されたＤＲＡＭの
実現を容易にするものである。
し微細配線を容易にするスタック構造のキャパシタを提
供し、更に高集積化あるいは高密度化されたＤＲＡＭの
実現を容易にするものである。
【００１５】本発明の他の目的は、上記スタック構造の
キャパシタの基本構造の製造方法を提供することにあ
る。
キャパシタの基本構造の製造方法を提供することにあ
る。
【００１６】
【課題を解決するための手段】このために本発明では、
１個のトランスファトランジスタと１個のキャパシタと
で構成されるメモリセルおいて、上記のトランスファト
ランジスタの上部に平坦化した絶縁膜層を形成し、前記
平坦化した絶縁膜層に溝を形成し、前記溝の内部に第１
の導電体膜を形成し、前記第１の導電体膜の上に第１の
誘電体膜を形成し、前記第１の誘電体膜の上に第２の導
電体膜を形成し、前記第１の導電体膜と前記トランスァ
トランジスタのソース又はドレイン領域になる拡散層と
を電気的に接続し、前記キャパシタが前記第１の導電体
膜と第２の導電体膜と前記第１の誘電体膜とを有して前
記溝部に形成されるようにする。
１個のトランスファトランジスタと１個のキャパシタと
で構成されるメモリセルおいて、上記のトランスファト
ランジスタの上部に平坦化した絶縁膜層を形成し、前記
平坦化した絶縁膜層に溝を形成し、前記溝の内部に第１
の導電体膜を形成し、前記第１の導電体膜の上に第１の
誘電体膜を形成し、前記第１の誘電体膜の上に第２の導
電体膜を形成し、前記第１の導電体膜と前記トランスァ
トランジスタのソース又はドレイン領域になる拡散層と
を電気的に接続し、前記キャパシタが前記第１の導電体
膜と第２の導電体膜と前記第１の誘電体膜とを有して前
記溝部に形成されるようにする。
【００１７】あるいは、前記メモリセルのキャパシタに
おいて、前記溝の内壁に第３の導電体膜を予め形成して
おき、この第３の導電体膜を被覆して第２の誘電体膜を
形成し、前記第２の誘電体膜を被覆して前記第１の導電
体膜を形成し、前記第２の導電体膜が前記第３の導電体
膜と電気的に接続されるようにする。
おいて、前記溝の内壁に第３の導電体膜を予め形成して
おき、この第３の導電体膜を被覆して第２の誘電体膜を
形成し、前記第２の誘電体膜を被覆して前記第１の導電
体膜を形成し、前記第２の導電体膜が前記第３の導電体
膜と電気的に接続されるようにする。
【００１８】あるいは、前記メモリセルのキャパシタに
おいて、前記平坦化した絶縁膜層の上面部あるいは底面
部に第４の導電体膜を形成し、前記第１の導電体膜が前
記第４の導電体膜と電気的に接続されるようにする。
おいて、前記平坦化した絶縁膜層の上面部あるいは底面
部に第４の導電体膜を形成し、前記第１の導電体膜が前
記第４の導電体膜と電気的に接続されるようにする。
【００１９】これ等のキャパシタの製造方法は、上記ト
ランスファトランジスタの上層部に層間絶縁膜を形成す
る工程と、前記層間絶縁膜に積層して前記層間絶縁膜と
は異種の前記絶縁膜層を形成する工程と、前記絶縁膜層
を平坦にする工程と、前記絶縁膜層に前記溝を形成する
工程と、前記絶縁膜層の上面部及び前記溝部を被覆する
ように導電体薄膜を成膜する工程と、前記溝内ＢＰＳＧ
（ボロンガラスとリンガラスとを含むシリコン酸化膜）
膜を埋設する工程と、前記絶縁膜層の上面部に成膜され
た前記導電体薄膜を選択的に除去する工程とを含む。
ランスファトランジスタの上層部に層間絶縁膜を形成す
る工程と、前記層間絶縁膜に積層して前記層間絶縁膜と
は異種の前記絶縁膜層を形成する工程と、前記絶縁膜層
を平坦にする工程と、前記絶縁膜層に前記溝を形成する
工程と、前記絶縁膜層の上面部及び前記溝部を被覆する
ように導電体薄膜を成膜する工程と、前記溝内ＢＰＳＧ
（ボロンガラスとリンガラスとを含むシリコン酸化膜）
膜を埋設する工程と、前記絶縁膜層の上面部に成膜され
た前記導電体薄膜を選択的に除去する工程とを含む。
【００２０】あるいは、上記トランスファトランジスタ
の上層部に層間絶縁膜と導電体膜とを積層して形成する
工程と、前記導電体膜を被覆する前記絶縁膜層を形成す
る工程と、前記絶縁膜層を平坦にする工程と、前記導電
体膜をエッチングマスクとして前記絶縁膜層のみをドラ
イエッチングし前記溝を形成する工程と、前記導電体膜
で前記絶縁膜層の底面部の前記第４の導電体膜を形成す
る工程とを含む。
の上層部に層間絶縁膜と導電体膜とを積層して形成する
工程と、前記導電体膜を被覆する前記絶縁膜層を形成す
る工程と、前記絶縁膜層を平坦にする工程と、前記導電
体膜をエッチングマスクとして前記絶縁膜層のみをドラ
イエッチングし前記溝を形成する工程と、前記導電体膜
で前記絶縁膜層の底面部の前記第４の導電体膜を形成す
る工程とを含む。
【００２１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体記憶装置を説
明するための略断面図であり、図２はその平面図であ
る。これらの図は半導体記憶装置のメモリセル領域及び
周辺回路領域を示したものである。ここで図２には簡略
して容量電極より上層に配置された半導体素子の構成部
分が示されている。
る。図１は本発明の第１の実施例の半導体記憶装置を説
明するための略断面図であり、図２はその平面図であ
る。これらの図は半導体記憶装置のメモリセル領域及び
周辺回路領域を示したものである。ここで図２には簡略
して容量電極より上層に配置された半導体素子の構成部
分が示されている。
【００２２】図１に示すように、導電型がｐ型のシリコ
ン基板１の表面に素子分離絶縁膜２を形成する。更に、
このシリコン基板１の表面部にビット線拡散層３、容量
電極拡散層４及び周辺トランジスタ拡散層５を形成す
る。これらの拡散層の導電型はｎ型である。このように
して、更にゲート絶縁膜を形成し、トランスファゲート
電極６，６ａ及び周辺トランジスタゲート電極７を形成
する。ここでトランスファゲート電極６ａは隣接するメ
モリセルのトランスファゲート電極の配線されたものが
示されている。
ン基板１の表面に素子分離絶縁膜２を形成する。更に、
このシリコン基板１の表面部にビット線拡散層３、容量
電極拡散層４及び周辺トランジスタ拡散層５を形成す
る。これらの拡散層の導電型はｎ型である。このように
して、更にゲート絶縁膜を形成し、トランスファゲート
電極６，６ａ及び周辺トランジスタゲート電極７を形成
する。ここでトランスファゲート電極６ａは隣接するメ
モリセルのトランスファゲート電極の配線されたものが
示されている。
【００２３】このようにした後、シリコン酸化膜を成膜
し平坦化して第１層間絶縁膜８を形成する。次に、ビッ
ト線拡散層３上の第１層間絶縁膜８にビット線コンタク
ト孔９を形成しこのビット線コンタクト孔９にリン又は
ヒ素を含むポリシリコンを埋設する。この第１層間絶縁
膜８上にビット線１０を形成し、先述のビット線コンタ
クト孔９に埋設したポリシリコンと電気的に接続する。
そしてこのビット線１０に被覆して第２層間絶縁膜１１
を形成する。
し平坦化して第１層間絶縁膜８を形成する。次に、ビッ
ト線拡散層３上の第１層間絶縁膜８にビット線コンタク
ト孔９を形成しこのビット線コンタクト孔９にリン又は
ヒ素を含むポリシリコンを埋設する。この第１層間絶縁
膜８上にビット線１０を形成し、先述のビット線コンタ
クト孔９に埋設したポリシリコンと電気的に接続する。
そしてこのビット線１０に被覆して第２層間絶縁膜１１
を形成する。
【００２４】次に、容量電極拡散層４上の第１層間絶縁
膜８及び第２層間絶縁膜１１に容量電極コンタクト孔１
２を形成する。このようにした後、この容量電極コンタ
クト孔１２にリン又はヒ素を含むポリシリコンを埋設す
る。
膜８及び第２層間絶縁膜１１に容量電極コンタクト孔１
２を形成する。このようにした後、この容量電極コンタ
クト孔１２にリン又はヒ素を含むポリシリコンを埋設す
る。
【００２５】以上のようにした上で、メモリセルのキャ
パシタを形成する。このキャパシタの形成において、初
めに、平坦化された絶縁体膜１３を設ける。この絶縁体
膜１３は膜厚が１μｍ程度のシリコン酸化膜で形成され
る。この絶縁体膜１３の所定の領域すなわち容量電極を
形成する領域に溝を形成する。そして図１に示すよう
に、この溝の内壁に容量電極１４形成する。この容量電
極１４はリン又はヒ素を含むポリシリコン、窒化チタン
あるいは高融点金属でもって形成される。このようにし
て絶縁体膜１３に埋設して容量電極１４が形成され、更
にこの容量電極１４を被覆して容量誘電体膜１５が形成
され、キャパシタの対向電極となるセルプレート電極１
６が形成される。ここでこのセルプレート電極１６は、
例えば、窒化チタンとタングステンの積層した金属膜で
形成される。そして最後に、第３層間絶縁膜１７が成膜
される。このようにして、図２に示すように本発明のス
タック構造を有するメモリセルが配列される。
パシタを形成する。このキャパシタの形成において、初
めに、平坦化された絶縁体膜１３を設ける。この絶縁体
膜１３は膜厚が１μｍ程度のシリコン酸化膜で形成され
る。この絶縁体膜１３の所定の領域すなわち容量電極を
形成する領域に溝を形成する。そして図１に示すよう
に、この溝の内壁に容量電極１４形成する。この容量電
極１４はリン又はヒ素を含むポリシリコン、窒化チタン
あるいは高融点金属でもって形成される。このようにし
て絶縁体膜１３に埋設して容量電極１４が形成され、更
にこの容量電極１４を被覆して容量誘電体膜１５が形成
され、キャパシタの対向電極となるセルプレート電極１
６が形成される。ここでこのセルプレート電極１６は、
例えば、窒化チタンとタングステンの積層した金属膜で
形成される。そして最後に、第３層間絶縁膜１７が成膜
される。このようにして、図２に示すように本発明のス
タック構造を有するメモリセルが配列される。
【００２６】このように本実施例に示した本発明では、
メモリセル部と回路周辺部との段差は大幅に低減され
る。この場合の段差は、ほぼセルプレート電極１６の膜
厚で決まり、この値は２００ｎｍ以下である。
メモリセル部と回路周辺部との段差は大幅に低減され
る。この場合の段差は、ほぼセルプレート電極１６の膜
厚で決まり、この値は２００ｎｍ以下である。
【００２７】次に、前述の第１の実施例の半導体記憶装
置の製造方法について図３と図４に基づいて説明する。
以下、キャパシタ構造の製法について説明し、これに余
り関係のない部分についての説明は簡略あるいは省略し
て行う。図３（ａ）に示すように、導電型がｐ型のシリ
コン基板３１の表面に半導体素子間を絶縁分離するため
の素子分離絶縁膜３２を形成する。次に、このシリコン
基板３１の表面部に導電型がｎ型の拡散層を設けてい
く。キャパシタ関連では図３（ａ）に示すように容量拡
散層３３が設けられる。このようにした後、第２層間絶
縁膜３４を形成する。この第２層間絶縁膜３４は過剰シ
リコンを含有するシリコン酸化膜（以下、ＳＲＯ膜と呼
称する）で形成される。このＳＲＯ膜は二酸化シリコン
膜に過剰シリコンが２〜１２ａｔ％含有される絶縁膜で
ある。
置の製造方法について図３と図４に基づいて説明する。
以下、キャパシタ構造の製法について説明し、これに余
り関係のない部分についての説明は簡略あるいは省略し
て行う。図３（ａ）に示すように、導電型がｐ型のシリ
コン基板３１の表面に半導体素子間を絶縁分離するため
の素子分離絶縁膜３２を形成する。次に、このシリコン
基板３１の表面部に導電型がｎ型の拡散層を設けてい
く。キャパシタ関連では図３（ａ）に示すように容量拡
散層３３が設けられる。このようにした後、第２層間絶
縁膜３４を形成する。この第２層間絶縁膜３４は過剰シ
リコンを含有するシリコン酸化膜（以下、ＳＲＯ膜と呼
称する）で形成される。このＳＲＯ膜は二酸化シリコン
膜に過剰シリコンが２〜１２ａｔ％含有される絶縁膜で
ある。
【００２８】次に、図３（ｂ）に示すように容量拡散層
３３上の第２層間絶縁膜３４に、容量電極コンタクト孔
３５を形成する。このようにした後、ＣＶＤ法によりリ
ンを含有するポリシリコン薄膜３６を成膜する。このよ
うにして更にＣＭＰを行い、第２層間絶縁膜３４の表面
のポリシリコン薄膜をエッチング研磨で除去する。この
工程により、図３（ｃ）に示されるように、容量電極コ
ンタクト孔３５にリンを含むポリシリコンが埋設され
る。
３３上の第２層間絶縁膜３４に、容量電極コンタクト孔
３５を形成する。このようにした後、ＣＶＤ法によりリ
ンを含有するポリシリコン薄膜３６を成膜する。このよ
うにして更にＣＭＰを行い、第２層間絶縁膜３４の表面
のポリシリコン薄膜をエッチング研磨で除去する。この
工程により、図３（ｃ）に示されるように、容量電極コ
ンタクト孔３５にリンを含むポリシリコンが埋設され
る。
【００２９】次に、図３（ｄ）に示すように絶縁体膜３
７を成膜する。この絶縁体膜３７は膜厚が５００〜１０
００ｎｍのシリコン酸化膜で形成される。そして、この
絶縁体膜３７の所定の領域をドライエッチングで除去し
て酸化膜溝３８を形成する。ここで、このドライエッチ
ングはＲＩＥで行われ、エッチングガスとしてＣ4 Ｈ8
にＣＯを混合したものが用いられる。このようなエッチ
ングガスを使用することで、絶縁体膜３７のエッチング
速度を第２層間絶縁膜３４のエッチング速度の１５倍以
上にすることが可能になる。このようにしてエッチング
選択比を上げることで、下地の第２層間絶縁膜３７をほ
とんどエッチングすることなく、絶縁体膜３７のみに制
御よく酸化膜溝が形成される。この第２層間絶縁膜を構
成するＳＲＯ膜は過剰シリコン量の増加と共にそのエッ
チング速度が低減する絶縁膜である。しかし、前述した
過剰シリコン量が１２ａｔ％を越えるとその絶縁性は大
幅に低下し、その電気抵抗値は二酸化シリコン膜の１／
１００以下になる。先述したＳＲＯ膜の過剰シリコン量
を２〜１２ａｔ％にするのは、上述したエッチングの選
択比と膜の絶縁性を確保するためである。尚、このドラ
イエッチングでは、容量電極コンタクト孔に埋設された
ポリシリコンは全くエッチングされない。
７を成膜する。この絶縁体膜３７は膜厚が５００〜１０
００ｎｍのシリコン酸化膜で形成される。そして、この
絶縁体膜３７の所定の領域をドライエッチングで除去し
て酸化膜溝３８を形成する。ここで、このドライエッチ
ングはＲＩＥで行われ、エッチングガスとしてＣ4 Ｈ8
にＣＯを混合したものが用いられる。このようなエッチ
ングガスを使用することで、絶縁体膜３７のエッチング
速度を第２層間絶縁膜３４のエッチング速度の１５倍以
上にすることが可能になる。このようにしてエッチング
選択比を上げることで、下地の第２層間絶縁膜３７をほ
とんどエッチングすることなく、絶縁体膜３７のみに制
御よく酸化膜溝が形成される。この第２層間絶縁膜を構
成するＳＲＯ膜は過剰シリコン量の増加と共にそのエッ
チング速度が低減する絶縁膜である。しかし、前述した
過剰シリコン量が１２ａｔ％を越えるとその絶縁性は大
幅に低下し、その電気抵抗値は二酸化シリコン膜の１／
１００以下になる。先述したＳＲＯ膜の過剰シリコン量
を２〜１２ａｔ％にするのは、上述したエッチングの選
択比と膜の絶縁性を確保するためである。尚、このドラ
イエッチングでは、容量電極コンタクト孔に埋設された
ポリシリコンは全くエッチングされない。
【００３０】次に、図４（ａ）に示すように容量電極用
薄膜３９を形成する。この容量電極用薄膜３９はリン又
はヒ素を含有するポリシリコン、窒化チタン、白金、又
はタングステン等の高融点金属で構成される。このよう
にした後、コアー用絶縁膜４０を形成する。このコアー
用絶縁膜４０は、公知のＣＶＤ法で成膜したＢＰＳＧ
（ボロンガラス、リンガラスを含むシリコン酸化物）膜
で構成される。このようにした後、ＣＭＰ法によるエッ
チング研磨を行う。すなわち、初めにＢＰＳＧ膜をＣＭ
Ｐにより研磨し、絶縁体膜３７の表面部の容量電極用薄
膜３９を露出させた後、再度のＣＭＰによりこの露出し
た容量電極用薄膜３９をエッチング研磨する。このよう
にして、図４（ｂ）に示すように容量電極４１と絶縁膜
コアー４２が先述した絶縁膜溝３８内に形成される。
薄膜３９を形成する。この容量電極用薄膜３９はリン又
はヒ素を含有するポリシリコン、窒化チタン、白金、又
はタングステン等の高融点金属で構成される。このよう
にした後、コアー用絶縁膜４０を形成する。このコアー
用絶縁膜４０は、公知のＣＶＤ法で成膜したＢＰＳＧ
（ボロンガラス、リンガラスを含むシリコン酸化物）膜
で構成される。このようにした後、ＣＭＰ法によるエッ
チング研磨を行う。すなわち、初めにＢＰＳＧ膜をＣＭ
Ｐにより研磨し、絶縁体膜３７の表面部の容量電極用薄
膜３９を露出させた後、再度のＣＭＰによりこの露出し
た容量電極用薄膜３９をエッチング研磨する。このよう
にして、図４（ｂ）に示すように容量電極４１と絶縁膜
コアー４２が先述した絶縁膜溝３８内に形成される。
【００３１】次に、弗化水素ガス雰囲気中でこのＢＰＳ
Ｇ膜で形成された絶縁膜コアー４２を選択的にエッチン
グ除去する。このエッチングでは、エッチング処理チャ
ンバ内のガス圧力を減圧し１００Ｔｏｒｒ以下にする。
更に、このチャンバー内の温度を２００℃程度にしても
よい。このような条件下での処理で、絶縁膜コアー４２
のエッチング速度はシリコン酸化膜で形成される絶縁体
膜３７のエッチング速度の１０００倍程度に高められ
る。このようにして、絶縁膜コアー４２を除去たした
後、図４（ｃ）に示すように容量誘電体膜４３を成膜す
る。この容量誘体膜４３はシリコン窒化膜、タンタル酸
化膜、チタン酸ストロンチウム（以下、ＳＴＯと呼称す
る）膜、チタン酸バリウムストロンチウム（以下、ＢＳ
Ｔと呼称する）膜、あるいはチタン酸ジルコン酸鉛（以
下、ＰＺＴと呼称する）膜等の強誘電体膜で構成され
る。
Ｇ膜で形成された絶縁膜コアー４２を選択的にエッチン
グ除去する。このエッチングでは、エッチング処理チャ
ンバ内のガス圧力を減圧し１００Ｔｏｒｒ以下にする。
更に、このチャンバー内の温度を２００℃程度にしても
よい。このような条件下での処理で、絶縁膜コアー４２
のエッチング速度はシリコン酸化膜で形成される絶縁体
膜３７のエッチング速度の１０００倍程度に高められ
る。このようにして、絶縁膜コアー４２を除去たした
後、図４（ｃ）に示すように容量誘電体膜４３を成膜す
る。この容量誘体膜４３はシリコン窒化膜、タンタル酸
化膜、チタン酸ストロンチウム（以下、ＳＴＯと呼称す
る）膜、チタン酸バリウムストロンチウム（以下、ＢＳ
Ｔと呼称する）膜、あるいはチタン酸ジルコン酸鉛（以
下、ＰＺＴと呼称する）膜等の強誘電体膜で構成され
る。
【００３２】このようにした後、図４（ｄ）に示すよう
にセルプレート電極４４を形成し、更にこのセルプレー
ト電極４４を被覆して第３層間絶縁膜４５を成膜する。
このようにして、メモリセルのキャパシタの電極及び容
量誘体膜が絶縁膜の溝内に埋設された実施例１の構造の
スタックトキャパシタが形成される。
にセルプレート電極４４を形成し、更にこのセルプレー
ト電極４４を被覆して第３層間絶縁膜４５を成膜する。
このようにして、メモリセルのキャパシタの電極及び容
量誘体膜が絶縁膜の溝内に埋設された実施例１の構造の
スタックトキャパシタが形成される。
【００３３】次に、第２の実施例について図５に基づい
て説明する。図５は半導体記憶装置の一部周辺回路部と
メモリセル部の略断面図である。この場合、キャパシタ
の構造以外は実施例１の場合と同じである。すなわち、
導電型がｐ型のシリコン基板５１の表面に素子分離絶縁
膜５２、ビット線拡散層５３、容量拡散層５４及び周辺
トランジスタ拡散層５５が形成される。更に、トランス
ファゲート電極５６，５６ａ、周辺トランジスタゲート
電極５７が形成される。更に、第１層間絶縁膜５８が成
膜されビット線コンタクト孔５９、ビット線６０が形成
され、第２層間絶縁膜６１が成膜される。このようにし
て、第１層間絶縁膜５８と第２層間絶縁膜６１に容量電
極コンタクト孔６２が形成される。
て説明する。図５は半導体記憶装置の一部周辺回路部と
メモリセル部の略断面図である。この場合、キャパシタ
の構造以外は実施例１の場合と同じである。すなわち、
導電型がｐ型のシリコン基板５１の表面に素子分離絶縁
膜５２、ビット線拡散層５３、容量拡散層５４及び周辺
トランジスタ拡散層５５が形成される。更に、トランス
ファゲート電極５６，５６ａ、周辺トランジスタゲート
電極５７が形成される。更に、第１層間絶縁膜５８が成
膜されビット線コンタクト孔５９、ビット線６０が形成
され、第２層間絶縁膜６１が成膜される。このようにし
て、第１層間絶縁膜５８と第２層間絶縁膜６１に容量電
極コンタクト孔６２が形成される。
【００３４】このようにした後、絶縁体膜６３に溝が形
成される。この溝の側壁を被覆する第１セルプレート電
極６４が形成される。更に、容量誘電体膜６５が形成さ
れ、容量電極６６が形成され、再び第２セルプレート電
極６７が形成される。ここで、容量電極６６はリンを含
むポリシリコン、タングステン等の高融点金属、窒化チ
タン、白金等の金属膜で形成され、容量電極コンタクト
孔６２に埋設されたポリシリコン等の導電体材と電気的
に接続される。又、第１セルプレート電極６４と第２セ
ルプレート電極６６は、窒化チタンとタングステンの積
層した金属膜で形成され、これらの電極は他の領域（図
示されず）で電気的に接続される。又、容量誘電体膜６
５はシリコン窒化膜、タンタル酸化膜、ＳＴＯ膜、ＢＳ
Ｔ膜、あるいはＰＺＴ膜等の強誘電体膜で形成される。
成される。この溝の側壁を被覆する第１セルプレート電
極６４が形成される。更に、容量誘電体膜６５が形成さ
れ、容量電極６６が形成され、再び第２セルプレート電
極６７が形成される。ここで、容量電極６６はリンを含
むポリシリコン、タングステン等の高融点金属、窒化チ
タン、白金等の金属膜で形成され、容量電極コンタクト
孔６２に埋設されたポリシリコン等の導電体材と電気的
に接続される。又、第１セルプレート電極６４と第２セ
ルプレート電極６６は、窒化チタンとタングステンの積
層した金属膜で形成され、これらの電極は他の領域（図
示されず）で電気的に接続される。又、容量誘電体膜６
５はシリコン窒化膜、タンタル酸化膜、ＳＴＯ膜、ＢＳ
Ｔ膜、あるいはＰＺＴ膜等の強誘電体膜で形成される。
【００３５】このようにして、メモリセル部のキャパシ
タを形成した後、シリコン酸化膜等を成膜し第３層間絶
縁膜６８を形成する。
タを形成した後、シリコン酸化膜等を成膜し第３層間絶
縁膜６８を形成する。
【００３６】この第２の実施例では、絶縁体膜６３に形
成した溝の側壁に被着するように第１セルプレート電極
を設けているために、この第１セルプレート電極６４と
容量電極６６の間にも容量が形成される。このためにこ
の場合には、キャパシタの容量値は第１の実施例の場合
の２倍程度に増加する。
成した溝の側壁に被着するように第１セルプレート電極
を設けているために、この第１セルプレート電極６４と
容量電極６６の間にも容量が形成される。このためにこ
の場合には、キャパシタの容量値は第１の実施例の場合
の２倍程度に増加する。
【００３７】次に、この第２の実施例の半導体記憶装置
の製造方法について、図６と図７に基づいて説明する。
図６（ａ）に示すように導電型がｐ型のシリコン基板７
１の表面部に素子分離絶縁膜７２を形成する。次に、導
電型がｎ型の容量拡散層７３を形成する。このようにし
た後、第２層間絶縁膜７４を形成する。この層間絶縁膜
は第１の実施例の製造方法で述べたように、ＳＲＯ膜で
形成される。次に、この第２層間絶縁膜７４をドライエ
ッチングして、この容量拡散層７３上に容量電極コンタ
クト孔７５を形成する。この容量電極コンタクト孔７５
にリンを含むポリシリコンを埋設した後、絶縁体膜７６
を形成する。ここで、この絶縁体膜７６はＣＶＤ法によ
るシリコン酸化膜の成膜で形成される。このようにした
後、膜厚が１００〜２００ｎｍの窒化チタン薄膜７７、
更にその上に積層してエッチバック保護膜７８をそれぞ
れ形成する。ここで、このエッチバック保護膜７８は膜
厚が１００ｎｍ程度のシリコン酸化膜で形成される。
の製造方法について、図６と図７に基づいて説明する。
図６（ａ）に示すように導電型がｐ型のシリコン基板７
１の表面部に素子分離絶縁膜７２を形成する。次に、導
電型がｎ型の容量拡散層７３を形成する。このようにし
た後、第２層間絶縁膜７４を形成する。この層間絶縁膜
は第１の実施例の製造方法で述べたように、ＳＲＯ膜で
形成される。次に、この第２層間絶縁膜７４をドライエ
ッチングして、この容量拡散層７３上に容量電極コンタ
クト孔７５を形成する。この容量電極コンタクト孔７５
にリンを含むポリシリコンを埋設した後、絶縁体膜７６
を形成する。ここで、この絶縁体膜７６はＣＶＤ法によ
るシリコン酸化膜の成膜で形成される。このようにした
後、膜厚が１００〜２００ｎｍの窒化チタン薄膜７７、
更にその上に積層してエッチバック保護膜７８をそれぞ
れ形成する。ここで、このエッチバック保護膜７８は膜
厚が１００ｎｍ程度のシリコン酸化膜で形成される。
【００３８】次に、図６（ｂ）に示すように絶縁体膜７
６に絶縁膜溝７９を形成する。この溝の形成は、初めレ
ジストマスクを用いてエッチバック保護膜７８と窒化チ
タン薄膜７７をドライエッチングした後、絶縁体膜７６
を加工して行う。この一連の工程で、エッチバックマス
ク８０と上部窒化チタン膜８１とが形成される。ここ
で、絶縁体膜７６のエッチングガスは、先述したように
Ｃ4 Ｈ8 とＣＯガスの混合ガスである。このようにエッ
チングガスを選択して、絶縁体膜７６と第２層間絶縁膜
７４とのエッチング選択比を増大させる。
６に絶縁膜溝７９を形成する。この溝の形成は、初めレ
ジストマスクを用いてエッチバック保護膜７８と窒化チ
タン薄膜７７をドライエッチングした後、絶縁体膜７６
を加工して行う。この一連の工程で、エッチバックマス
ク８０と上部窒化チタン膜８１とが形成される。ここ
で、絶縁体膜７６のエッチングガスは、先述したように
Ｃ4 Ｈ8 とＣＯガスの混合ガスである。このようにエッ
チングガスを選択して、絶縁体膜７６と第２層間絶縁膜
７４とのエッチング選択比を増大させる。
【００３９】以上のようにした後、図６（ｃ）に示すよ
うに再度窒化チタン薄膜７７ａを成膜する。この窒化チ
タン薄膜７７ａの膜厚は、初めに成膜した窒化チタン薄
膜７７の膜厚以下に設定される。次に、この窒化チタン
薄膜７７ａをエッチバックする。このエッチバックは、
エッチングガスにＨＢｒとＣｌ2 の混合ガスを用い、Ｒ
ＩＥによる異方性エッチングで行われる。このようにし
て図６（ｄ）に示されるように、絶縁膜溝の底部の窒化
チタン薄膜は除去され、絶縁膜溝の側壁に窒化チタン薄
膜が残されて、側壁部窒化チタン膜８２が形成される。
そしてエッチバックマスクを先述の絶縁体膜７６のドラ
イエッチングと同一条件でエッチング除去する。
うに再度窒化チタン薄膜７７ａを成膜する。この窒化チ
タン薄膜７７ａの膜厚は、初めに成膜した窒化チタン薄
膜７７の膜厚以下に設定される。次に、この窒化チタン
薄膜７７ａをエッチバックする。このエッチバックは、
エッチングガスにＨＢｒとＣｌ2 の混合ガスを用い、Ｒ
ＩＥによる異方性エッチングで行われる。このようにし
て図６（ｄ）に示されるように、絶縁膜溝の底部の窒化
チタン薄膜は除去され、絶縁膜溝の側壁に窒化チタン薄
膜が残されて、側壁部窒化チタン膜８２が形成される。
そしてエッチバックマスクを先述の絶縁体膜７６のドラ
イエッチングと同一条件でエッチング除去する。
【００４０】このようにして図７（ａ）に示されるよう
に、第１セルプレート電極８３が形成される。この第１
セルプレート電極８３は、前述した工程から上部窒化チ
タン膜８１と側璧部窒化チタン膜８２とで構成される。
次に、この第１セルプレート電極８３を被覆するように
第１容量誘電体膜８４を形成する。ここでこの第１容量
誘電体膜８４はＣＶＤ法で形成されるシリコン窒化膜、
タンタル酸化膜、ＳＴＯ膜、ＢＳＴ膜等である。そし
て、この第１容量誘電体膜８４を被覆するように容量電
極用薄膜８５を成膜する。ここでこの容量電極用薄膜８
５は、その膜厚が５０〜１００ｎｍの有効不純物を含む
ポリシリコン、窒化チタン又は高融点金属である。この
ようにした後、コアー用絶縁膜８６を形成する。このコ
アー用絶縁膜８６は、ＣＶＤ法で成膜するＢＰＳＧ膜で
ある。
に、第１セルプレート電極８３が形成される。この第１
セルプレート電極８３は、前述した工程から上部窒化チ
タン膜８１と側璧部窒化チタン膜８２とで構成される。
次に、この第１セルプレート電極８３を被覆するように
第１容量誘電体膜８４を形成する。ここでこの第１容量
誘電体膜８４はＣＶＤ法で形成されるシリコン窒化膜、
タンタル酸化膜、ＳＴＯ膜、ＢＳＴ膜等である。そし
て、この第１容量誘電体膜８４を被覆するように容量電
極用薄膜８５を成膜する。ここでこの容量電極用薄膜８
５は、その膜厚が５０〜１００ｎｍの有効不純物を含む
ポリシリコン、窒化チタン又は高融点金属である。この
ようにした後、コアー用絶縁膜８６を形成する。このコ
アー用絶縁膜８６は、ＣＶＤ法で成膜するＢＰＳＧ膜で
ある。
【００４１】次に、ＣＭＰ法によるエッチング研磨を行
う。初めにＢＰＳＧ膜８６をＣＭＰで研磨し容量電極用
薄膜８５を露出させた後、この露出した容量電極用薄膜
８５をＣＭＰでエッチング研磨する。このようにして、
図７（ｂ）に示すように容量電極８７と絶縁膜コアー８
８が形成される。ここで容量電極８７は容量電極コンタ
クト孔７５に埋設されたポリシリコンと電気的接続され
る。
う。初めにＢＰＳＧ膜８６をＣＭＰで研磨し容量電極用
薄膜８５を露出させた後、この露出した容量電極用薄膜
８５をＣＭＰでエッチング研磨する。このようにして、
図７（ｂ）に示すように容量電極８７と絶縁膜コアー８
８が形成される。ここで容量電極８７は容量電極コンタ
クト孔７５に埋設されたポリシリコンと電気的接続され
る。
【００４２】次に、第１の実施例の製造方法で説明した
のと同一の方法により絶縁膜コアー８８を選択的にエッ
チング除去する。そして、図７（ｃ）に示すように第２
容量誘電体膜８４ａを形成する。この第２容量誘電体膜
８４ａは、先述したようにシリコン窒化膜、タンタル酸
化膜、ＳＴＯ膜、ＢＳＴ膜等で構成される。ここで、こ
の第２容量誘電体膜８４ａと第１容量誘電体膜８４には
同一の材料あるいは別種の材料が選択される。
のと同一の方法により絶縁膜コアー８８を選択的にエッ
チング除去する。そして、図７（ｃ）に示すように第２
容量誘電体膜８４ａを形成する。この第２容量誘電体膜
８４ａは、先述したようにシリコン窒化膜、タンタル酸
化膜、ＳＴＯ膜、ＢＳＴ膜等で構成される。ここで、こ
の第２容量誘電体膜８４ａと第１容量誘電体膜８４には
同一の材料あるいは別種の材料が選択される。
【００４３】このようにした後、図７（ｄ）に示すよう
に第２セルプレート電極８９を形成し、この第２セルプ
レート電極８９を被覆するようにして第３層間絶縁膜９
０を成膜する。
に第２セルプレート電極８９を形成し、この第２セルプ
レート電極８９を被覆するようにして第３層間絶縁膜９
０を成膜する。
【００４４】以上のようにして、第２の実施例で示した
メモリセルのキャパシタ構造が形成される。
メモリセルのキャパシタ構造が形成される。
【００４５】次に、第３の実施例について図８に基づい
て説明する。図８は半導体記憶装置の一部の周辺回路部
とメモリセル部の略断面図である。この場合もキャパシ
タの構造の以外は第１の実施例と同一に示されている。
このためキャパシタ構造に関係のないところは簡略ある
いは省略して以下に説明する。
て説明する。図８は半導体記憶装置の一部の周辺回路部
とメモリセル部の略断面図である。この場合もキャパシ
タの構造の以外は第１の実施例と同一に示されている。
このためキャパシタ構造に関係のないところは簡略ある
いは省略して以下に説明する。
【００４６】図８に示すように第２層間絶縁膜１０１上
に絶縁体膜１０２が形成される。この絶縁体膜１０２は
膜厚が５００〜１０００ｎｍのシリコン酸化膜で構成さ
れる。そしてこの絶縁体膜１０２、第２層間絶縁膜１０
１あるいは第１層間絶縁膜に容量電極コンタクト孔１０
３が形成される。この容量電極コタクト孔１０３にはリ
ンを含むポリシリコンが埋設される。この埋設されたポ
リシリコンは容量拡散層１０４と電気接続される。
に絶縁体膜１０２が形成される。この絶縁体膜１０２は
膜厚が５００〜１０００ｎｍのシリコン酸化膜で構成さ
れる。そしてこの絶縁体膜１０２、第２層間絶縁膜１０
１あるいは第１層間絶縁膜に容量電極コンタクト孔１０
３が形成される。この容量電極コタクト孔１０３にはリ
ンを含むポリシリコンが埋設される。この埋設されたポ
リシリコンは容量拡散層１０４と電気接続される。
【００４７】更に、絶縁体膜１０２の所定の領域がドラ
イエッチングされ、この領域に絶縁膜溝が形成される。
そして、この絶縁体膜１０２に形成された溝にメモリセ
ルのキャパシタを形成する。このキャパシタの容量電極
１０５は、図８に示されるように、前述の溝の側壁部と
絶縁体膜１０２の上面部とに形成される。ここでこの容
量電極１０５は、リンを含むポリシリコン、窒化チタン
あるいは高融点金属で構成される。更に、この容量電極
１０５は容量電極コンタクト孔１０３に埋設されたポリ
シリコンと電気的に接続される。
イエッチングされ、この領域に絶縁膜溝が形成される。
そして、この絶縁体膜１０２に形成された溝にメモリセ
ルのキャパシタを形成する。このキャパシタの容量電極
１０５は、図８に示されるように、前述の溝の側壁部と
絶縁体膜１０２の上面部とに形成される。ここでこの容
量電極１０５は、リンを含むポリシリコン、窒化チタン
あるいは高融点金属で構成される。更に、この容量電極
１０５は容量電極コンタクト孔１０３に埋設されたポリ
シリコンと電気的に接続される。
【００４８】以上のようにして容量電極１０５が形成さ
れ、この容量電極１０５を被覆して容量誘電体膜１０６
が形成される。この容量誘電体膜１０６はシリコン窒化
膜、タンタル酸化膜、ＳＴＯ膜、ＢＳＴ膜、あるいはＰ
ＺＴ膜等の強誘電体膜で形成される。更に、キャパシタ
の対向電極となるセルプレート電極１０７が形成され
る。ここでこのセルプレート電極１０７は不純物を含む
ポリシリコン、窒化チタン、白金、あるいはタングステ
ン等の高融点金属で構成される。そしてこのキャパシタ
を被覆するように第３層間絶縁膜１０８が形成される。
れ、この容量電極１０５を被覆して容量誘電体膜１０６
が形成される。この容量誘電体膜１０６はシリコン窒化
膜、タンタル酸化膜、ＳＴＯ膜、ＢＳＴ膜、あるいはＰ
ＺＴ膜等の強誘電体膜で形成される。更に、キャパシタ
の対向電極となるセルプレート電極１０７が形成され
る。ここでこのセルプレート電極１０７は不純物を含む
ポリシリコン、窒化チタン、白金、あるいはタングステ
ン等の高融点金属で構成される。そしてこのキャパシタ
を被覆するように第３層間絶縁膜１０８が形成される。
【００４９】この実施例の場合には、図８に示されてい
るように隣接するメモリセルのキャパシタ部において、
それぞれに形成された容量電極間にセルプレート電極が
容量誘電体膜を介して挿入される構造になる。このため
に、このセルプレート電極が、前述の容量電極間を電気
的に遮蔽する役割を有するようになる。そして、セルプ
レート電極のこの遮蔽作用により、半導体記憶装置の動
作時に発生するメモリセル間の記憶情報の擾乱が大幅に
低減されるようになる。
るように隣接するメモリセルのキャパシタ部において、
それぞれに形成された容量電極間にセルプレート電極が
容量誘電体膜を介して挿入される構造になる。このため
に、このセルプレート電極が、前述の容量電極間を電気
的に遮蔽する役割を有するようになる。そして、セルプ
レート電極のこの遮蔽作用により、半導体記憶装置の動
作時に発生するメモリセル間の記憶情報の擾乱が大幅に
低減されるようになる。
【００５０】次に、第４の実施例について図９に基づい
て説明する。図９は半導体記憶装置の一部の周辺回路部
とメモリセル部の略断面図である。この場合キャパシタ
の構造以外は第１の実施例と同一である。そこで主にキ
ャパシタ構造について説明していく。図９に示すよう
に、シリコン基板１１０の表面に容量拡散層１１２が形
成される。そして、第１層間絶縁膜１１３が形成され、
更に第２層間絶縁膜１１４が形成される。このようにし
た後、絶縁体膜１１５が形成される。この絶縁体膜１１
５は膜厚が５００〜１０００ｎｍのシリコン酸化膜であ
る。そして、この絶縁体膜１１５、第２層間絶縁膜１１
４、第１層間絶縁膜１１３に容量電極コンタクト孔１１
６が形成される。この容量電極コンタクウ孔１１６に
は、リンを含むポリシリコンが埋設される。そして、こ
のポリシリコンは容量拡散層１１２と接続される。
て説明する。図９は半導体記憶装置の一部の周辺回路部
とメモリセル部の略断面図である。この場合キャパシタ
の構造以外は第１の実施例と同一である。そこで主にキ
ャパシタ構造について説明していく。図９に示すよう
に、シリコン基板１１０の表面に容量拡散層１１２が形
成される。そして、第１層間絶縁膜１１３が形成され、
更に第２層間絶縁膜１１４が形成される。このようにし
た後、絶縁体膜１１５が形成される。この絶縁体膜１１
５は膜厚が５００〜１０００ｎｍのシリコン酸化膜であ
る。そして、この絶縁体膜１１５、第２層間絶縁膜１１
４、第１層間絶縁膜１１３に容量電極コンタクト孔１１
６が形成される。この容量電極コンタクウ孔１１６に
は、リンを含むポリシリコンが埋設される。そして、こ
のポリシリコンは容量拡散層１１２と接続される。
【００５１】このようにした後、第２層間絶縁膜１１４
と絶縁体膜１１５の間に第１セルプレート電極１１７が
形成される。この第１セルプレート電極１１７は不純物
の含有するポリシリコン、窒化チタンあるいはタングス
テン等の高融点金属で構成される。更に、絶縁体膜１１
５の所定の領域に絶縁膜溝が形成される。そして、この
絶縁膜溝の底面部及び側壁部と絶縁体膜１１５の上面部
に容量電極１１８が形成される。この容量電極１１８も
リンを含むポリシリコン、窒化チタンあるいはタングス
テン等の高融点金属で構成される。このように形成され
た容量電極１１８は、容量電極コンタクト孔１１６に埋
設されたポリシリコンと電気的に接続される。
と絶縁体膜１１５の間に第１セルプレート電極１１７が
形成される。この第１セルプレート電極１１７は不純物
の含有するポリシリコン、窒化チタンあるいはタングス
テン等の高融点金属で構成される。更に、絶縁体膜１１
５の所定の領域に絶縁膜溝が形成される。そして、この
絶縁膜溝の底面部及び側壁部と絶縁体膜１１５の上面部
に容量電極１１８が形成される。この容量電極１１８も
リンを含むポリシリコン、窒化チタンあるいはタングス
テン等の高融点金属で構成される。このように形成され
た容量電極１１８は、容量電極コンタクト孔１１６に埋
設されたポリシリコンと電気的に接続される。
【００５２】以上のようにして容量電極１１８が形成さ
れ、この容量電極１１８を被覆して容量誘電体膜１１９
が形成される。この容量誘電体膜１１９はシリコン窒化
膜、タンタル酸化膜、ＳＴＯ膜、ＢＳＴ膜、あるいはＰ
ＺＴ膜等の強誘電体膜で形成される。更に、キャパシタ
の対向電極となる第２セルプレート電極１２０が形成さ
れる。ここでこの第２セルプレート電極１２０は不純物
を含むポリシリコン、窒化チタン、白金、あるいはタン
グステン等の高融点金属で構成される。そしてこのキャ
パシタを被覆するように第３層間絶縁膜１２１が形成さ
れる。
れ、この容量電極１１８を被覆して容量誘電体膜１１９
が形成される。この容量誘電体膜１１９はシリコン窒化
膜、タンタル酸化膜、ＳＴＯ膜、ＢＳＴ膜、あるいはＰ
ＺＴ膜等の強誘電体膜で形成される。更に、キャパシタ
の対向電極となる第２セルプレート電極１２０が形成さ
れる。ここでこの第２セルプレート電極１２０は不純物
を含むポリシリコン、窒化チタン、白金、あるいはタン
グステン等の高融点金属で構成される。そしてこのキャ
パシタを被覆するように第３層間絶縁膜１２１が形成さ
れる。
【００５３】この実施例の場合には、図９に示されてい
るように基本の構造は図８に示すものであるが、容量電
極が前述したように絶縁膜溝の側壁部と上面部以外に更
に底面部にも形成される。このために、形成されたキャ
パシタの容量値が第３の実施例の場合よりも更に増加す
る。この増加量は絶縁膜溝の寸法、容量電極コンタクト
孔１１６の寸法に依存するが２０〜５０％である。
るように基本の構造は図８に示すものであるが、容量電
極が前述したように絶縁膜溝の側壁部と上面部以外に更
に底面部にも形成される。このために、形成されたキャ
パシタの容量値が第３の実施例の場合よりも更に増加す
る。この増加量は絶縁膜溝の寸法、容量電極コンタクト
孔１１６の寸法に依存するが２０〜５０％である。
【００５４】次に、第４の実施例に示したような半導体
記憶装置の製造方法について、図１０と図１１に基づい
て説明する。図１０（ａ）に示すように導電型がｐ型の
シリコン基板１３１の表面部に素子分離絶縁膜１３２を
形成する。次に、導電型がｎ型の容量拡散層１３３を形
成する。このようにした後、第２層間絶縁膜１３４を形
成する。この場合、第２層間絶縁膜１３４はシリコン酸
化膜で形成される。次に、この第２層間絶縁膜１３４を
被覆してエッチングストッパー膜１３５を堆積する。こ
のようにした後、このエッチングストッパー膜１３５、
第２層間絶縁膜１３４をドライエッチングして、この容
量拡散層１３３上に第１容量電極コンタクト孔１３６を
形成する。そして、この第１容量電極コンタクト孔１３
６にリンを含むポリシリコンを埋設する。
記憶装置の製造方法について、図１０と図１１に基づい
て説明する。図１０（ａ）に示すように導電型がｐ型の
シリコン基板１３１の表面部に素子分離絶縁膜１３２を
形成する。次に、導電型がｎ型の容量拡散層１３３を形
成する。このようにした後、第２層間絶縁膜１３４を形
成する。この場合、第２層間絶縁膜１３４はシリコン酸
化膜で形成される。次に、この第２層間絶縁膜１３４を
被覆してエッチングストッパー膜１３５を堆積する。こ
のようにした後、このエッチングストッパー膜１３５、
第２層間絶縁膜１３４をドライエッチングして、この容
量拡散層１３３上に第１容量電極コンタクト孔１３６を
形成する。そして、この第１容量電極コンタクト孔１３
６にリンを含むポリシリコンを埋設する。
【００５５】次に、図１０（ｂ）に示すように第１セル
プレート電極１３７を形成する。この第１セルプレート
電極１３７はリンを含むポリシリコンで構成される。更
に、この第１セルプレート電極１３７上に第１容量誘電
体膜１３８及び底部窒化チタン１３９が形成される。こ
れ等の第１容量誘電体膜１３８、底部窒化チタン１３９
はそれぞれシリコン窒化膜、膜厚が１００ｎｍ程度の窒
化チタン膜で構成される。このようにした後、絶縁体膜
１４０を形成する。ここで、この絶縁体膜１４０はＣＶ
Ｄ法によるシリコン酸化膜の成膜で形成される。
プレート電極１３７を形成する。この第１セルプレート
電極１３７はリンを含むポリシリコンで構成される。更
に、この第１セルプレート電極１３７上に第１容量誘電
体膜１３８及び底部窒化チタン１３９が形成される。こ
れ等の第１容量誘電体膜１３８、底部窒化チタン１３９
はそれぞれシリコン窒化膜、膜厚が１００ｎｍ程度の窒
化チタン膜で構成される。このようにした後、絶縁体膜
１４０を形成する。ここで、この絶縁体膜１４０はＣＶ
Ｄ法によるシリコン酸化膜の成膜で形成される。
【００５６】次に、図１０（ｃ）に示すように、この絶
縁体膜１４０に第２容量電極コンタクト孔１４１を形成
する。そして、第１容量電極コンタクト孔１３６の場合
と同様にしてリンを含むポリシリコンを埋設する。この
ようにした後、膜厚が１００〜２００ｎｍの窒化チタン
薄膜１４２、更にその上に積層してエッチバック保護膜
１４３をそれぞれ形成する。ここで、このエッチバック
保護膜１４３は膜厚が１００ｎｍ程度のシリコン酸化膜
である。
縁体膜１４０に第２容量電極コンタクト孔１４１を形成
する。そして、第１容量電極コンタクト孔１３６の場合
と同様にしてリンを含むポリシリコンを埋設する。この
ようにした後、膜厚が１００〜２００ｎｍの窒化チタン
薄膜１４２、更にその上に積層してエッチバック保護膜
１４３をそれぞれ形成する。ここで、このエッチバック
保護膜１４３は膜厚が１００ｎｍ程度のシリコン酸化膜
である。
【００５７】次に、図１０（ｄ）に示すように絶縁体膜
１３４に絶縁膜溝１４４を形成する。この溝の形成は、
初めレジストマスク１４５を用いてエッチバック保護膜
１４３と窒化チタン薄膜１４２をドライエッチングした
後、絶縁体膜１３４を加工して行う。この一連の工程に
よって、エッチバックマスク１４６と上部窒化チタン膜
１４７が形成される。ここで、絶縁体膜１４０のエッチ
ングガスは、ＣＨＦ3とＣＯガスの混合ガスである。
１３４に絶縁膜溝１４４を形成する。この溝の形成は、
初めレジストマスク１４５を用いてエッチバック保護膜
１４３と窒化チタン薄膜１４２をドライエッチングした
後、絶縁体膜１３４を加工して行う。この一連の工程に
よって、エッチバックマスク１４６と上部窒化チタン膜
１４７が形成される。ここで、絶縁体膜１４０のエッチ
ングガスは、ＣＨＦ3とＣＯガスの混合ガスである。
【００５８】以上のようにした後、図１１（ａ）に示す
ように再度窒化チタン薄膜１４２ａを成膜する。この窒
化チタン薄膜１４２ａの膜厚は、初めに成膜した窒化チ
タン薄膜１４２の膜厚以下に設定される。次に、この窒
化チタン薄膜１４２ａをエッチバックする。このエッチ
バックは、エッチングガスにＨＢｒとＣｌ2 の混合ガス
を用い、ＲＩＥによる異方性エッチングで行われる。こ
のようにした後、エッチバックマスク１４６を絶縁体膜
１４０のドライエッチングと同一条件でエッチング除去
する。
ように再度窒化チタン薄膜１４２ａを成膜する。この窒
化チタン薄膜１４２ａの膜厚は、初めに成膜した窒化チ
タン薄膜１４２の膜厚以下に設定される。次に、この窒
化チタン薄膜１４２ａをエッチバックする。このエッチ
バックは、エッチングガスにＨＢｒとＣｌ2 の混合ガス
を用い、ＲＩＥによる異方性エッチングで行われる。こ
のようにした後、エッチバックマスク１４６を絶縁体膜
１４０のドライエッチングと同一条件でエッチング除去
する。
【００５９】このようにして、図１１（ｂ）に示すよう
に底部容量電極１４８、側壁部容量電極１４９、上部容
量電極１５０が形成され、これ等の電極がキャパシタの
容量電極を構成する。
に底部容量電極１４８、側壁部容量電極１４９、上部容
量電極１５０が形成され、これ等の電極がキャパシタの
容量電極を構成する。
【００６０】次に、図１１（ｃ）に示すように第２容量
誘電体膜１３８ａを形成する。この第２容量誘電体膜１
３８ａは、先述したようにシリコン窒化膜、タンタル酸
化膜、ＳＴＯ膜、ＢＳＴ膜等で構成される。ここで、こ
の第２容量誘電体膜１３８ａと第１容量誘電体膜１３８
には同一の材料あるいは別種の材料が選択される。この
ようにした後、第２セルプレート電極１５１を形成し、
この第２セルプレート電極１５１を被覆するようにして
第３層間絶縁膜１５２を成膜する。
誘電体膜１３８ａを形成する。この第２容量誘電体膜１
３８ａは、先述したようにシリコン窒化膜、タンタル酸
化膜、ＳＴＯ膜、ＢＳＴ膜等で構成される。ここで、こ
の第２容量誘電体膜１３８ａと第１容量誘電体膜１３８
には同一の材料あるいは別種の材料が選択される。この
ようにした後、第２セルプレート電極１５１を形成し、
この第２セルプレート電極１５１を被覆するようにして
第３層間絶縁膜１５２を成膜する。
【００６１】以上のようにして、第４の実施例で示した
メモリセルのキャパシタ構造が形成される。
メモリセルのキャパシタ構造が形成される。
【００６２】
【発明の効果】以上に説明したように、本発明では、予
め平坦化して形成した絶縁膜に溝を設けて、この溝部に
メモリセルのキャパシタを形成する。すなわち、絶縁膜
の溝内に、キャパシタの容量誘電体膜と互いに対向する
容量電極とを形成する。このために、半導体記憶素子の
メモリセルアレイ部と周辺回路部との間の段差は大幅に
改善される。例えば、従来のメモリセル構造を用いた２
５６メガビットＤＲＡＭで生じていた０．８〜１μｍの
段差は０．３μｍ以下に低減される。
め平坦化して形成した絶縁膜に溝を設けて、この溝部に
メモリセルのキャパシタを形成する。すなわち、絶縁膜
の溝内に、キャパシタの容量誘電体膜と互いに対向する
容量電極とを形成する。このために、半導体記憶素子の
メモリセルアレイ部と周辺回路部との間の段差は大幅に
改善される。例えば、従来のメモリセル構造を用いた２
５６メガビットＤＲＡＭで生じていた０．８〜１μｍの
段差は０．３μｍ以下に低減される。
【００６３】このために、半導体素子の微細化と共によ
り難しくなる微細配線の形成は容易になり、半導体記憶
装置ヘの多層配線形成は簡単になる。
り難しくなる微細配線の形成は容易になり、半導体記憶
装置ヘの多層配線形成は簡単になる。
【００６４】更に、本発明のスタック構造のキャパシタ
は、このように従来生じていた段差の問題を解決し微細
配線を容易にすると共に、メモリセルの縮小をも容易に
し、半導体記憶装置の更なる高集積化あるいは高密度化
を促進する。
は、このように従来生じていた段差の問題を解決し微細
配線を容易にすると共に、メモリセルの縮小をも容易に
し、半導体記憶装置の更なる高集積化あるいは高密度化
を促進する。
【図１】本発明の第１の実施例を説明するための略断面
図である。
図である。
【図２】本発明の第１の実施例を説明するための平面図
である。
である。
【図３】本発明の第１の実施例を工程順に説明する略断
面図である。
面図である。
【図４】本発明の第１の実施例を工程順に説明する略断
面図である。
面図である。
【図５】本発明の第２の実施例を説明するための略断面
図である。
図である。
【図６】本発明の第３の実施例を説明するための略断面
図である。
図である。
【図７】本発明の第３の実施例を工程順に説明する略断
面図である。
面図である。
【図８】本発明の第３の実施例を工程順に説明する略断
面図である。
面図である。
【図９】本発明の第４の実施例を説明するための略断面
図である。
図である。
【図１０】本発明の第４の実施例を工程順に説明する略
断面図である。
断面図である。
【図１１】本発明の第４の実施例を工程順に説明する略
断面図である。
断面図である。
【図１２】従来の半導体記憶装置の構造を示した略断面
図である。
図である。
１，３１，５１，７１，１１０，１３１，２０１ シ
リコン基板 ２，３２，５２，７２，１３２，２０２ 素子分離絶
縁膜 ３，５３，２０３ ビット線拡散層 ４，３３，５４，１０４，１１２，１３３，２０４
容量拡散層 ５，５５，２０５ 周辺トランジスタ拡散層 ６，６ａ，５６，５６ａ，２０６，２０６ａ トラン
スファゲート電極 ７，５７，２０７ 周辺トランジスタゲート電極 ８，５８，１１３，２０８ 第１層間絶縁膜 ９，５９，２０９ ビット線コンタクト孔 １０，６０，２１０ ビット線 １１，３４，６１，７４ 第２層間絶縁膜 １０１，１１４，１３４，２１１ 第２層間絶縁膜 １２，３５，６２，７５ 容量電極コンタクト孔 １０３，１１６，２１２ 容量電極コンタクト孔 １３，３７，６３，７６，１０２，１１５，１４０
絶縁体膜 １４，４１，６６，８２，８７，１０５，１１８，２１
３ 容量電極 １５，４３，６５，１０６，１１９，２１４ 容量誘
電体膜 １６，４４，２１５ セルプレート電極 １７，４５，９０，１０８，１２１，１５２，２１６
第３層間絶縁膜 ３６ ポリシリコン薄膜 ３８，７９，１４４ 絶縁膜溝 ３９，８５ 容量電極用薄膜 ４０，８６ コアー用絶縁膜 ４２，８８ 絶縁膜コアー ６４，８３，１１７，１３７ 第１セルプレート電極 ６７，８９，１２０，１５１ 第２セルプレート電極 ７７，７７ａ，１４２，１４２ａ 窒化チタン薄膜 ７８，１４３ エッチバック保護膜 ８０，１４６ エッチバックマスク ８１，１４７ 上部窒化チタン膜 ８２ 側壁部窒化チタン膜 ８４，１３８ 第１容量誘電体膜 ８４ａ，１３８ａ 第２容量誘電体膜 １３５ エッチングストッパー膜 １３６ 第１容量電極コンタクト孔 １３９ 底部窒化チタン膜 １４１ 第２容量電極コンタクト孔 １４５ レジストマスク １４８ 底部容量電極 １４９ 側壁部容量電極 １５０ 上部容量電極 ２０１ａ メモリセルアレイ部 ２０１ｂ 周辺回路部 ２１７ 第１アルミ配線
リコン基板 ２，３２，５２，７２，１３２，２０２ 素子分離絶
縁膜 ３，５３，２０３ ビット線拡散層 ４，３３，５４，１０４，１１２，１３３，２０４
容量拡散層 ５，５５，２０５ 周辺トランジスタ拡散層 ６，６ａ，５６，５６ａ，２０６，２０６ａ トラン
スファゲート電極 ７，５７，２０７ 周辺トランジスタゲート電極 ８，５８，１１３，２０８ 第１層間絶縁膜 ９，５９，２０９ ビット線コンタクト孔 １０，６０，２１０ ビット線 １１，３４，６１，７４ 第２層間絶縁膜 １０１，１１４，１３４，２１１ 第２層間絶縁膜 １２，３５，６２，７５ 容量電極コンタクト孔 １０３，１１６，２１２ 容量電極コンタクト孔 １３，３７，６３，７６，１０２，１１５，１４０
絶縁体膜 １４，４１，６６，８２，８７，１０５，１１８，２１
３ 容量電極 １５，４３，６５，１０６，１１９，２１４ 容量誘
電体膜 １６，４４，２１５ セルプレート電極 １７，４５，９０，１０８，１２１，１５２，２１６
第３層間絶縁膜 ３６ ポリシリコン薄膜 ３８，７９，１４４ 絶縁膜溝 ３９，８５ 容量電極用薄膜 ４０，８６ コアー用絶縁膜 ４２，８８ 絶縁膜コアー ６４，８３，１１７，１３７ 第１セルプレート電極 ６７，８９，１２０，１５１ 第２セルプレート電極 ７７，７７ａ，１４２，１４２ａ 窒化チタン薄膜 ７８，１４３ エッチバック保護膜 ８０，１４６ エッチバックマスク ８１，１４７ 上部窒化チタン膜 ８２ 側壁部窒化チタン膜 ８４，１３８ 第１容量誘電体膜 ８４ａ，１３８ａ 第２容量誘電体膜 １３５ エッチングストッパー膜 １３６ 第１容量電極コンタクト孔 １３９ 底部窒化チタン膜 １４１ 第２容量電極コンタクト孔 １４５ レジストマスク １４８ 底部容量電極 １４９ 側壁部容量電極 １５０ 上部容量電極 ２０１ａ メモリセルアレイ部 ２０１ｂ 周辺回路部 ２１７ 第１アルミ配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (5)
- 【請求項１】 １個のトランスファトランジスタと１個
のキャパシタとで構成されるメモリセルを有する半導体
記憶装置おいて、前記トランスファトランジスタの上部
に平坦化した絶縁膜層が形成され、前記平坦化した絶縁
膜層に溝が形成され、前記溝の内部に第１の導電体膜が
形成され、前記第１の導電体膜の上に第１の誘電体膜が
形成され、前記第１の誘電体膜の上に第２の導電体膜が
形成され、前記第１の導電体膜が前記トランスァトラン
ジスタのソース又はドレイン領域になる拡散層と電気的
に接続され、前記キャパシタが前記第１の導電体膜と第
２の導電体膜と前記第１の誘電体膜とを有して前記溝部
に形成されていることを特徴とした半導体記憶装置。 - 【請求項２】 前記メモリセルのキャパシタにおいて、
前記溝の内壁に第３の導電体膜が形成され、前記第３の
導電体膜を被覆して第２の誘電体膜が形成され、前記第
２の誘電体膜を被覆して前記第１の導電体膜が形成さ
れ、前記第２の導電体膜が前記第３の導電体膜と電気的
に接続されていることを特徴とした請求項１記載の半導
体記憶装置。 - 【請求項３】 前記メモリセルのキャパシタにおいて、
前記平坦化した絶縁膜層の上面部あるいは底面部に第４
の導電体膜が形成され、前記第１の導電体膜が前記第４
の導電体膜と電気的に接続されていることを特徴とした
請求項１記載の半導体記憶装置。 - 【請求項４】 前記トランスファトランジスタの上層部
に層間絶縁膜を形成する工程と、前記層間絶縁膜に積層
して前記層間絶縁膜とは異種の前記絶縁膜層を形成する
工程と、前記絶縁膜層を平坦にする工程と、前記絶縁膜
層に前記溝を形成する工程と、前記絶縁膜層の上面部及
び前記溝部を被覆するように導電体薄膜を成膜する工程
と、前記溝内ＢＰＳＧ（ボロンガラスとリンガラスとを
含むシリコン酸化膜）膜を埋設する工程と、前記絶縁膜
層の上面部に成膜された前記導電体薄膜を選択的に除去
する工程とを含むことを特徴とした請求項１記載の半導
体記憶装置の製造方法。 - 【請求項５】 前記トランスファトランジスタの上層部
に層間絶縁膜と導電体膜とを積層して形成する工程と、
前記導電体膜を被覆する前記絶縁膜層を形成する工程
と、前記絶縁膜層を平坦にする工程と、前記導電体膜を
エッチングマスクとして前記絶縁膜層のみをドライエッ
チングし前記溝を形成する工程と、前記導電体膜で前記
絶縁膜層の底面部の前記第４の導電体膜を形成する工程
とを含むことを特徴とした請求項３記載の半導体記憶装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177867A JP2956482B2 (ja) | 1994-07-29 | 1994-07-29 | 半導体記憶装置及びその製造方法 |
| US08/506,979 US5604696A (en) | 1994-07-29 | 1995-07-28 | Stacked capacitor type semiconductor memory device with good flatness characteristics |
| KR1019950023746A KR100242757B1 (ko) | 1994-07-29 | 1995-07-29 | 양호한 평탄 특성을 지닌 적층된 캐패시터형 반도체 메모리 디바이스 및 그 제조 방법 |
| US08/569,006 US5801079A (en) | 1994-07-29 | 1995-12-07 | Method for manufacturing a stacked capacitor type semiconductor memory device with good flatness characteristics |
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|---|---|---|---|
| JP6177867A JP2956482B2 (ja) | 1994-07-29 | 1994-07-29 | 半導体記憶装置及びその製造方法 |
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|---|---|
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| JP2956482B2 JP2956482B2 (ja) | 1999-10-04 |
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ID=16038458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (3)
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| KR (1) | KR100242757B1 (ja) |
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