JPH09246492A

JPH09246492A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH09246492A
Application number: JP8056283A
Authority: JP
Inventors: Tadashi Yamamoto; 忠山本; Hirosuke Koyama; 裕亮幸山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-13
Filing date: 1996-03-13
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】セル領域と周辺回路領域との間の段差が低減さ
れ高集積化を実現することのできる半導体記憶装置およ
びその製造方法を提供する。【解決手段】半導体基板１上のゲート電極５と、ソース
およびドレイン領域６とを具備するトランジスタT1、T2
と、トランジスタT1、T2の上方に層間絶縁膜13、18を介
して配置され、第１の導電層23と誘電体層24と第２の導
電層25とにより構成されるキャパシタとを具備し、第１
の導電層23はソースまたはドレイン領域６の一方に接続
するように構成され、第１の導電層23と同一の層により
構成される第３の導電層23´とキャパシタ絶縁膜24と同
一の層により構成される絶縁膜と第２の導電層25と同一
の層により構成される第４の導電層25´とにより構成さ
れているダミーパターンをキャパシタが形成されている
領域以外の位置に具備し、第３の導電層23´は半導体基
板１と接続されないで電気的に分離されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高密度で平坦化が
容易な半導体記憶装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、半導体記憶装置の高集積化に伴
い、例えばＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）等の半導体記憶装置では、電荷を蓄積するキャパ
シタの面積が縮小され、その容量が減少する傾向にあ
る。このようにキャパシタ容量が減少すると、特にＤＲ
ＡＭにおいては、α線により発生した電子正孔対に起因
して蓄積電荷が失われ、記憶データが破壊される、いわ
ゆるソフトエラーが大きな問題となってくる。

【０００３】ここで、ソフトエラーの発生を防止するた
めには、蓄積電極に接続されている拡散層の面積を低減
することと、キャパシタ容量を増加することが有効な手
段である。

【０００４】このため、蓄積電極を拡散層により構成す
るキャパシタ構造ではなく、蓄積電極を半導体基板上に
積み上げるように形成するＳＴＣ（スタックトキャパシ
タ）セル構造が、１６ＭビットＤＲＡＭの世代より実用
化されている。また、このＳＴＣセル構造は、例えば６
４ＭビットＤＲＡＭ以降の世代の高集積半導体記憶装置
においても、１６ＭビットＤＲＡＭの技術を用いて形成
することができるため、簡単に実現することができる。

【０００５】さらに、キャパシタ面積を拡大するため
に、ビット線上に蓄積電極が形成される構造が実用化さ
れつつある。

【０００６】図２８に、ビット線上に蓄積電極が形成さ
れているＳＴＣセル構造の半導体記憶装置を示す。図中
Ａはメモリーセルが集積されているセル領域、Ｂはメモ
リーセルを駆動する周辺回路等が形成されている周辺回
路領域を示している。

【０００７】半導体基板１の表面領域に素子分離領域２
が形成され、半導体基板１上にゲート絶縁膜３を介して
形成されたゲート電極５とソースおよびドレイン拡散層
６ａおよび６ｂとによりトランジスタが構成されてい
る。図２８に示す半導体記憶装置では、１例として、セ
ル領域ＡにトランジスタＴ１およびＴ２が、周辺回路領
域ＢにトランジスタＴ３が形成されている。

【０００８】セル領域のトランジスタＴ１およびＴ２を
構成するソースまたはドレイン拡散層６ａは埋め込み電
極１２および２１を介して例えば導電体２２および２３
の積層膜により構成されている蓄積電極に接続されてい
る。また、この蓄積電極上には、絶縁膜２４を介して蓄
積電極２３に対向するようにプレート電極２５が形成さ
れ、蓄積電極２３と絶縁膜２４と対抗電極２５とにより
キャパシタが構成されている。

【０００９】また、ここには図示されていないが、トラ
ンジスタＴ１およびＴ２を構成するソースまたはドレイ
ン拡散層６ｂは、例えばビット線埋め込み電極を介して
ビット線に接続されている。このビット線は周辺回路領
域Ｂ内に示されているように、例えば導電体１６および
１７の積層構造により構成され、埋め込み電極１５を介
して拡散層６ｂまたはゲート電極５等に接続されてい
る。この図に示すように、ビット線は蓄積電極より下層
に構成されている。

【００１０】また、プレート電極２５およびビット線上
には層間絶縁膜２６を介して例えばＡｌ等の配線３１が
形成されていて、埋め込み電極２９を介してプレート電
極２５またはビット線１７に接続されている。

【００１１】さらに、トランジスタＴ１〜Ｔ３等を構成
するゲート電極５は、例えばこの図とは異なる断面にお
いて、この図の右側に示す埋め込み電極１５を介するビ
ット線１６、１７との接続と同様の方法で配線と接続さ
れている。さらに、例えばビット線１６、１７を介して
Ａｌ配線３１と接続することも可能である。または、接
続孔２７を介してＡｌ配線３１と直接接続することも可
能である。また、トランジスタＴ１、Ｔ２、Ｔ３を構成
するゲート電極５以外の導電層５´は、この断面図で
は、ゲート電極として機能していないが、例えば配線層
として使用されたり、他の断面においてゲート電極とし
て機能するものである。

【００１２】このような構造の半導体記憶装置は以下の
ようにして形成される。すなわち、図２９に示すよう
に、例えばｐ型Ｓｉ等の半導体基板１の素子分離領域と
なる部分に溝を形成し、絶縁膜を埋め込み、素子分離層
２を形成する。この後、ゲート絶縁膜３を形成し、例え
ばリンが添加された多結晶シリコン膜およびＴＥＯＳ
（テトラエトキシシラン）膜４を堆積する。さらに、例
えば通常のリソグラフィー法とエッチング技術を用い
て、ＴＥＯＳ膜４と多結晶シリコン膜をエッチングし、
ゲート電極５を形成する。次に、例えば上記リソグラフ
ィー工程で形成されたレジスト膜とゲート電極５とをマ
スクとして例えばリンのイオン注入を行い、熱処理を行
うことにより、トランジスタのソースまたはドレイン拡
散層となる第１のｎ型拡散層６ａおよび６ｂを形成す
る。続いて、例えばＴＥＯＳ膜を堆積し、異方性エッチ
ング技術を用いてこのＴＥＯＳ膜をエッチングすること
により、ゲート電極５の側壁に側壁絶縁膜７を形成す
る。次に、通常のリソグラフィー法とイオン注入技術を
用いて、例えば周辺回路領域Ｂのｎ型トランジスタ領域
には例えばヒ素を、ｐ型トランジスタ領域には例えばボ
ロンを半導体基板１に添加する。さらに、例えば酸化を
行うことにより、第２のｎ型拡散層８とｐ型拡散層と後
酸化膜９とを形成し、ｎ型トランジスタＴ３およびｐ型
トランジスタが完成する。ただし、ここではｐ型トラン
ジスタは図示していない。また、周辺回路領域Ｂのｎ型
トランジスタＴ３のみにｎ型拡散層８が形成され、セル
領域ＡのトランジスタＴ１、Ｔ２にはｎ型拡散層８は形
成されていない。

【００１３】次に、例えばＢＰＳＧ等の絶縁膜１０を形
成し、半導体基板１の表面から所望の高さとなるように
平坦化を行い、通常のリソグラフィー法とエッチング技
術を用いて絶縁膜１０と後酸化膜９とをエッチングして
第１の蓄積電極接続孔１１を形成する。次に、例えばリ
ンが添加された多結晶シリコン膜を例えば３００ｎｍ程
度堆積し、例えばドライエッチング技術によりエッチン
グを行い、第１の蓄積埋め込み電極１２を形成する。

【００１４】次に、例えばＢＰＳＧ膜１３を堆積し、通
常のリソグラフィー法とエッチング技術を用いて絶縁膜
１３および１０と後酸化膜９とをエッチングしてビット
線接続孔１４を形成する。次に、例えばリンが添加され
た多結晶シリコン膜を例えば３００ｎｍ程度堆積し、例
えばドライエッチング技術によりエッチングを行い、ビ
ット線埋め込み電極１５を形成する。続いて、例えば多
結晶シリコン膜１６を５０ｎｍ程度堆積した後に、ミキ
シングイオン注入を行い、この多結晶シリコン膜１６と
ビット線埋め込み電極１５とを接続する。さらに、多結
晶シリコン膜１６上に、例えばＷＳｉ膜１７を例えば１
００ｎｍ程度堆積する。次に通常のリソグラフィー法と
エッチング技術を用いてＷＳｉ膜１７と多結晶シリコン
膜１６とをエッチングしてビット線を形成する。

【００１５】この後、例えばＴＥＯＳ膜等の層間絶縁膜
１８を堆積し、通常のリソグラフィー法とエッチング技
術を用いて、第１の蓄積電極接続孔１２を露出するよう
に、第２の蓄積電極接続孔１９を開口する。次に、例え
ばＴｉおよびＴｉＮの積層膜等のバリアメタル膜２０を
形成し、この後、例えばＷ膜２１を、第２の蓄積電極接
続孔１９の内部にのみ選択的に堆積して、第２の蓄積埋
め込み電極を形成する。さらに、蓄積電極を構成する例
えばＴａＮ膜等の第１の金属膜２２と例えばＲｕ膜等の
第２の金属膜２３とを堆積し、通常のリソグラフィー法
とエッチング技術とにより、この金属膜２３および２２
をエッチングして、蓄積電極を形成する。

【００１６】続いて、例えばＢａＳｒＴｉＯ膜等の高誘
電体膜２４を堆積し、この高誘電体膜２４上に例えばＲ
ｕ膜等の第３の金属膜を堆積する。次に、通常のリソグ
ラフィー法とエッチング技術を用いて、この高誘電体膜
２４をエッチングしてプレート電極２５を形成する。

【００１７】ここまでの工程により、図２９に示すよう
な構造が完成される。

【００１８】次に、図２８に示すように、例えばプラズ
マＴＥＯＳ膜等の層間絶縁膜２６を堆積し、通常のリソ
グラフィー法とエッチング技術を用いて、接続孔２７を
形成する。この後、例えばＴｉおよびＴｉＮの積層膜等
のバリアメタル膜２８を堆積し、さらに、例えばＷ膜２
９を、接続孔２７の内部のみに選択的に堆積して埋め込
み電極を形成する。続いて、例えばＴｉおよびＴｉＮの
積層膜等のバリアメタル膜３０と例えばＡｌ膜３１とを
堆積し、例えば通常のリソグラフィー法とドライエッチ
ング技術を用いて、Ａｌ膜３１とバリアメタル膜３０と
をエッチングしてＡｌ配線層を形成する。

【００１９】さらに、この後は図示していないが、例え
ばプラズマＴＥＯＳ等の層間絶縁膜を形成し、接続孔を
開口した後に、第２のＡｌ配線層を形成して、保護膜を
形成し、パッド電極領域の保護膜を除去して、半導体記
憶装置が完成する。

【００２０】しかし、この図に示す半導体記憶装置で
は、セル領域Ａと周辺回路部分Ｂとの間に、キャパシタ
の膜厚と同等の厚さの段差が生じるため、Ａｌ配線層の
加工が困難になるという問題がある。すなわち、Ａｌ配
線層のパターンを露光する時に、この段差が焦点深度よ
り大きい場合には、パターンが解像されない可能性があ
る。また、Ａｌ膜３１等をエッチングする時に、この段
差部分のＡｌ膜３１を完全に除去できずにＡｌ配線層が
短絡する可能性がある。

【００２１】このような問題を解決する方法として、Ａ
ｌ膜３１を形成する前に、層間絶縁膜を十分に平坦化す
るという方法がある。図３０および図３１を用いて、こ
のような方法について説明する。

【００２２】プレート電極２５を形成するまでは、前述
の方法と同様にして行う。この後、図３０に示すよう
に、例えばプラズマＴＥＯＳ膜等の層間絶縁膜３２と例
えば平坦化用のレジスト膜３３とを堆積する。ここで、
層間絶縁膜３２の表面が最も低くなる領域における表面
の高さがプレート電極２５の表面の高さより十分に高く
なるように層間絶縁膜３２の堆積膜厚を調整する。次
に、図３１に示すように、例えば、層間絶縁膜３２とレ
ジスト膜３３とのエッチング速度が等しくなるような条
件のドライエッチング法を用いて、レジスト膜３３と層
間絶縁膜３２とをエッチングし、プレート電極２５の表
面より例えば１００ｎｍ程度高い位置まで層間絶縁膜３
２を残存させる。

【００２３】この後は、前述の方法と同様にして、例え
ば通常のリソグラフィー法とエッチング技術を用いて接
続孔３４を形成する。さらに、例えばＴｉとＴｉＮの積
層膜により構成されるバリアメタル３０と例えばＡｌ膜
３１とを堆積し、例えば通常のリソグラフィー法とエッ
チング技術を用いてＡｌ膜３１とバリアメタル膜３０と
をエッチングし、第１のＡｌ配線層を形成する。この
後、さらに層間絶縁膜、第２のＡｌ配線層等を形成し
て、半導体記憶装置が完成する。

【００２４】このような方法では、Ａｌ配線層の下の層
間絶縁膜３２を平坦化するため、Ａｌ配線層の加工が容
易になる。しかし、層間絶縁膜３２を平坦化するための
エッチング工程では、残存する膜厚を常に検知しながら
エッチングすることは非常に困難であり、通常は、エッ
チング前の堆積膜厚と、残存させるべき膜厚とエッチン
グ速度から時間を計算して、この計算された時間だけエ
ッチングを行う。このため、例えばプラズマＴＥＯＳ等
の層間絶縁膜３２の堆積膜厚のばらつきまたはエッチン
グ速度のばらつき等により、残存する層間絶縁膜３２の
膜厚が変化する可能性がある。この場合、開口されるべ
き接続孔３４の深さがばらつくために、接続孔３４が十
分に開口されずに、Ａｌ配線と例えばビット線等の下層
の配線層とが接続されないという問題が生じる。

【００２５】また、図２８および図３１に示すように、
接続孔２７または３４は、ビット線１７およびプレート
電極２５にともに到達するように、同時に開口される必
要がある。ここで、ビット線１７とプレート電極２５と
に到達する接続孔の深さは各々異なるため、接続孔を開
口する時のエッチング量が異なり、エッチングが困難で
あるという問題がある。また、開口された接続孔２７ま
たは３４の深さが異なるため、接続孔の内部に選択的に
導電性材料２８、２９を形成する時に、深い方の接続孔
を完全に埋め込むように導電性材料を形成すると、浅い
方の接続孔から導電性材料が溢れてしまうというような
問題が発生する。

【００２６】

【発明が解決しようとする課題】このように、従来の半
導体記憶装置およびその製造方法では、セル領域と周辺
回路領域との間に、蓄積電極を構成するキャパシタの膜
厚と同等の段差が生じるため、例えばＡｌ配線等の配線
層の加工が困難になるという問題があった。また、この
段差を平坦化する場合には、接続孔の開口が困難となる
という問題があった。さらに、いずれの場合において
も、プレート電極およびビット線に到達するように同時
に接続孔を開口することが困難であるという問題があっ
た。また、接続孔の内部に選択的に埋め込み電極を形成
することが困難であるという問題があった。

【００２７】本発明の第１の目的は、セル領域と周辺回
路領域との間の段差が低減され高集積化を実現すること
のできる半導体記憶装置を提供することである。

【００２８】また、本発明の第２の目的は、製造工程を
複雑化することなく高集積化を実現することができる半
導体装置の製造方法を提供することである。

【００２９】

【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体記憶装置は、半導
体基板上のゲート電極と、このゲート電極に隣接するよ
うに前記半導体基板中に形成されたソースおよびドレイ
ン領域とを備えているトランジスタと、このトランジス
タの上方に層間絶縁膜を介して配置され、第１の導電層
とこの第１の導電層に誘電体層を介して対向するように
形成されている第２の導電層とにより構成されたキャパ
シタとを具備し、前記第１の導電層は前記ソースまたは
ドレイン領域の一方に接続するように構成されている半
導体記憶素子を集積してなる半導体記憶装置において、
前記第１の導電層と同一の層により構成される第３の導
電層と前記誘電体層と同一の層により構成される絶縁膜
と前記第２の導電層と同一の層により構成される第４の
導電層とにより構成されているダミーパターンを前記半
導体記憶素子が形成されている領域以外の位置に具備
し、このダミーパターンの前記第３の導電層は前記半導
体基板と接続されないで電気的に分離されていることを
特徴とする。

【００３０】また、本発明による半導体記憶装置は、半
導体基板上のゲート電極と、このゲート電極に隣接する
ように前記半導体基板中に形成されたソースおよびドレ
イン領域とを備えているトランジスタと、このトランジ
スタの上方に層間絶縁膜を介して配置され、第１の導電
層とこの第１の導電層に誘電体層を介して対向するよう
に形成されている第２の導電層とにより構成されたキャ
パシタとを具備し、前記第１の導電層は前記ソースまた
はドレイン領域の一方に接続するように構成されている
半導体記憶素子を集積してなる半導体記憶装置におい
て、前記第１の導電層と同一の層により構成される第３
の導電層と前記誘電体層と同一の層により構成される絶
縁膜と前記第２の導電層と同一の層により構成される第
４の導電層とにより構成されているダミーパターンを前
記半導体記憶素子が形成されている領域以外の位置に具
備し、このダミーパターンの前記第３の導電層は前記半
導体記憶素子が形成されている領域以外の前記半導体基
板中の拡散層と接続されていることを特徴とする。

【００３１】また、上記の半導体記憶装置において、前
記第３の導電層は、この第３の導電層に接続されている
前記拡散層とこの拡散層に接続されている配線層とを介
して前記ゲート電極に接続されていることも可能であ
る。

【００３２】また、前述の半導体記憶装置において、前
記第４の導電層がフローティングとなるように構成され
ていることも可能である。

【００３３】さらに、前述の半導体記憶装置において、
前記第４の導電層に接続される配線層を具備することも
可能である。

【００３４】また、前述の半導体記憶装置において、前
記第４の導電層に接続される配線層を具備し前記第３の
導電層がフローティングとなるように構成されているこ
とも可能である。

【００３５】さらに、前述の半導体記憶装置において、
前記第４の導電層により配線層の一部が構成されること
も可能である。

【００３６】また、前述の半導体記憶装置において、前
記第４の導電層および前記誘電体層を貫通する接続孔
と、この接続孔を介して前記第３の導電層に接続される
配線層とを具備することも可能である。

【００３７】また、前述の半導体記憶装置において、前
記第３の導電層と前記第４の導電層はそれぞれ異なる配
線層を構成することも可能である。

【００３８】また、前述の半導体記憶装置において、前
記第４の導電層は電源線に接続されていることも可能で
ある。

【００３９】さらに、前述の半導体記憶装置において、
前記第２および第４の導電層上に保護膜を具備すること
も可能である。

【００４０】また、本発明による半導体記憶装置は、半
導体基板上のゲート電極と、このゲート電極に隣接する
ように前記半導体基板中に形成されたソースおよびドレ
イン領域とを備えているトランジスタと、このトランジ
スタの上方に層間絶縁膜を介して配置され、第１の導電
層とこの第１の導電層に誘電体層を介して対向するよう
に形成されている第２の導電層とにより構成されたキャ
パシタとを具備し、前記第１の導電層は前記ソースまた
はドレイン領域の一方に接続するように構成されている
半導体記憶素子を集積してなる半導体記憶装置におい
て、前記第２の導電層上に保護膜が形成されていること
を特徴とするまた、本発明による半導体記憶装置の製造
方法は、半導体基板上に形成されている半導体素子上に
第１の層間絶縁膜を形成する工程と、前記第１の層間絶
縁膜上に第１の導電層とこの第１の導電層を覆う誘電体
層とこの誘電体層を介して前記第１の導電層に対向する
ように配置される第２の導電層とにより構成されたキャ
パシタを形成すると同時に前記第１の導電層と同一の層
により構成される第３の導電層と前記誘電体層と同一の
層により構成される絶縁膜と前記第２の導電層と同一の
層により構成される第４の導電層とにより構成されるダ
ミーパターンを前記キャパシタが形成される領域以外に
形成する工程と、前記第２の導電層および前記第４の導
電層を覆うように第２の層間絶縁膜を形成する工程と、
平坦に研磨する研磨法を用いて前記第２の層間絶縁膜を
前記第２の導電層および前記第４の導電層が露出するま
で除去し前記第２の導電層および前記第４の導電層の間
の空間に前記第２の層間絶縁膜を埋め込む工程と、露出
された前記第２の導電層と前記第４の導電層と埋め込ま
れた前記第２の層間絶縁膜上に第３の層間絶縁膜を形成
する工程とを具備し、前記平坦に研磨する研磨法による
前記第２の導電層および前記第４の導電層の研磨率が前
記第２の層間絶縁膜の研磨率に比べて小さくなるように
研磨条件が設定されていることを特徴とする。

【００４１】また、本発明による半導体記憶装置の製造
方法は、半導体基板上に形成されている半導体素子上に
第１の層間絶縁膜を形成する工程と、前記第１の層間絶
縁膜上に第１の導電層とこの第１の導電層を覆う誘電体
層とこの誘電体層を介して前記第１の導電層に対向する
ように配置される第２の導電層とにより構成されたキャ
パシタとこのキャパシタ上に積層される保護層とを形成
すると同時に前記第１の導電層と同一の層により構成さ
れる第３の導電層と前記誘電体層と同一の層により構成
される絶縁膜と前記第２の導電層と同一の層により構成
される第４の導電層とにより構成されるダミーパターン
とこのダミーパターン上に積層される保護層とを前記キ
ャパシタが形成される領域以外に形成する工程と、前記
保護層上を覆うように第２の層間絶縁膜を形成する工程
と、平坦に研磨する研磨法を用いて前記第２の層間絶縁
膜を前記保護層が露出するまで除去し前記第２の導電層
および前記第４の導電層の間の空間に前記第２の層間絶
縁膜を埋め込む工程と、露出された前記保護層と埋め込
まれた前記第２の層間絶縁膜上に第３の層間絶縁膜を形
成する工程とを具備し、前記平坦に研磨する研磨法によ
る前記保護層の研磨率が前記第２の層間絶縁膜の研磨率
に比べて小さくなるように研磨条件が設定されているこ
とを特徴とする。

【００４２】また、本発明による半導体記憶装置の製造
方法は、半導体基板上に形成されている半導体素子上に
第１の層間絶縁膜を形成する工程と、前記第１の層間絶
縁膜上に第１の導電層とこの第１の導電層を覆う誘電体
層とこの誘電体層を介して前記第１の導電層に対向する
ように配置される第２の導電層とにより構成されたキャ
パシタを形成する工程と、前記第２の導電層を覆うよう
に第２の層間絶縁膜を形成する工程と、前記第２の層間
絶縁膜上に保護膜を形成する工程と、前記第２の導電層
が存在する領域の前記保護膜を除去する工程と、平坦に
研磨する研磨法を用いて前記第２の層間絶縁膜を前記第
２の導電層が露出するまで除去する工程と、前記保護膜
を除去する工程と、露出された前記第２の導電層と前記
第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程
とを具備し、前記平坦に研磨する研磨法による前記保護
膜および前記第２の導電層の研磨率が前記第２の層間絶
縁膜の研磨率に比べて小さくなるように研磨条件が設定
されていることを特徴とする。

【００４３】また、本発明による半導体記憶装置の製造
方法は、半導体基板上に形成されている半導体素子上に
第１の層間絶縁膜を形成する工程と、前記第１の層間絶
縁膜上に第１の導電層とこの第１の導電層を覆う誘電体
層とこの誘電体層を介して前記第１の導電層に対向する
ように配置される第２の導電層とにより構成されたキャ
パシタとこのキャパシタ上に積層される保護層とを形成
する工程と、この保護層を覆うように第２の層間絶縁膜
を形成する工程と、前記第２の層間絶縁膜上に保護膜を
形成する工程と、前記第２の導電層が存在する領域の前
記保護膜を除去する工程と、平坦に研磨する研磨法を用
いて前記第２の層間絶縁膜を前記保護層が露出するまで
除去する工程と、前記保護膜を除去する工程と、露出さ
れた前記保護層と前記第２の層間絶縁膜上に第３の層間
絶縁膜を形成する工程とを具備し、前記平坦に研磨する
研磨法による前記保護膜および前記保護層の研磨率が前
記第２の層間絶縁膜の研磨率に比べて小さくなるように
研磨条件が設定されていることを特徴とする。

【００４４】また、本発明による半導体記憶装置の製造
方法は、半導体基板上に形成されている半導体素子上に
第１の層間絶縁膜を形成する工程と、前記第１の層間絶
縁膜上に第１の導電層とこの第１の導電層を覆う誘電体
層とこの誘電体層を介して前記第１の導電層に対向する
ように配置される第２の導電層とにより構成されたキャ
パシタを形成する工程と、前記第２の導電層を覆うよう
に第２の層間絶縁膜を形成する工程と、前記第２の層間
絶縁膜上に保護膜を形成する工程と、前記第２の導電層
が存在する領域の前記保護膜を除去する工程と、前記第
２の導電層が存在する領域上の前記第２の層間絶縁膜の
表面の高さと前記保護膜の表面の高さとが等しくなるま
で研磨法を用いて前記第２の層間絶縁膜を除去する工程
と、前記保護膜を除去する工程と、平坦に研磨する研磨
法を用いて前記第２の層間絶縁膜を前記第２の導電層が
露出するまで除去する工程と、露出された前記第２の導
電層と前記第２の層間絶縁膜上に第３の層間絶縁膜を形
成する工程とを具備し、前記平坦に研磨する研磨法によ
る前記保護膜および前記第２の導電層の研磨率が前記第
２の層間絶縁膜の研磨率に比べて小さくなるように研磨
条件が設定されていることを特徴とする。

【００４５】また、本発明による半導体記憶装置の製造
方法は、半導体基板上に形成されている半導体素子上に
第１の層間絶縁膜を形成する工程と、前記第１の層間絶
縁膜上に第１の導電層とこの第１の導電層を覆う誘電体
層とこの誘電体層を介して前記第１の導電層に対向する
ように配置される第２の導電層とにより構成されたキャ
パシタとこのキャパシタ上に積層される保護層とを形成
する工程と、この保護層を覆うように第２の層間絶縁膜
を形成する工程と、前記第２の層間絶縁膜上に保護膜を
形成する工程と、前記第２の導電層が存在する領域の前
記保護膜を除去する工程と、前記第２の導電層が存在す
る領域上の前記第２の層間絶縁膜の表面の高さと前記保
護膜の表面の高さとが等しくなるまで研磨法を用いて前
記第２の層間絶縁膜を除去する工程と、前記保護膜を除
去する工程と、平坦に研磨する研磨法を用いて前記第２
の層間絶縁膜を前記保護層が露出するまで除去する工程
と、露出された前記保護層と前記第２の層間絶縁膜上に
第３の層間絶縁膜を形成する工程とを具備し、前記平坦
に研磨する研磨法による前記保護膜および前記保護層の
研磨率が前記第２の層間絶縁膜の研磨率に比べて小さく
なるように研磨条件が設定されていることを特徴とす
る。

【００４６】また、本発明による半導体記憶装置の製造
方法は、半導体基板に素子分離領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、前記半導体基板中に前記ゲート電極に
隣接するソースおよびドレイン領域を形成する工程と、
前記ゲート電極および前記半導体基板上に第１の層間絶
縁膜を形成する工程と、前記第１の層間絶縁膜の一部を
前記ソースまたはドレイン領域が露出するまで開口して
第１の接続孔を形成する工程と、前記第１の接続孔の内
部にのみ第１の導電膜を形成して第１の埋め込み電極を
形成する工程と、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜および前記第１の層間絶縁膜の一
部を開口して前記第１の接続孔が形成されていない前記
ソースまたはドレイン領域を露出して第２の接続孔を形
成する工程と、前記第２の接続孔を介して前記ソースま
たはドレイン領域に接続する第１の配線層を形成する工
程と、第３の層間絶縁膜を形成する工程と、前記第３の
層間絶縁膜および前記第２の層間絶縁膜の一部を前記第
１の埋め込み電極が露出するまで開口して第３の接続孔
を形成する工程と、前記第３の接続孔の内部にのみ第２
の導電膜を形成して第２の埋め込み電極を形成する工程
と、前記第２の埋め込み電極に接続するように第１の導
電層を形成する工程と、この第１の導電層の一部を除去
して蓄積電極を形成する工程と、前記蓄積電極を覆うよ
うに誘電体層を形成する工程と、この誘電体層上に第２
の導電層を形成する工程と、この第２の導電層の一部を
除去して前記誘電体層を介して前記蓄積電極に対向する
プレート電極を形成する工程と、第４の層間絶縁膜を形
成する工程と、この第４の層間絶縁膜上に保護膜を形成
する工程と、前記第２の導電層が存在する領域の前記保
護膜を除去する工程と、化学機械的研磨法を用いて前記
第４の層間絶縁膜を前記第２の導電層が露出するまで研
磨する工程と、前記保護膜を除去する工程と、第５の層
間絶縁膜を形成する工程と、少なくとも前記第５の層間
絶縁膜の一部を少なくとも前記第２の導電層を露出する
まで開口して第４の接続孔を形成する工程と、前記第４
の接続孔を介して少なくとも前記第２の導電層に接続さ
れる第２の配線層を形成する工程とを具備し、前記研磨
工程において前記第２の導電層および前記保護膜の研磨
率が前記第４の層間絶縁膜の研磨率に比べて小さくなる
ように研磨条件が設定されていることを特徴とする。

【００４７】また、本発明による半導体記憶装置の製造
方法は、半導体基板に素子分離領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、前記半導体基板中に前記ゲート電極に
隣接するソースおよびドレイン領域を形成する工程と、
前記ゲート電極および前記半導体基板上に第１の層間絶
縁膜を形成する工程と、前記第１の層間絶縁膜の一部を
前記ソースまたはドレイン領域が露出するまで開口して
第１の接続孔を形成する工程と、前記第１の接続孔の内
部にのみ第１の導電膜を形成して第１の埋め込み電極を
形成する工程と、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜および前記第１の層間絶縁膜の一
部を開口して前記第１の接続孔が形成されていない前記
ソースまたはドレイン領域を露出して第２の接続孔を形
成する工程と、前記第２の接続孔を介して前記ソースま
たはドレイン領域に接続する第１の配線層を形成する工
程と、第３の層間絶縁膜を形成する工程と、前記第３の
層間絶縁膜および前記第２の層間絶縁膜の一部を前記第
１の埋め込み電極が露出するまで開口して第３の接続孔
を形成する工程と、前記第３の接続孔の内部にのみ第２
の導電膜を形成して第２の埋め込み電極を形成する工程
と、前記第２の埋め込み電極に接続するように第１の導
電層を形成する工程と、この第１の導電層の一部を除去
して蓄積電極を形成する工程と、前記蓄積電極を覆うよ
うに誘電体層を形成する工程と、この誘電体層上に第２
の導電層を形成する工程と、この第２の導電層上に保護
層を形成する工程と、この保護層および第２の導電層の
一部を除去して前記誘電体層を介して前記蓄積電極に対
向しその上に保護層が積層されたプレート電極を形成す
る工程と、第４の層間絶縁膜を形成する工程と、この第
４の層間絶縁膜上に保護膜を形成する工程と、前記第２
の導電層が存在する領域の前記保護膜を除去する工程
と、化学機械的研磨法を用いて前記第４の層間絶縁膜を
前記保護層が露出するまで研磨する工程と、前記保護膜
を除去する工程と、第５の層間絶縁膜を形成する工程
と、少なくとも前記第５の層間絶縁膜と前記保護層の一
部を少なくとも前記第２の導電層を露出するまで開口し
て第４の接続孔を形成する工程と、前記第４の接続孔を
介して少なくとも前記第２の導電層に接続される第２の
配線層を形成する工程とを具備し、前記研磨工程におい
て前記保護層および前記保護膜の研磨率が前記第４の層
間絶縁膜の研磨率に比べて小さくなるように研磨条件が
設定されていることを特徴とする。

【００４８】また、本発明による半導体記憶装置の製造
方法は、半導体基板に素子分離領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、前記半導体基板中に前記ゲート電極に
隣接するソースおよびドレイン領域を形成する工程と、
前記ゲート電極および前記半導体基板上に第１の層間絶
縁膜を形成する工程と、前記第１の層間絶縁膜の一部を
前記ソースまたはドレイン領域が露出するまで開口して
第１の接続孔を形成する工程と、前記第１の接続孔の内
部にのみ第１の導電膜を形成して第１の埋め込み電極を
形成する工程と、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜および前記第１の層間絶縁膜の一
部を開口して前記第１の接続孔が形成されていない前記
ソースまたはドレイン領域を露出して第２の接続孔を形
成する工程と、前記第２の接続孔を介して前記ソースま
たはドレイン領域に接続する第１の配線層を形成する工
程と、第３の層間絶縁膜を形成する工程と、前記第３の
層間絶縁膜および前記第２の層間絶縁膜の一部を前記第
１の埋め込み電極が露出するまで開口して第３の接続孔
を形成する工程と、前記第３の接続孔の内部にのみ第２
の導電膜を形成して第２の埋め込み電極を形成する工程
と、前記第２の埋め込み電極に接続するように第１の導
電層を形成する工程と、この第１の導電層の一部を除去
して蓄積電極を形成する工程と、前記蓄積電極を覆うよ
うに誘電体層を形成する工程と、この誘電体層上に第２
の導電層を形成する工程と、この第２の導電層の一部を
除去して前記誘電体層を介して前記蓄積電極に対向する
プレート電極を形成する工程と、第４の層間絶縁膜を形
成する工程と、この第４の層間絶縁膜上に保護膜を形成
する工程と、前記第２の導電層が存在する領域の前記保
護膜を除去する工程と、化学機械的研磨法を用いて前記
第２の導電層が存在する領域の前記第４の層間絶縁膜の
表面の高さと前記保護膜の表面の高さとが等しくまで前
記第４の層間絶縁膜を除去する工程と、前記保護膜を除
去する工程と、化学機械的研磨法を用いて前記第４の層
間絶縁膜を前記第２の導電層が露出するまで研磨する工
程と、第５の層間絶縁膜を形成する工程と、少なくとも
前記第５の層間絶縁膜の一部を少なくとも前記第２の導
電層を露出するまで開口して第４の接続孔を形成する工
程と、前記第４の接続孔を介して少なくとも前記第２の
導電層に接続される第２の配線層を形成する工程とを具
備し、前記研磨工程において前記第２の導電層および前
記保護膜の研磨率が前記第４の層間絶縁膜の研磨率に比
べて小さくなるように研磨条件が設定されていることを
特徴とする。

【００４９】また、本発明による半導体記憶装置の製造
方法は、半導体基板に素子分離領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、前記半導体基板中に前記ゲート電極に
隣接するソースおよびドレイン領域を形成する工程と、
前記ゲート電極および前記半導体基板上に第１の層間絶
縁膜を形成する工程と、前記第１の層間絶縁膜の一部を
前記ソースまたはドレイン領域が露出するまで開口して
第１の接続孔を形成する工程と、前記第１の接続孔の内
部にのみ第１の導電膜を形成して第１の埋め込み電極を
形成する工程と、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜および前記第１の層間絶縁膜の一
部を開口して前記第１の接続孔が形成されていない前記
ソースまたはドレイン領域を露出して第２の接続孔を形
成する工程と、前記第２の接続孔を介して前記ソースま
たはドレイン領域に接続する第１の配線層を形成する工
程と、第３の層間絶縁膜を形成する工程と、前記第３の
層間絶縁膜および前記第２の層間絶縁膜の一部を前記第
１の埋め込み電極が露出するまで開口して第３の接続孔
を形成する工程と、前記第３の接続孔の内部にのみ第２
の導電膜を形成して第２の埋め込み電極を形成する工程
と、前記第２の埋め込み電極に接続するように第１の導
電層を形成する工程と、この第１の導電層の一部を除去
して蓄積電極を形成する工程と、前記蓄積電極を覆うよ
うに誘電体層を形成する工程と、この誘電体層上に第２
の導電層を形成する工程と、この第２の導電層上に保護
層を形成する工程と、この保護層および前記第２の導電
層の一部を除去して前記誘電体層を介して前記蓄積電極
に対向しその上に保護層が積層されているプレート電極
を形成する工程と、第４の層間絶縁膜を形成する工程
と、この第４の層間絶縁膜上に保護膜を形成する工程
と、前記第２の導電層が存在する領域の前記保護膜を除
去する工程と、化学機械的研磨法を用いて前記第２の導
電層が存在する領域の前記第４の層間絶縁膜の表面の高
さと前記保護膜の表面の高さとが等しくまで前記第４の
層間絶縁膜を除去する工程と、前記保護膜を除去する工
程と、化学機械的研磨法を用いて前記第４の層間絶縁膜
を前記保護層が露出するまで研磨する工程と、第５の層
間絶縁膜を形成する工程と、少なくとも前記第５の層間
絶縁膜と前記保護層の一部を少なくとも前記第２の導電
層を露出するまで開口して第４の接続孔を形成する工程
と、前記第４の接続孔を介して少なくとも前記第２の導
電層に接続される第２の配線層を形成する工程とを具備
し、前記研磨工程において前記保護層および前記保護膜
の研磨率が前記第４の層間絶縁膜の研磨率に比べて小さ
くなるように研磨条件が設定されていることを特徴とす
る。

【００５０】このように、本発明の半導体記憶装置は、
第１の導電層と同一の層により構成される第３の導電層
とキャパシタ絶縁膜と同一の層により構成される絶縁膜
と第２の導電層と同一の層により構成される第４の導電
層とにより構成されるダミーパターンを具備するため、
このようなダミーパターンを周辺回路領域に配置するこ
とにより、第１の導電層とキャパシタ絶縁膜と第３の導
電層とにより構成されるキャパシタを具備するセル領域
と、このようなキャパシタを通常は具備しない周辺回路
領域との間の段差を低減することができる。

【００５１】また、ダミーパターンは、第１の導電層と
同一の層により構成される第３の導電層とキャパシタ絶
縁膜と同一の層により構成される絶縁膜と第２の導電層
と同一の層により構成される第４の導電層とにより構成
されるため、セル領域のキャパシタを形成する時に同時
にダミーパターンを形成することができる。このように
新たな工程を追加する必要がないため、製造工程を複雑
化することなく、高集積化ができる。

【００５２】さらに、第３の導電層は半導体基板と接続
されないように構成されているため、第３の導電層と半
導体基板とを接続するため接続孔または埋め込み電極等
を形成する必要がない。このため、ダミーパターンの下
方の素子構造に影響を与えずに、ダミーパターンを形成
して、セル領域と周辺回路領域の段差を低減することが
できる。

【００５３】また、通常、セル領域と周辺回路領域で
は、その構造が異なるため、第３の導電層と半導体基板
を接続するためには、セル領域と周辺領域とで異なる工
程を必要とする可能性がある。このため、本発明の半導
体記憶装置のように、第３の導電層と半導体基板とが接
続されないような構造とすることにより、工程を複雑化
っすることなく段差を低減することができる。

【００５４】また、本発明の半導体記憶装置では、前述
と同様にダミーパターンを具備するため、セル領域と周
辺回路領域との間の段差を低減することができる。

【００５５】さらに、第３の導電層が半導体記憶素子を
構成するソースまたはドレイン領域以外に形成されてい
る半導体基板中の拡散層と接続されるように構成されて
いるため、第３の導電層を拡散層を接続する配線層とし
て使用することが可能となり、より高集積化を図ること
ができる。

【００５６】さらに、第３の導電層がこの第３の導電層
に接続されている前記拡散層とこの拡散層に接続されて
いる配線層とを介してゲート電極に接続されるように構
成されている本発明の半導体記憶装置では、第３の配線
層がゲート電極に接続されているため、第３の導電層を
ゲート電極を接続する配線層として使用することができ
る。通常は、第１の導電層とゲート電極が直接接続され
ることはないため、第１の導電層と同一の層で構成され
る第３の導電層もゲート電極と直接接続されることはな
い。これに対して、本発明のように、第３の導電層と半
導体基板の拡散層とを接続し、この拡散層とゲート電極
とを接続することにより、第３の導電層とゲート電極と
を接続することが可能となる。このようにして、第３の
導電層をゲート電極を接続する配線層として使用するこ
とが可能となり、パターン設計の自由度を向上させて、
高集積化を達成することができる。

【００５７】また、第４の導電層がフローティングとな
るように構成されている本発明の半導体記憶装置では、
第４の導電層に電位を印加するための接続孔または電極
等を形成する必要がないため、製造工程を複雑化するこ
となく、セル領域と周辺回路領域との間の段差を低減す
ることができる。

【００５８】さらに、第４の導電層に接続される配線層
を具備する本発明の半導体記憶装置では、第４の導電層
を、配線層の間を接続する局所的な配線層として使用す
ることができるため、パターン設計の自由度が向上し、
高集積化を図ることが可能となる。

【００５９】また、第４の導電層に接続される配線層を
具備し第３の導電層がフローティングとなるように構成
されている本発明の半導体記憶装置では、第４の導電層
を配線層として使用することができるため、設計の自由
度を向上することができる。さらに、第３の導電層がフ
ローティングとなるように構成されているため、第３の
導電層を他の配線層に接続するための工程を追加する必
要がない。特に第４の導電層はダミーパターンの上層に
構成されるため、これに接続される配線層を形成するこ
とは容易であるが、これに比べて、ダミーパターンの下
層に構成される第３の導電層に接続される配線層を形成
することは困難である。このため、本発明のように、第
４の導電層に接続される配線層を形成し、第３の導電層
をフローティングとすることにより、工程を複雑化する
ことなく、段差を低減し、さらに、配線層として使用す
ることができる導電層を一層増加させることが可能とな
り、とえい高集積化することができる。

【００６０】また、第４の導電層により配線層が構成さ
れる本発明の半導体記憶装置では、前述のように、第４
の導電層はダミーパターンの上層に構成されているた
め、第４の導電層に接続する他の配線層を容易に形成す
ることができる。このため、工程を複雑化することな
く、配線層として使用することができる導電層を一層増
加させることが可能となり、高集積化を図ることができ
る。

【００６１】さらに、第４の導電層および前記誘電体層
を貫通する接続孔と、この接続孔を介して第３の導電層
に接続される配線層とを具備する本発明の半導体記憶装
置では、ダミーパターンの下層に構成されている第３の
配線層に到達するように、ダミーパターンの上層に構成
されている第４の導電層と誘電体膜層とを貫通する接続
孔を具備することにより、配線層を第３の導電層に容易
に接続することができる。このようにして、第３の導電
層を配線層間を接続する配線層として容易に使用するこ
とができるようになり、半導体記憶装置の高集積化を図
ることが可能となる。

【００６２】また、第３の導電層と第４の導電層とがそ
れぞれ異なる配線層を構成する本発明による半導体記憶
装置では、第３の導電層と第４の導電層とを異なる配線
層として使用することができるため、配線層が２層増加
されたことになり、設計の自由度を大幅に向上すること
ができる。ここで、前述のように、第３の導電層は第１
の導電層と第４の導電層は第２の導電層と同一の層で構
成されるため、工程を追加することなく、配線層を増加
させて高集積化を達成することが可能となる。

【００６３】さらに、第４の導電層は電源線に接続され
ている本発明による半導体記憶装置では、通常、最も多
用される電源線を第４の導電層に接続して、第４の導電
層を電源線として使用することにより、電源線を構成す
る通常の配線の数を低減することができる。このため、
パターン設計の自由度を向上させることができ、高集積
化を達成することができる。また、セル領域と周辺回路
領域との間の段差を低減するためには、ダミーパターン
を周辺回路領域の全領域にわたり広く分布させることが
好ましい。このため、第４の導電層を電源線として使用
することにより、電源線を周辺回路領域の全領域にわた
り広く分布させることができ、半導体記憶装置の高集積
化を図ることが可能となる。

【００６４】さらに、第２または第４の導電層上に保護
膜を具備する本発明による半導体記憶装置では、プレー
ト電極による段差を平坦化するためにプレート電極を構
成する第２の導電層またはダミープレート電極を構成す
る第４の導電層上の層間絶縁膜を除去する時に、この保
護膜をストッパ層として例えば研磨等の除去工程を行う
ことができるため、プレート電極またはダミープレート
電極が直接損傷を受けることを防止することができる。

【００６５】また、この保護膜は、プレート電極または
ダミープレート電極を加工するためのリソグラフィー工
程において、プレート電極を構成する第２の導電層また
はダミープレート電極を構成する第４の導電層からの光
の反射を防止する反射防止膜として機能するため、リソ
グラフィーの解像度を向上することができる。

【００６６】また、本発明による半導体記憶装置の製造
方法では、プレート電極を構成する第２の導電層上に第
２の層間絶縁膜を形成し、研磨法を用いて第２の層間絶
縁膜を前記第２の導電層が露出するまで除去するが、第
２の導電層の研磨率が前記第２の層間絶縁膜の研磨率に
比べて小さくなるように研磨条件が設定されているた
め、第２の導電膜をストッパ材として研磨を行うことが
可能である。このため、露出された第２の導電層の表面
とこの第２の導電層の間の空間に埋め込まれた第２の層
間絶縁膜の表面とは高さがほぼ一様となる。このように
して、プレート電極が存在する領域とプレート電極が存
在しない領域との間の段差を低減することができる。

【００６７】特に、通常プレート電極を具備するセル領
域以外の周辺回路領域にもダミーパターンを配置する場
合には、上記の製造方法によりセル領域と周辺回路領域
との段差をほぼ完全になくすことができる。

【００６８】また、本発明の半導体記憶装置の製造方法
では、プレート電極を構成する第２の導電層が形成され
ている領域以外の第２の層間絶縁膜上に保護膜を形成
し、研磨法を用いて第２の層間絶縁膜を第２の導電層が
露出するまで除去するが、研磨法による保護膜および第
２の導電層の研磨率が第２の層間絶縁膜の研磨率に比べ
て小さくなるように研磨条件が設定されているため、保
護膜および第２の導電層をストッパ材として研磨を行う
ことができる。すなわち、通常プレート電極が形成され
ていない周辺回路領域に形成されている第２の層間絶縁
膜を保護膜により研磨されないように保護して残存させ
ることができる。このため、第２の層間絶縁膜の膜厚を
適宜調整することにより、露出された第２の導電層の表
面と保護膜の表面の高さとをほぼ等しくすることができ
るため、保護膜を除去した後の残存する第２の層間絶縁
膜の表面と第２の導電層の表面との間の段差を低減する
ことができる。このようにして、セル領域と周辺回路領
域との間の段差を低減することができる。

【００６９】また、本発明の半導体記憶装置の製造方法
では、プレート電極を構成する第２の導電層が形成され
ている領域以外の第２の層間絶縁膜上に保護膜を形成
し、第２の層間絶縁膜の表面の高さと保護膜の表面の高
さとが等しくなるまで研磨法を用いて第２の層間絶縁膜
を除去し、保護膜を除去した後に、さらに研磨法を用い
て第２の層間絶縁膜を第２の導電層が露出するまで除去
するが、上記の半導体記憶装置の製造方法の場合と同様
に、研磨法による保護膜および第２の導電層の研磨率が
第２の層間絶縁膜の研磨率に比べて小さくなるように研
磨条件が設定されているため、保護膜および第２の導電
層をストッパ材として研磨することができる。このた
め、露出された第２の導電層の表面の高さと残存する第
２の層間絶縁膜の表面の高さとを等しくすることができ
る。

【００７０】特に、上記の半導体記憶装置の製造方法の
場合には、第２の導電層の表面と保護膜の表面の高さと
をほぼ等しくすることができるため、保護膜を除去した
後には保護膜の膜厚に起因した段差が生じる。これに対
して、本発明の半導体記憶装置の製造方法の場合には、
まず第２の導電膜上の第２の層間絶縁膜の表面の高さと
保護膜の表面の高さとが等しくなるように研磨を行い、
保護膜を除去した後に、再び第２の層間絶縁膜を研磨す
ることにより、保護膜の下に残存していた第２の層間絶
縁膜の表面の高さと第２の導電膜の表面の高さとを等し
くすることができる。このようにして、保護膜の膜厚に
起因した段差をなくし、第２の導電膜の表面の高さと第
２の層間絶縁膜の表面の高さを完全に等しくして、セル
領域と周辺回路領域の段差をなくすことが可能となる。

【００７１】さらに、本発明による半導体記憶装置の製
造方法では、前述の半導体記憶装置の製造方法に対し
て、第２の導電層上に保護層を形成し、研磨法により保
護層が露出するまで第２の層間絶縁膜を除去するため、
この保護層により第２の導電膜が直接研磨されることを
防止することができる。このため、第２の導電膜が損傷
を受ける可能性を低減することができる。

【００７２】また、本発明による半導体記憶装置の製造
方法では、前述の製造方法を、半導体基板上のゲート電
極と、このゲート電極に隣接するように前記半導体基板
中に形成されたソースおよびドレイン領域と、前記ゲー
ト電極上に層間絶縁膜を介して構成されている第１の導
電層とこの第１の導電層に誘電体層を介して対向するよ
うに形成されている第２の導電層とを具備し、前記第１
の導電層は前記ソースまたはドレイン領域の一方に接続
するように構成されている半導体記憶装置に適用してい
るため、前述と同様の理由により、半導体記憶装置の通
常プレート電極を具備するセル領域とプレート電極を具
備しない周辺回路領域の段差を低減し、高集積化を図る
ことができる。

【００７３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。各図面は、本発明の半導体
記憶装置の断面図を示し、図中、領域Ａはメモリーセル
が集積されているセル領域、領域Ｂはセル領域以外の周
辺回路領域を示している。また、Ｔ１およびＴ２は、メ
モリーセルを構成するトランジスタを示し、Ｔ３は、周
辺回路に用いられるトランジスタを示している。

【００７４】図１乃至図４は、本発明の第１の実施の形
態による半導体記憶装置の製造方法である。

【００７５】まず、従来と同様にして、半導体基板１上
に素子分離領域２と、例えばＴ１〜Ｔ３等のトランジス
タと、ビット線１７と、蓄積電極２３と絶縁膜２４とプ
レート電極２５とから構成されるキャパシタとを形成し
て、例えば図１のような構造を得る。図１は、従来の技
術において述べた図２５と同様の状態を示している。

【００７６】次に、従来と異なり、図２に示すように、
例えばプラズマＴＥＯＳ等の層間絶縁膜２６を堆積し、
さらに、例えばカーボン等の保護膜３７を堆積する。こ
の保護膜３７は後にＣＭＰ（化学機械的研磨）法を用い
て層間絶縁膜２６を研磨する時に、研磨を停止するスト
ッパ材として使用される。このため、ここで用いられる
ＣＭＰ法による研磨に対する研磨率が小さい材料を用い
る。また、層間絶縁膜２６の堆積膜厚は、蓄積電極の膜
厚すなわち第１の金属膜２２の膜厚と第２の金属膜２３
の膜厚とを合計した膜厚程度とする。また、層間絶縁膜
２６の堆積膜厚と保護膜３７の堆積膜厚とを合計した膜
厚が、高誘電体膜２４の膜厚とプレート電極２５の膜厚
と層間絶縁膜２６とを合計した膜厚にほぼ等しくなるよ
うに、層間絶縁膜２６および保護膜３７の膜厚を適宜設
定する。

【００７７】次に、図２に示すように、例えば周辺回路
領域Ｂ等の、セル領域Ａ以外の所望の領域を覆うよう
に、例えばリソグラフィー法を用いてレジスト膜３８を
形成する。さらに、このレジスト膜３８をマスクとして
例えばドライエッチング法を用いて保護膜３７をエッチ
ング除去し、例えば周辺回路領域Ｂだけに保護膜３７を
残存させる。

【００７８】次に、レジスト膜３８を除去した後、図３
に示すように、例えばＣＭＰ法を用いて層間絶縁膜２６
を研磨する。ここで、この研磨に対して、プレート電極
２５が第１のストッパ材として、保護膜３７が第２のス
トッパ材として機能するように、研磨条件を設定する。
また、前述のように、層間絶縁膜２６と保護膜３７との
膜厚を設定しているため、プレート電極２５の表面とプ
レート電極２５上の層間絶縁膜２６の表面と保護膜３７
の表面とがほぼ等しい高さとなる。

【００７９】この後、保護膜３７を除去する。さらに、
図４に示すように、例えばプラズマＴＥＯＳ膜等の層間
絶縁膜３９を形成する。この後は、従来と同様に、通常
のリソグラフィー法とエッチング技術を用いて接続孔２
７を開口し、例えばＴｉおよびＴｉＮの積層膜等のバリ
アメタル膜２８を堆積し、さらに、例えばＷ膜２９を、
接続孔２７の内部のみに選択的に堆積して埋め込み電極
を形成する。続いて、例えばＴｉおよびＴｉＮの積層膜
等のバリアメタル膜３０と例えばＡｌ膜３１とを堆積
し、例えば通常のリソグラフィー法とドライエッチング
技術を用いて、Ａｌ膜３１とバリアメタル膜３０とをエ
ッチングしてＡｌ配線層を形成する。

【００８０】さらに、図示していないが、従来と同様
に、例えばプラズマＴＥＯＳ等の層間絶縁膜を形成し、
接続孔を開口した後に、第２のＡｌ配線層を形成して、
保護膜を形成し、パッド電極領域の保護膜を除去して、
半導体記憶装置が完成する。

【００８１】このように、本発明の第１の実施の形態で
は、プレート電極２５の表面とほぼ等しい表面高さを有
するように保護膜３７を形成し、このプレート電極２５
と保護膜３７とをストッパ材として研磨を行うことが、
特徴である。

【００８２】このため、プレート電極２５の表面の高さ
と研磨後に残存する層間絶縁膜２６の表面の高さとをほ
ぼ等しくすることが可能となり、セル領域Ａと周辺回路
領域Ｂとの間の段差を層間絶縁膜２６により平坦化する
ことができる。

【００８３】また、プレート電極２５と保護膜３７とを
ストッパ材として研磨を行うため、研磨速度または研磨
時間等がばらついた場合にも、ストッパ材により確実に
研磨を停止することができる。このため、レジストを用
いたエッチバックにより平坦化を行う従来の方法に比べ
て、研磨速度または研磨時間等を厳密に設定する必要が
なく、容易に平坦化を行うことが可能となる。

【００８４】さらに、層間絶縁膜２６を保護膜３７によ
り保護するため、この平坦化工程後に残存する膜厚は、
エッチング速度のばらつき等に影響されず、常に堆積膜
厚と等しくなる。このため、接続孔２７を形成する時に
エッチング時間等を容易に設定することができ、接続孔
２７が十分に開口されずに例えばＡｌ配線層と下層の配
線層とが接続されない等の問題を防止することができ
る。

【００８５】次に、本発明の第２の実施の形態につい
て、図５乃至図８を用いて説明する。プレート電極２５
の形成までは、前述の第１の実施の形態と同様にして行
うことができるため、ここでは説明を省略する。

【００８６】次に、図５に示すように、例えばプラズマ
ＴＥＯＳ膜等の層間絶縁膜２６と保護膜３７とを堆積す
るが、その堆積膜厚が前述の第１の実施の形態と異な
る。すなわち、本実施の形態では、層間絶縁膜２６の堆
積膜厚を、蓄積電極の膜厚すなわち第１の金属膜２２の
膜厚と第２の金属膜２３の膜厚とを合計した膜厚より厚
くなるように設定する。また、層間絶縁膜２６の堆積膜
厚と保護膜３７の堆積膜厚とを合計した膜厚は、前述の
第１の実施の形態と同様に、高誘電体膜２４の膜厚とプ
レート電極２５の膜厚と層間絶縁膜２６とを合計した膜
厚にほぼ等しくなるように、層間絶縁膜２６および保護
膜３７の膜厚を適宜設定する。

【００８７】次に、前述の第１の実施の形態と同様にし
て、セル領域Ａ以外の例えば周辺回路領域Ｂ等を覆うよ
うに、レジスト膜３８を形成し、このレジスト膜３８を
マスクに保護膜３７をエッチングする。

【００８８】さらに、図６に示すように、レジスト膜３
８を除去した後に、保護膜３７をストッパ材として、例
えばＣＭＰ法により層間絶縁膜２６を研磨する。ここ
で、前述のように、層間絶縁膜２６の堆積膜厚が蓄積電
極の膜厚より厚いため、図６に示すように、プレート電
極２５上に層間絶縁膜２６を残存させることができる。

【００８９】さらに、保護膜３７を除去した後に、図７
に示すように、プレート電極２５をストッパ材として、
例えばＣＭＰ法を用いて、プレート電極２５の表面と層
間絶縁膜２６の表面とが完全に平坦となるように、層間
絶縁膜２６を研磨する。

【００９０】この後は、図８に示すように、例えばプラ
ズマＴＥＯＳ等の層間絶縁膜２９を形成し、前述の第１
の実施の形態と同様にして、Ａｌ配線層等を形成し、半
導体記憶装置が完成する。

【００９１】このように、本発明の第２の実施の形態で
は、第１の実施の形態に対して、蓄積電極の厚さより厚
い層間絶縁膜２６を堆積するということと、セル領域以
外の領域に形成された保護膜３７をストッパ材として層
間絶縁膜２６の研磨を行った後に、さらに保護膜３７を
除去し、プレート電極２５をストッパ材として研磨を行
うこととが、特徴である。

【００９２】前述の第１の実施の形態では、プレート電
極２５と保護膜３７とをストッパ材として層間絶縁膜２
６の研磨を行うため、保護膜３７を除去した後に、この
保護膜３７の膜厚に相当する段差が層間絶縁膜２６の表
面に生じていた。これに対して、本実施の形態では、前
述の第１の実施の形態において得られる効果に加えて、
この保護膜３７に起因して層間絶縁膜２６の表面に生じ
る断差をなくすことができる。このため、Ａｌ配線層を
形成する時の加工がさらに容易になる。

【００９３】次に、第３の実施の形態について、図９乃
至図１１を用いて説明する。

【００９４】まず、蓄積埋め込み電極２０を形成するま
では、前述の第１または第２の実施の形態と同様にする
ことができるため、説明を省略する。

【００９５】次に、図９に示すように、蓄積電極を構成
する例えばＴａＮ膜等の第１の金属膜２２および例えば
Ｒｕ膜等の第２の金属膜２３を堆積する。この後、例え
ば通常のリソグラフィー法とエッチング技術を用いて第
１および第２の金属膜をエッチングし、蓄積電極を形成
するが、この時に、図９に示すように、ダミー蓄積電極
２２´、２３´を形成する。

【００９６】続いて、例えばＢａＳｒＴｉＯ膜等の高誘
電体膜２４を形成し、さらに，この高誘電体膜２４上に
例えばＲｕ膜等の第３の金属膜を形成する。

【００９７】次に、通常のリソグラフィー法をエッチン
グ技術を用いて第３の金属膜をエッチングし、プレート
電極２５を形成するが、この時、先に形成されたダミー
蓄積電極を覆うように、ダミープレート電極２５´を形
成する。

【００９８】さらに、例えばプラズマＴＥＯＳ等の層間
絶縁膜２６を形成する。

【００９９】次に、図１０に示すように、プレート電極
２５およびダミープレート電極２５´をストッパ材とし
て、例えばＣＭＰを用いて層間絶縁膜２６をエッチング
して、平坦化を行う。

【０１００】この後、図１１に示すように、例えばプラ
ズマＴＥＯＳ等の層間絶縁膜３９を堆積する。さらに、
例えば通常のリソグラフィー法とエッチング技術を用い
て、接続孔２７を開口する。ここで、この接続孔は、例
えばダミープレート電極２５´と高誘電体膜２４とを貫
通して、ダミー蓄積電極２２´、２３´に到達するよう
に、形成することが可能である。

【０１０１】また、この時に、プレート電極２５に到達
する接続孔を同時に形成することも可能である。ここ
で、プレート電極２５に到達する接続孔を開口する部分
にもダミー蓄積電極２２´、２３´を形成しておくこと
が望ましい。このようにすることにより、ダミープレー
ト電極２５´領域とプレート電極２５領域とが同様に構
成されるため、同時に接続孔を開口する時に、エッチン
グ時間等の設定が容易になる。

【０１０２】この後は、前述の第１または第２の実施の
形態と同様にして、Ａｌ配線層等を形成して、半導体記
憶装置が完成する。

【０１０３】このように、本発明の第３の実施の形態で
は、セル領域Ａ以外の領域にダミー蓄積電極２２´、２
３´およびダミープレート電極２５´を形成し、このダ
ミープレート電極２５´とプレート電極２５とをストッ
パ材として研磨を行うことが、特徴である。

【０１０４】このようにすることにより、前述の第１ま
たは第２の実施の形態のように、ストッパ材として保護
膜３７を形成する必要がなくなる。このため、前述の第
１の実施の形態による効果に加えて、さらに工程を簡略
化することが可能となる。

【０１０５】また、本実施の形態では、ダミープレート
電極２５´およびダミー蓄積電極２３´に到達するよう
に、接続孔２７を開口することが、特徴である。

【０１０６】このようにすることにより、例えばＡｌ配
線層の間を接続する手段として、ダミープレート電極２
５´またはダミー蓄積電極２３´を使用することができ
るため、パターン設計の自由度を向上することができ
る。

【０１０７】さらに、本実施の形態では、ダミープレー
ト電極２５´およびダミー蓄積電極２３´に到達するよ
うに接続孔２７を開口する時に、プレート電極２５に到
達する接続孔２７を同時に開口することができる。ここ
で、これらに到達する接続孔２７の深さはほぼ等しいた
め、接続孔の形成が非常に容易になる。また、接続孔２
７の内部に導電性材料を選択的に形成して埋め込み電極
を形成することも容易に可能となる。

【０１０８】また、上記の第３の実施の形態では、ダミ
ー蓄積電極２３´に到達するように接続孔２７を形成し
たが、本発明の第４の実施の形態として、図１２に示す
ように、ダミープレート電極に到達するように接続孔２
７を形成することも可能である。

【０１０９】この第４の実施の形態では、前述の第３の
実施の形態と同様の効果を有する。

【０１１０】次に、第５の実施の形態について、図１３
乃至図１５を用いて説明する。

【０１１１】図１３に示すように、前述の第３または第
４の実施の形態と同様にして、蓄積電極２２、２３およ
びダミー蓄積電極２２´、２３´と、プレート電極２５
およびダミープレート電極２５´とを形成する。ただ
し、ダミー蓄積電極２２´が拡散層６に接続されていな
かった前述の第３または第４の実施の形態と異なり、本
実施の形態では、ダミー蓄積電極２２´が例えば埋め込
み電極１２´および２０´、２１´を介してトランジス
タＴ３の拡散層６に接続されている。この埋め込み電極
１２´および２０´、２１´は、セル領域Ａのトランジ
スタＴ１およびＴ２の拡散層６ａと蓄積電極２２とを接
続する埋め込み電極１２および２０、２１と同時に形成
することができる。

【０１１２】この後は、図１４に示すように、前述の第
３または第４の実施の形態と同様にして、層間絶縁膜２
６を平坦化する。

【０１１３】さらに、図１５に示すように、層間絶縁膜
３９を形成して、例えば前述の第３の実施の形態と同様
に、ダミー蓄積電極２３´に到達する接続孔２７を開口
して、Ａｌ配線層を形成する。

【０１１４】このように、本発明の第５の実施の形態
は、ダミー蓄積電極２２´と例えば拡散層６とが接続さ
れていることが特徴である。

【０１１５】前述の第３の実施の形態では、ダミー蓄積
電極２２´および２３´はＡｌ配線とのみ接続されてお
り、拡散層６ダミー蓄積電極２２´の下層の配線層とは
接続されていなかったため、ダミー蓄積電極２２´、２
３´は、Ａｌ配線層の間の局所的な接続層としてのみ使
用することが可能であった。これに対して、本実施の形
態では、ダミー電極蓄積２２´と拡散層６とが接続され
ているため、前述の第３の実施の形態による効果に加え
てさらに、ダミー蓄積電極２２´、２３´を独立した配
線層として使用することが可能となる。

【０１１６】また、図１５に示すように、ダミー蓄積電
極２２´は、拡散層６を介して例えばビット線１６、１
７と接続することが可能であり、また、例えば拡散層６
とビット線１６、１７とを介してゲート電極５´と接続
することも可能となる。これにより、パターン設計の自
由度が非常に拡大される。

【０１１７】次に、第６の実施の形態について、図１６
を用いて説明する。

【０１１８】本実施の形態においても、上記の第５の実
施の形態と同様に、メモリーセルを構成する蓄積電極２
２、２３のみでなく、所望の領域にダミー蓄積電極２２
´、２３´とダミープレート電極とが形成されている。
また、ダミー蓄積電極２２´は埋め込み電極１２´およ
び２０´、２１´を介して拡散層６に接続されている。
ここで、上記の第５の実施の形態では、接続孔２７が
ダミー蓄積電極２３´に到達するように開口されていた
が、本実施の形態では、接続孔２７がダミープレート電
極２５´に到達するように開口されている点が、異な
る。すなわち、Ａｌ配線層はダミープレート電極２５´
に接続され、ダミー蓄積電極２２´、２３´はこれとは
独立して、拡散層６に接続されていることが本実施の形
態の特徴である。

【０１１９】このため、本発明の第６の実施の形態で
は、前述の第４の実施の形態による特徴に加えて、ダミ
ープレート電極とダミー蓄積電極とを、それぞれ別個の
配線層として使用することができるため、設計の自由度
を大幅に拡大することができるという効果を有する。

【０１２０】また、前述の第４の実施の形態では、ダミ
ー蓄積電極２２´、２３´がどの電極とも接続されてい
ないため、その電位が不安定であったが、本実施の形態
では、ダミー蓄積電極２２´、２３´が拡散層６に接続
されているため、ダミー蓄積電極２２´、２３´の電位
を任意の電位に固定することが可能となり、回路動作を
安定することができる。

【０１２１】次に、第７の実施の形態について、図１７
乃至図１９を用いて説明する。

【０１２２】前述の第５または第６の実施の形態と同様
にして、蓄積電極２２、２３およびダミー蓄積電極２２
´、２３´を形成し、高誘電体膜２４とプレート電極を
構成する第３の金属膜とを形成する。

【０１２３】この後、図１７に示すように、第３の金属
膜上に例えばプラズマＳｉＮ膜等の保護膜４０を形成す
る。この保護膜４０は、後に層間絶縁膜２６を平坦化す
る時の研磨に対するストッパ材として使用される。

【０１２４】次に、例えば通常のリソグラフィー法とエ
ッチング技術を用いて、保護膜４０と第３の金属膜とを
エッチングして、プレート電極２５およびダミープレー
ト電極２５´を形成する。さらに、層間絶縁膜２６を堆
積し、図１８に示すように、保護膜４０をストッパ材と
して、例えばＣＭＰ法により層間絶縁膜２６を研磨す
る。

【０１２５】この後は、例えば前述の第６の実施の形態
と同様にして、層間絶縁膜３９を形成し、Ａｌ配線等を
形成して、半導体記憶装置が完成する。

【０１２６】このように、本発明の第７の実施の形態で
は、プレート電極２５およびダミープレート電極２５´
上に保護膜４０を形成し、この保護膜４０をストッパ材
として層間絶縁膜２６の研磨を行うことが特徴である。

【０１２７】このようにすることにより、上記の第６の
実施の形態による効果に加えて、例えばＣＭＰ等の研磨
により、プレート電極が直接ダメージを受けることを防
止することができる。

【０１２８】さらに、第３の金属膜を加工してプレート
電極２５およびダミープレート電極２５´を形成するた
めのレジスト膜を露光する時に、下層の第３の金属膜か
らの光の反射を保護膜４０により防止することができる
ため、リソグラフィーの解像度を向上することができ
る。特に、周辺回路領域では、ダミー蓄積電極２２´に
よる段差が存在する部分においてダミープレート電極２
５´を加工する必要があり、このダミー蓄積電極２２´
の側壁面に形成された第３の金属膜からの光の反射によ
り、ダミープレート電極２５´のパターンが十分に解像
されない可能性がある。このため、保護膜４０を第２の
金属膜上に形成することにより、この保護膜４０が反射
防止膜として機能し、段差部分におけるリソグラフィー
の解像度を向上させることができる。これにより、特に
周辺回路領域において、微細なパターニングを行うこと
が可能となり、より高集積な半導体記憶装置を構成する
ことが可能となる。

【０１２９】ここで、保護膜４０の膜厚は、例えば露光
の波長と保護膜の屈折率とレジスト膜の膜厚とにより、
適宜設定することができる。

【０１３０】なお、本実施の形態では、一例として、上
記の第６の実施の形態に対して、保護膜４０を形成した
場合について説明したが、上記の第６の実施の形態のみ
ならず、前述の第１乃至第５の実施の形態に、本実施の
形態を適用して、保護膜４０を形成することも可能であ
る。

【０１３１】例えば、第８の実施の形態として、前述の
第２の実施の形態に、保護膜４０を形成した場合につい
て、図２０乃至図２３に示す。

【０１３２】この実施の形態では、プレート電極上の保
護膜４０と層間絶縁膜２６上の保護膜３７の２つの保護
膜が形成されていることが特徴である。

【０１３３】まず、図２０に示すように、プレート電極
２５を構成する第３の金属膜上に保護膜４０を形成し、
通常のリソグラフィー法とエッチング技術を用いて、保
護膜４０と第３の金属膜とをエッチングして、プレート
電極２５を形成する。さらに、層間絶縁膜２６と保護膜
３７を形成し、例えば通常のリソグラフィー法とエッチ
ング技術を用いて、レジスト膜３８をマスクとして、プ
レート電極２５が形成されている領域の保護膜３７を除
去する。

【０１３４】次に、第２の実施の形態と同様にして、図
２１に示すように、保護膜３７をストッパとして、例え
ばＣＭＰ法を用いて、層間絶縁膜２６を研磨する。この
時、プレート電極２５上の保護膜４０上の層間絶縁膜２
６が残存するように、層間絶縁膜２６の堆積膜厚を調整
しておく。

【０１３５】さらに、保護膜３７を除去した後に、図２
２に示すように、保護膜４０をストッパとして、例えば
ＣＭＰ法を用いて層間絶縁膜２６を研磨する。

【０１３６】この後は、前述の第２の実施の形態と同様
にして、層間絶縁膜３９を形成し、接続孔２７、Ａｌ配
線層等を形成する。

【０１３７】このように、本発明の第８の実施の形態で
は、前述の第２の実施の形態に対して、さらにプレート
電極２５上に保護膜が形成されているため、前述の第２
の実施の形態が有する効果に加えてさらに、ＣＭＰ等の
研磨によりプレート電極２５が直接ダメージを受けるこ
とを防止することができる。また、保護膜４０が反射防
止膜となり、リソグラフィー法の解像度を向上させるこ
とができる。

【０１３８】さらに、図２４は、本発明の第９の実施の
形態として、前述の第１の実施の形態に対して保護膜４
０を形成した場合を、図２５は、本発明の第１０の実施
の形態として、前述の第３の実施の形態に対して保護膜
４０を形成した場合を、図２６は、本発明の第１１の実
施の形態として、前述の第４の実施の形態に対して保護
膜４０を形成した場合を、図２７は、本発明の第１２の
実施の形態として、前述の第５の実施の形態に対して保
護膜４０を形成した場合を示している。

【０１３９】これらは、いずれの場合にも、前述の第１
または第３乃至第５の実施の形態が有する効果に加えて
さらに、ＣＭＰ等の研磨によりプレート電極２５が直接
ダメージを受けることを防止することができる。また、
前述の第７または第８の実施の形態と同様に、保護膜４
０が反射防止膜となり、リソグラフィー法の解像度を向
上させることができる。

【０１４０】なお、前述の実施の形態では、保護膜４０
としてプラズマＳｉＮ膜を使用したが、例えばＴｉＮ等
の第４の金属膜を用いることも可能である。このＴｉＮ
膜は、従来よりリソグラフィー工程における反射防止膜
として使用されており、リソグラフィーの解像度を大幅
に向上させるができる。これにより、プレート電極２５
またはダミープレート電極２５´を加工するためにリソ
グラフィー法を用いてレジスト膜を露光する時に、リソ
グラフィーの解像度を向上させて、微細なパターニング
を行うことが可能となり、より高集積な半導体記憶装置
を構成することが可能となる。

【０１４１】また、保護膜４０として金属膜を使用した
場合には、プレート電極２５およびダミープレート電極
２５´を構成するＲｕ等の第３の金属膜との間の、例え
ば密着性または熱膨脹率等の整合性が優れており、より
信頼性に優れた半導体記憶装置を構成することができ
る。

【０１４２】また、ダミープレート電極２５´を配線層
として用いる場合には、この配線層をダミープレート電
極２５´を構成する第３の金属膜と保護膜４０を構成す
る第４の金属膜との積層膜により構成することができる
ため、配線抵抗を低減することが可能となる。

【０１４３】さらに、保護膜４０として、Ｃを用いるこ
とも可能である。従来、Ｃは熱処理により半導体素子中
に侵入して素子特性に影響を与える可能性があったた
め、使用されなかった。しかし、近年の熱工程の低温化
により、Ｃを使用することが可能となりつつある。

【０１４４】Ｃは、ＳｉＮ膜に比べて、層間絶縁膜２６
の研磨に対して、より大きい選択比を得ることが可能で
ある。このため、ストッパ材として、ＳｉＮに比べてよ
り大きい効果を得ることができる。

【０１４５】また、例えばＳｉＮ膜またはＴｉＮ膜等と
同様に、リソグラフィーにおける反射防止膜としての効
果も有する。

【０１４６】また、これらの膜以外にも、例えばＣＭＰ
等の研磨に対して十分に研磨率の小さい膜であれば、他
の膜を保護膜４０として用いることが可能である。

【０１４７】

【発明の効果】以上のように、本発明による半導体記憶
装置および半導体記憶装置の製造方法では、セル領域と
周辺回路領域との間の段差を低減し、製造工程を複雑化
することなく、高集積化な半導体記憶装置を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。

【図２】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。

【図３】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。

【図４】本発明の第１の実施の形態による半導体記憶装
置の製造方法を示す断面図。

【図５】本発明の第２の実施の形態による半導体記憶装
置の製造方法を示す断面図。

【図６】本発明の第２の実施の形態による半導体記憶装
置の製造方法を示す断面図。

【図７】本発明の第２の実施の形態による半導体記憶装
置の製造方法を示す断面図。

【図８】本発明の第２の実施の形態による半導体記憶装
置の製造方法を示す断面図。

【図９】本発明の第３の実施の形態による半導体記憶装
置の製造方法を示す断面図。

【図１０】本発明の第３の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図１１】本発明の第３の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図１２】本発明の第４の実施の形態による半導体記憶
装置の断面図。

【図１３】本発明の第５の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図１４】本発明の第５の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図１５】本発明の第５の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図１６】本発明の第６の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図１７】本発明の第７の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図１８】本発明の第７の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図１９】本発明の第７の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図２０】本発明の第８の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図２１】本発明の第８の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図２２】本発明の第８の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図２３】本発明の第８の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図２４】本発明の第９の実施の形態による半導体記憶
装置の製造方法を示す断面図。

【図２５】本発明の第１０の実施の形態による半導体記
憶装置の製造方法を示す断面図。

【図２６】本発明の第１１の実施の形態による半導体記
憶装置の製造方法を示す断面図。

【図２７】本発明の第１２の実施の形態による半導体記
憶装置の製造方法を示す断面図。

【図２８】従来の半導体記憶装置を示す断面図。

【図２９】従来の半導体記憶装置の製造方法を示す断面
図。

【図３０】従来の半導体記憶装置の製造方法を示す断面
図。

【図３１】従来の半導体記憶装置を示す断面図。

【符号の説明】

１…半導体基板、２…素子分離領域、３…ゲート絶縁膜、４、７…絶縁膜、５…ゲート電極、６、８…ソースまたはドレイン領域、９…後酸化膜、１０、１３、１８、２６、３２、３９…層間絶縁膜、１１、１４、１９、２７…接続孔、１２、１５、２１、２９…埋め込み電極、１６、１７…ビット線、２０、２８、３０…バリアメタル、２２、２３…蓄積電極、２２´、２３´…ダミー蓄積電極、２４…キャパシタ絶縁膜、２５…プレート電極、２５´…ダミープレート電極、３１…Ａｌ配線層、３７、４０…保護膜、３３、３８…レジスト膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上のゲート電極と、このゲー
ト電極に隣接するように前記半導体基板中に形成された
ソースおよびドレイン領域とを備えているトランジスタ
と、このトランジスタの上方に層間絶縁膜を介して配置
され、第１の導電層とこの第１の導電層に誘電体層を介
して対向するように形成されている第２の導電層とによ
り構成されたキャパシタとを具備し、前記第１の導電層
は前記ソースまたはドレイン領域の一方に接続するよう
に構成されている半導体記憶素子を集積してなる半導体
記憶装置において、前記第１の導電層と同一の層により
構成される第３の導電層と前記誘電体層と同一の層によ
り構成される絶縁膜と前記第２の導電層と同一の層によ
り構成される第４の導電層とにより構成されているダミ
ーパターンを前記半導体記憶素子が形成されている領域
以外の位置に具備し、このダミーパターンの前記第３の
導電層は前記半導体基板と接続されないで電気的に分離
されていることを特徴とする半導体記憶装置。
【請求項２】半導体基板上のゲート電極と、このゲー
ト電極に隣接するように前記半導体基板中に形成された
ソースおよびドレイン領域とを備えているトランジスタ
と、このトランジスタの上方に層間絶縁膜を介して配置
され、第１の導電層とこの第１の導電層に誘電体層を介
して対向するように形成されている第２の導電層とによ
り構成されたキャパシタとを具備し、前記第１の導電層
は前記ソースまたはドレイン領域の一方に接続するよう
に構成されている半導体記憶素子を集積してなる半導体
記憶装置において、前記第１の導電層と同一の層により
構成される第３の導電層と前記誘電体層と同一の層によ
り構成される絶縁膜と前記第２の導電層と同一の層によ
り構成される第４の導電層とにより構成されているダミ
ーパターンを前記半導体記憶素子が形成されている領域
以外の位置に具備し、このダミーパターンの前記第３の
導電層は前記半導体記憶素子が形成されている領域以外
の前記半導体基板中の拡散層と接続されていることを特
徴とする半導体記憶装置。
【請求項３】前記第３の導電層は、この第３の導電層
に接続されている前記拡散層とこの拡散層に接続されて
いる配線層とを介して前記ゲート電極に接続されている
請求項２記載の半導体記憶装置。
【請求項４】前記第４の導電層がフローティングとな
るように構成されている請求項１乃至３いずれか一項に
記載の半導体記憶装置。
【請求項５】前記第４の導電層に接続される配線層を
具備する請求項１乃至３いずれか一項に記載の半導体記
憶装置。
【請求項６】前記第４の導電層に接続される配線層を
具備し、前記第３の導電層がフローティングとなるよう
に構成されている請求項１記載の半導体記憶装置。
【請求項７】前記第４の導電層により配線層の一部が
構成される請求項１乃至３または５または６のいずれか
一項に記載の半導体記憶装置。
【請求項８】前記第４の導電層および前記誘電体層を
貫通する接続孔と、この接続孔を介して前記第３の導電
層に接続される配線層とを具備する請求項１乃至３また
は５乃至７のいずれか一項に記載の半導体記憶装置。
【請求項９】前記第３の導電層と前記第４の導電層は
それぞれ異なる配線層を構成する請求項１乃至３または
５のいずれか一項に記載の半導体記憶装置。
【請求項１０】前記第４の導電層は電源線に接続され
ている請求項１乃至３または５乃至９のいずれか一項に
記載の半導体記憶装置。
【請求項１１】前記第２および第４の導電層上に保護
膜を具備する請求項１乃至１０のいずれか一項に記載の
半導体記憶装置。
【請求項１２】半導体基板上のゲート電極と、このゲ
ート電極に隣接するように前記半導体基板中に形成され
たソースおよびドレイン領域とを備えているトランジス
タと、このトランジスタの上方に層間絶縁膜を介して配
置され、第１の導電層とこの第１の導電層に誘電体層を
介して対向するように形成されている第２の導電層とに
より構成されたキャパシタとを具備し、前記第１の導電
層は前記ソースまたはドレイン領域の一方に接続するよ
うに構成されている半導体記憶素子を集積してなる半導
体記憶装置において、前記第２の導電層上に保護膜が形
成されていることを特徴とする半導体記憶装置。
【請求項１３】半導体基板上に形成されている半導体素
子上に第１の層間絶縁膜を形成する工程と、前記第１の
層間絶縁膜上に第１の導電層とこの第１の導電層を覆う
誘電体層とこの誘電体層を介して前記第１の導電層に対
向するように配置される第２の導電層とにより構成され
たキャパシタを形成すると同時に前記第１の導電層と同
一の層により構成される第３の導電層と前記誘電体層と
同一の層により構成される絶縁膜と前記第２の導電層と
同一の層により構成される第４の導電層とにより構成さ
れるダミーパターンを前記キャパシタが形成される領域
以外に形成する工程と、前記第２の導電層および前記第
４の導電層を覆うように第２の層間絶縁膜を形成する工
程と、平坦に研磨する研磨法を用いて前記第２の層間絶
縁膜を前記第２の導電層および前記第４の導電層が露出
するまで除去し前記第２の導電層および前記第４の導電
層の間の空間に前記第２の層間絶縁膜を埋め込む工程
と、露出された前記第２の導電層と前記第４の導電層と
埋め込まれた前記第２の層間絶縁膜上に第３の層間絶縁
膜を形成する工程とを具備し、前記平坦に研磨する研磨
法による前記第２の導電層および前記第４の導電層の研
磨率が前記第２の層間絶縁膜の研磨率に比べて小さくな
るように研磨条件が設定されていることを特徴とする半
導体記憶装置の製造方法。
【請求項１４】半導体基板上に形成されている半導体素
子上に第１の層間絶縁膜を形成する工程と、前記第１の
層間絶縁膜上に第１の導電層とこの第１の導電層を覆う
誘電体層とこの誘電体層を介して前記第１の導電層に対
向するように配置される第２の導電層とにより構成され
たキャパシタとこのキャパシタ上に積層される保護層と
を形成すると同時に前記第１の導電層と同一の層により
構成される第３の導電層と前記誘電体層と同一の層によ
り構成される絶縁膜と前記第２の導電層と同一の層によ
り構成される第４の導電層とにより構成されるダミーパ
ターンとこのダミーパターン上に積層される保護層とを
前記キャパシタが形成される領域以外に形成する工程
と、前記保護層上を覆うように第２の層間絶縁膜を形成
する工程と、平坦に研磨する研磨法を用いて前記第２の
層間絶縁膜を前記保護層が露出するまで除去し前記第２
の導電層および前記第４の導電層の間の空間に前記第２
の層間絶縁膜を埋め込む工程と、露出された前記保護層
と埋め込まれた前記第２の層間絶縁膜上に第３の層間絶
縁膜を形成する工程とを具備し、前記平坦に研磨する研
磨法による前記保護層の研磨率が前記第２の層間絶縁膜
の研磨率に比べて小さくなるように研磨条件が設定され
ていることを特徴とする半導体記憶装置の製造方法。
【請求項１５】半導体基板上に形成されている半導体素
子上に第１の層間絶縁膜を形成する工程と、前記第１の
層間絶縁膜上に第１の導電層とこの第１の導電層を覆う
誘電体層とこの誘電体層を介して前記第１の導電層に対
向するように配置される第２の導電層とにより構成され
たキャパシタを形成する工程と、前記第２の導電層を覆
うように第２の層間絶縁膜を形成する工程と、前記第２
の層間絶縁膜上に保護膜を形成する工程と、前記第２の
導電層が存在する領域の前記保護膜を除去する工程と、
平坦に研磨する研磨法を用いて前記第２の層間絶縁膜を
前記第２の導電層が露出するまで除去する工程と、前記
保護膜を除去する工程と、露出された前記第２の導電層
と前記第２の層間絶縁膜上に第３の層間絶縁膜を形成す
る工程とを具備し、前記平坦に研磨する研磨法による前
記保護膜および前記第２の導電層の研磨率が前記第２の
層間絶縁膜の研磨率に比べて小さくなるように研磨条件
が設定されていることを特徴とする半導体記憶装置の製
造方法。
【請求項１６】半導体基板上に形成されている半導体素
子上に第１の層間絶縁膜を形成する工程と、前記第１の
層間絶縁膜上に第１の導電層とこの第１の導電層を覆う
誘電体層とこの誘電体層を介して前記第１の導電層に対
向するように配置される第２の導電層とにより構成され
たキャパシタとこのキャパシタ上に積層される保護層と
を形成する工程と、この保護層を覆うように第２の層間
絶縁膜を形成する工程と、前記第２の層間絶縁膜上に保
護膜を形成する工程と、前記第２の導電層が存在する領
域の前記保護膜を除去する工程と、平坦に研磨する研磨
法を用いて前記第２の層間絶縁膜を前記保護層が露出す
るまで除去する工程と、前記保護膜を除去する工程と、
露出された前記保護層と前記第２の層間絶縁膜上に第３
の層間絶縁膜を形成する工程とを具備し、前記平坦に研
磨する研磨法による前記保護膜および前記保護層の研磨
率が前記第２の層間絶縁膜の研磨率に比べて小さくなる
ように研磨条件が設定されていることを特徴とする半導
体記憶装置の製造方法。
【請求項１７】半導体基板上に形成されている半導体素
子上に第１の層間絶縁膜を形成する工程と、前記第１の
層間絶縁膜上に第１の導電層とこの第１の導電層を覆う
誘電体層とこの誘電体層を介して前記第１の導電層に対
向するように配置される第２の導電層とにより構成され
たキャパシタを形成する工程と、前記第２の導電層を覆
うように第２の層間絶縁膜を形成する工程と、前記第２
の層間絶縁膜上に保護膜を形成する工程と、前記第２の
導電層が存在する領域の前記保護膜を除去する工程と、
前記第２の導電層が存在する領域上の前記第２の層間絶
縁膜の表面の高さと前記保護膜の表面の高さとが等しく
なるまで研磨法を用いて前記第２の層間絶縁膜を除去す
る工程と、前記保護膜を除去する工程と、平坦に研磨す
る研磨法を用いて前記第２の層間絶縁膜を前記第２の導
電層が露出するまで除去する工程と、露出された前記第
２の導電層と前記第２の層間絶縁膜上に第３の層間絶縁
膜を形成する工程とを具備し、前記平坦に研磨する研磨
法による前記保護膜および前記第２の導電層の研磨率が
前記第２の層間絶縁膜の研磨率に比べて小さくなるよう
に研磨条件が設定されていることを特徴とする半導体記
憶装置の製造方法。
【請求項１８】半導体基板上に形成されている半導体素
子上に第１の層間絶縁膜を形成する工程と、前記第１の
層間絶縁膜上に第１の導電層とこの第１の導電層を覆う
誘電体層とこの誘電体層を介して前記第１の導電層に対
向するように配置される第２の導電層とにより構成され
たキャパシタとこのキャパシタ上に積層される保護層と
を形成する工程と、この保護層を覆うように第２の層間
絶縁膜を形成する工程と、前記第２の層間絶縁膜上に保
護膜を形成する工程と、前記第２の導電層が存在する領
域の前記保護膜を除去する工程と、前記第２の導電層が
存在する領域上の前記第２の層間絶縁膜の表面の高さと
前記保護膜の表面の高さとが等しくなるまで研磨法を用
いて前記第２の層間絶縁膜を除去する工程と、前記保護
膜を除去する工程と、平坦に研磨する研磨法を用いて前
記第２の層間絶縁膜を前記保護層が露出するまで除去す
る工程と、露出された前記保護層と前記第２の層間絶縁
膜上に第３の層間絶縁膜を形成する工程とを具備し、前
記平坦に研磨する研磨法による前記保護膜および前記保
護層の研磨率が前記第２の層間絶縁膜の研磨率に比べて
小さくなるように研磨条件が設定されていることを特徴
とする半導体記憶装置の製造方法。
【請求項１９】半導体基板に素子分離領域を形成する
工程と、前記半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記半導体基板中に前記ゲー
ト電極に隣接するソースおよびドレイン領域を形成する
工程と、前記ゲート電極および前記半導体基板上に第１
の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜
の一部を前記ソースまたはドレイン領域が露出するまで
開口して第１の接続孔を形成する工程と、前記第１の接
続孔の内部にのみ第１の導電膜を形成して第１の埋め込
み電極を形成する工程と、第２の層間絶縁膜を形成する
工程と、前記第２の層間絶縁膜および前記第１の層間絶
縁膜の一部を開口して前記第１の接続孔が形成されてい
ない前記ソースまたはドレイン領域を露出して第２の接
続孔を形成する工程と、前記第２の接続孔を介して前記
ソースまたはドレイン領域に接続する第１の配線層を形
成する工程と、第３の層間絶縁膜を形成する工程と、前
記第３の層間絶縁膜および前記第２の層間絶縁膜の一部
を前記第１の埋め込み電極が露出するまで開口して第３
の接続孔を形成する工程と、前記第３の接続孔の内部に
のみ第２の導電膜を形成して第２の埋め込み電極を形成
する工程と、前記第２の埋め込み電極に接続するように
第１の導電層を形成する工程と、この第１の導電層の一
部を除去して蓄積電極を形成する工程と、前記蓄積電極
を覆うように誘電体層を形成する工程と、この誘電体層
上に第２の導電層を形成する工程と、この第２の導電層
の一部を除去して前記誘電体層を介して前記蓄積電極に
対向するプレート電極を形成する工程と、第４の層間絶
縁膜を形成する工程と、この第４の層間絶縁膜上に保護
膜を形成する工程と、前記第２の導電層が存在する領域
の前記保護膜を除去する工程と、化学機械的研磨法を用
いて前記第４の層間絶縁膜を前記第２の導電層が露出す
るまで研磨する工程と、前記保護膜を除去する工程と、
第５の層間絶縁膜を形成する工程と、少なくとも前記第
５の層間絶縁膜の一部を少なくとも前記第２の導電層を
露出するまで開口して第４の接続孔を形成する工程と、
前記第４の接続孔を介して少なくとも前記第２の導電層
に接続される第２の配線層を形成する工程とを具備し、
前記研磨工程において前記第２の導電層および前記保護
膜の研磨率が前記第４の層間絶縁膜の研磨率に比べて小
さくなるように研磨条件が設定されていることを特徴と
する半導体記憶装置の製造方法。
【請求項２０】半導体基板に素子分離領域を形成する
工程と、前記半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記半導体基板中に前記ゲー
ト電極に隣接するソースおよびドレイン領域を形成する
工程と、前記ゲート電極および前記半導体基板上に第１
の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜
の一部を前記ソースまたはドレイン領域が露出するまで
開口して第１の接続孔を形成する工程と、前記第１の接
続孔の内部にのみ第１の導電膜を形成して第１の埋め込
み電極を形成する工程と、第２の層間絶縁膜を形成する
工程と、前記第２の層間絶縁膜および前記第１の層間絶
縁膜の一部を開口して前記第１の接続孔が形成されてい
ない前記ソースまたはドレイン領域を露出して第２の接
続孔を形成する工程と、前記第２の接続孔を介して前記
ソースまたはドレイン領域に接続する第１の配線層を形
成する工程と、第３の層間絶縁膜を形成する工程と、前
記第３の層間絶縁膜および前記第２の層間絶縁膜の一部
を前記第１の埋め込み電極が露出するまで開口して第３
の接続孔を形成する工程と、前記第３の接続孔の内部に
のみ第２の導電膜を形成して第２の埋め込み電極を形成
する工程と、前記第２の埋め込み電極に接続するように
第１の導電層を形成する工程と、この第１の導電層の一
部を除去して蓄積電極を形成する工程と、前記蓄積電極
を覆うように誘電体層を形成する工程と、この誘電体層
上に第２の導電層を形成する工程と、この第２の導電層
上に保護層を形成する工程と、この保護層および第２の
導電層の一部を除去して前記誘電体層を介して前記蓄積
電極に対向しその上に保護層が積層されたプレート電極
を形成する工程と、第４の層間絶縁膜を形成する工程
と、この第４の層間絶縁膜上に保護膜を形成する工程
と、前記第２の導電層が存在する領域の前記保護膜を除
去する工程と、化学機械的研磨法を用いて前記第４の層
間絶縁膜を前記保護層が露出するまで研磨する工程と、
前記保護膜を除去する工程と、第５の層間絶縁膜を形成
する工程と、少なくとも前記第５の層間絶縁膜と前記保
護層の一部を少なくとも前記第２の導電層を露出するま
で開口して第４の接続孔を形成する工程と、前記第４の
接続孔を介して少なくとも前記第２の導電層に接続され
る第２の配線層を形成する工程とを具備し、前記研磨工
程において前記保護層および前記保護膜の研磨率が前記
第４の層間絶縁膜の研磨率に比べて小さくなるように研
磨条件が設定されていることを特徴とする半導体記憶装
置の製造方法。
【請求項２１】半導体基板に素子分離領域を形成する
工程と、前記半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記半導体基板中に前記ゲー
ト電極に隣接するソースおよびドレイン領域を形成する
工程と、前記ゲート電極および前記半導体基板上に第１
の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜
の一部を前記ソースまたはドレイン領域が露出するまで
開口して第１の接続孔を形成する工程と、前記第１の接
続孔の内部にのみ第１の導電膜を形成して第１の埋め込
み電極を形成する工程と、第２の層間絶縁膜を形成する
工程と、前記第２の層間絶縁膜および前記第１の層間絶
縁膜の一部を開口して前記第１の接続孔が形成されてい
ない前記ソースまたはドレイン領域を露出して第２の接
続孔を形成する工程と、前記第２の接続孔を介して前記
ソースまたはドレイン領域に接続する第１の配線層を形
成する工程と、第３の層間絶縁膜を形成する工程と、前
記第３の層間絶縁膜および前記第２の層間絶縁膜の一部
を前記第１の埋め込み電極が露出するまで開口して第３
の接続孔を形成する工程と、前記第３の接続孔の内部に
のみ第２の導電膜を形成して第２の埋め込み電極を形成
する工程と、前記第２の埋め込み電極に接続するように
第１の導電層を形成する工程と、この第１の導電層の一
部を除去して蓄積電極を形成する工程と、前記蓄積電極
を覆うように誘電体層を形成する工程と、この誘電体層
上に第２の導電層を形成する工程と、この第２の導電層
の一部を除去して前記誘電体層を介して前記蓄積電極に
対向するプレート電極を形成する工程と、第４の層間絶
縁膜を形成する工程と、この第４の層間絶縁膜上に保護
膜を形成する工程と、前記第２の導電層が存在する領域
の前記保護膜を除去する工程と、化学機械的研磨法を用
いて前記第２の導電層が存在する領域の前記第４の層間
絶縁膜の表面の高さと前記保護膜の表面の高さとが等し
くまで前記第４の層間絶縁膜を除去する工程と、前記保
護膜を除去する工程と、化学機械的研磨法を用いて前記
第４の層間絶縁膜を前記第２の導電層が露出するまで研
磨する工程と、第５の層間絶縁膜を形成する工程と、少
なくとも前記第５の層間絶縁膜の一部を少なくとも前記
第２の導電層を露出するまで開口して第４の接続孔を形
成する工程と、前記第４の接続孔を介して少なくとも前
記第２の導電層に接続される第２の配線層を形成する工
程とを具備し、前記研磨工程において前記第２の導電層
および前記保護膜の研磨率が前記第４の層間絶縁膜の研
磨率に比べて小さくなるように研磨条件が設定されてい
ることを特徴とする半導体記憶装置の製造方法。
【請求項２２】半導体基板に素子分離領域を形成する
工程と、前記半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記半導体基板中に前記ゲー
ト電極に隣接するソースおよびドレイン領域を形成する
工程と、前記ゲート電極および前記半導体基板上に第１
の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜
の一部を前記ソースまたはドレイン領域が露出するまで
開口して第１の接続孔を形成する工程と、前記第１の接
続孔の内部にのみ第１の導電膜を形成して第１の埋め込
み電極を形成する工程と、第２の層間絶縁膜を形成する
工程と、前記第２の層間絶縁膜および前記第１の層間絶
縁膜の一部を開口して前記第１の接続孔が形成されてい
ない前記ソースまたはドレイン領域を露出して第２の接
続孔を形成する工程と、前記第２の接続孔を介して前記
ソースまたはドレイン領域に接続する第１の配線層を形
成する工程と、第３の層間絶縁膜を形成する工程と、前
記第３の層間絶縁膜および前記第２の層間絶縁膜の一部
を前記第１の埋め込み電極が露出するまで開口して第３
の接続孔を形成する工程と、前記第３の接続孔の内部に
のみ第２の導電膜を形成して第２の埋め込み電極を形成
する工程と、前記第２の埋め込み電極に接続するように
第１の導電層を形成する工程と、この第１の導電層の一
部を除去して蓄積電極を形成する工程と、前記蓄積電極
を覆うように誘電体層を形成する工程と、この誘電体層
上に第２の導電層を形成する工程と、この第２の導電層
上に保護層を形成する工程と、この保護層および前記第
２の導電層の一部を除去して前記誘電体層を介して前記
蓄積電極に対向しその上に保護層が積層されているプレ
ート電極を形成する工程と、第４の層間絶縁膜を形成す
る工程と、この第４の層間絶縁膜上に保護膜を形成する
工程と、前記第２の導電層が存在する領域の前記保護膜
を除去する工程と、化学機械的研磨法を用いて前記第２
の導電層が存在する領域の前記第４の層間絶縁膜の表面
の高さと前記保護膜の表面の高さとが等しくまで前記第
４の層間絶縁膜を除去する工程と、前記保護膜を除去す
る工程と、化学機械的研磨法を用いて前記第４の層間絶
縁膜を前記保護層が露出するまで研磨する工程と、第５
の層間絶縁膜を形成する工程と、少なくとも前記第５の
層間絶縁膜と前記保護層の一部を少なくとも前記第２の
導電層を露出するまで開口して第４の接続孔を形成する
工程と、前記第４の接続孔を介して少なくとも前記第２
の導電層に接続される第２の配線層を形成する工程とを
具備し、前記研磨工程において前記保護層および前記保
護膜の研磨率が前記第４の層間絶縁膜の研磨率に比べて
小さくなるように研磨条件が設定されていることを特徴
とする半導体記憶装置の製造方法。