JPH10150161A - 半導体装置のキャパシタ及びその製造方法 - Google Patents
半導体装置のキャパシタ及びその製造方法Info
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- JPH10150161A JPH10150161A JP8304680A JP30468096A JPH10150161A JP H10150161 A JPH10150161 A JP H10150161A JP 8304680 A JP8304680 A JP 8304680A JP 30468096 A JP30468096 A JP 30468096A JP H10150161 A JPH10150161 A JP H10150161A
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Abstract
(57)【要約】
【課題】 抵抗が著しく減少し、不純物の外向拡散も根
本的に防止することができる半導体装置のキャパシタ及
びその製造方法を提供する。 【解決手段】 本発明の半導体装置のキャパシタは、半
導体基板上に形成されたコンタクトホールを有する層間
絶縁膜２５，２９と、前記コンタクトホールを通して前
記基板に接続される金属プラグ３１ａと、前記金属プラ
グに連結されるストレージノード３３と、前記ストレー
ジノード上に形成された誘電膜３５と、前記誘電膜上に
形成されたプレートノード３７とを含む。これによれ
ば、ストリージノード用のコンタクトホールに埋め込ま
れるストレージノードの柱部に不純物が含まれない低抵
抗の金属を用いることにより、抵抗が著しく減少し、不
純物の外向拡散も根本的に防止することができる。
本的に防止することができる半導体装置のキャパシタ及
びその製造方法を提供する。 【解決手段】 本発明の半導体装置のキャパシタは、半
導体基板上に形成されたコンタクトホールを有する層間
絶縁膜２５，２９と、前記コンタクトホールを通して前
記基板に接続される金属プラグ３１ａと、前記金属プラ
グに連結されるストレージノード３３と、前記ストレー
ジノード上に形成された誘電膜３５と、前記誘電膜上に
形成されたプレートノード３７とを含む。これによれ
ば、ストリージノード用のコンタクトホールに埋め込ま
れるストレージノードの柱部に不純物が含まれない低抵
抗の金属を用いることにより、抵抗が著しく減少し、不
純物の外向拡散も根本的に防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のキャパ
シタ及びその製造方法に係り、特に半導体基板に接続さ
れた金属プラグにストレージノードが連結された半導体
装置のキャパシタ及びその製造方法に関する。
シタ及びその製造方法に係り、特に半導体基板に接続さ
れた金属プラグにストレージノードが連結された半導体
装置のキャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、デ
ザインルールが徐々に縮小し、工程の余裕度も減りつつ
ある。ＤＲＡＭ（Dynamic Random Access Memory）半導
体装置において、ギガ（Ｇ）ビットレベルの製品への研
究が行われるにつれて、デザインルールや工程の余裕度
が次第に重要になってきた。特に、ＤＲＡＭ半導体装置
に用いられるキャパシタは、データの正常な入出力やリ
フレッシュ特性の確保のため、限られた面積に一定のレ
ベル以上のキャパシタンスを確保する必要がある。した
がって、キャパシタとしてのストレージノードの構造が
３次元的に複雑になり、その高さも増える。このため、
ＤＲＡＭのキャパシタにおいて、デザインルールの縮小
や工程の余裕度の減少は他の半導体装置よりも深刻な制
約となる。
ザインルールが徐々に縮小し、工程の余裕度も減りつつ
ある。ＤＲＡＭ（Dynamic Random Access Memory）半導
体装置において、ギガ（Ｇ）ビットレベルの製品への研
究が行われるにつれて、デザインルールや工程の余裕度
が次第に重要になってきた。特に、ＤＲＡＭ半導体装置
に用いられるキャパシタは、データの正常な入出力やリ
フレッシュ特性の確保のため、限られた面積に一定のレ
ベル以上のキャパシタンスを確保する必要がある。した
がって、キャパシタとしてのストレージノードの構造が
３次元的に複雑になり、その高さも増える。このため、
ＤＲＡＭのキャパシタにおいて、デザインルールの縮小
や工程の余裕度の減少は他の半導体装置よりも深刻な制
約となる。
【０００３】一方、一定のレベル以上のキャパシタンス
を確保するためのキャパシタの構造は、トレンチ型、積
層型及び前記二種の組合せ型に大別される。このうち、
工程が割合に複雑でなく、幾何学的に有効面積を増加し
やすい積層型キャパシタが多用されている。最近、積層
型キャパシタを用い、ＣＯＢ（Capacitor Over Bit Lin
e ）構造を採用する半導体装置が提案された。
を確保するためのキャパシタの構造は、トレンチ型、積
層型及び前記二種の組合せ型に大別される。このうち、
工程が割合に複雑でなく、幾何学的に有効面積を増加し
やすい積層型キャパシタが多用されている。最近、積層
型キャパシタを用い、ＣＯＢ（Capacitor Over Bit Lin
e ）構造を採用する半導体装置が提案された。
【０００４】図１は、ＣＯＢ構造を有する従来の半導体
装置のキャパシタを説明するための断面図である。具体
的には、半導体基板１０１上の活性領域間に素子分離領
域１０２が形成されており、第１絶縁膜１１７、側壁ス
ペーサ１１９、第２絶縁膜１１３、導電膜１１５、ソー
ス１２１及びドレイン１２２よりなるトランジスタが、
前記半導体基板１０１上に形成されている。また、前記
ドレイン１２２上にはランディングパッド１２３が形成
されており、前記ランディングパッドを覆う第１層間絶
縁膜１２５がトランジスタ上に形成されている。前記ト
ランジスタのドレイン１２２に接続された前記ランディ
ングパッド１２３を介してビットライン１２７が連結さ
れ、前記ビットライン１２７の上部に通常の方法で平坦
化された第２層間絶縁膜１２９が形成されている。
装置のキャパシタを説明するための断面図である。具体
的には、半導体基板１０１上の活性領域間に素子分離領
域１０２が形成されており、第１絶縁膜１１７、側壁ス
ペーサ１１９、第２絶縁膜１１３、導電膜１１５、ソー
ス１２１及びドレイン１２２よりなるトランジスタが、
前記半導体基板１０１上に形成されている。また、前記
ドレイン１２２上にはランディングパッド１２３が形成
されており、前記ランディングパッドを覆う第１層間絶
縁膜１２５がトランジスタ上に形成されている。前記ト
ランジスタのドレイン１２２に接続された前記ランディ
ングパッド１２３を介してビットライン１２７が連結さ
れ、前記ビットライン１２７の上部に通常の方法で平坦
化された第２層間絶縁膜１２９が形成されている。
【０００５】一方、前記第１及び第２層間絶縁膜１２
５，１２９を貫通するストレージノード用のコンタクト
ホールを通して、下部セルトランジスタのソース１２１
に連結され、ドーピングされた多結晶シリコンで構成さ
れるストレージノード１３３が形成されている。前記ス
トレージノード１３３上には誘電膜１３５とプレート電
極１３７とが形成されて、ストレージノード１３３、誘
電膜１３５及びプレート電極１３７で構成されるキャパ
シタが完成される。図１において、参照番号１３９，１
４１及び１４３は配線層を示す。
５，１２９を貫通するストレージノード用のコンタクト
ホールを通して、下部セルトランジスタのソース１２１
に連結され、ドーピングされた多結晶シリコンで構成さ
れるストレージノード１３３が形成されている。前記ス
トレージノード１３３上には誘電膜１３５とプレート電
極１３７とが形成されて、ストレージノード１３３、誘
電膜１３５及びプレート電極１３７で構成されるキャパ
シタが完成される。図１において、参照番号１３９，１
４１及び１４３は配線層を示す。
【０００６】上述したように、従来のＣＯＢ構造を有す
る半導体装置は、ストレージノード用のコンタクトホー
ルに埋め込まれたストレージノード１３３は細柱状を示
している。ところが、前記ストレージノードを不純物の
ドーピングされた多結晶シリコンで形成する場合、細柱
部の抵抗が非常に大きいため、データの入出力が遅延す
るという問題が発生する。
る半導体装置は、ストレージノード用のコンタクトホー
ルに埋め込まれたストレージノード１３３は細柱状を示
している。ところが、前記ストレージノードを不純物の
ドーピングされた多結晶シリコンで形成する場合、細柱
部の抵抗が非常に大きいため、データの入出力が遅延す
るという問題が発生する。
【０００７】更に、従来の半導体装置においては、スト
レージノードを構成する多結晶シリコンが半導体基板に
直接接触する。この際、基板に接触するコンタクトホー
ルの底部から多結晶シリコンに含まれた不純物が基板に
拡散する外向拡散（out-diffusion)により、セルトラン
ジスタの有効チャンネルの長さが減り、セルのオン／オ
フ特性が低下するという問題も発生する。
レージノードを構成する多結晶シリコンが半導体基板に
直接接触する。この際、基板に接触するコンタクトホー
ルの底部から多結晶シリコンに含まれた不純物が基板に
拡散する外向拡散（out-diffusion)により、セルトラン
ジスタの有効チャンネルの長さが減り、セルのオン／オ
フ特性が低下するという問題も発生する。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
目的は、ストレージノード用のコンタクトホールに埋め
込まれるストレージノード柱の抵抗を減少させることが
でき、ストレージノードに含まれた不純物が下部導電層
に外向拡散することを防止することのできる半導体装置
のキャパシタを提供することにある。
目的は、ストレージノード用のコンタクトホールに埋め
込まれるストレージノード柱の抵抗を減少させることが
でき、ストレージノードに含まれた不純物が下部導電層
に外向拡散することを防止することのできる半導体装置
のキャパシタを提供することにある。
【０００９】本発明の他の目的は、前記半導体装置のキ
ャパシタを製造するに好適な半導体装置のキャパシタ製
造方法を提供することにある。本発明の更に他の目的
は、上記キャパシタを有する半導体装置及びその製造方
法を提供することにある。
ャパシタを製造するに好適な半導体装置のキャパシタ製
造方法を提供することにある。本発明の更に他の目的
は、上記キャパシタを有する半導体装置及びその製造方
法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、半導体基板上に形成されたコンタクトホ
ールを有する層間絶縁膜と、前記コンタクトホールを通
じて前記基板に接続される金属プラグと、前記金属プラ
グに連結されるストレージノードと、前記ストレージノ
ード上に形成された誘電膜と、前記誘電膜上に形成され
たプレートノードとを含むことを特徴とする半導体装置
のキャパシタを提供する。
に、本発明は、半導体基板上に形成されたコンタクトホ
ールを有する層間絶縁膜と、前記コンタクトホールを通
じて前記基板に接続される金属プラグと、前記金属プラ
グに連結されるストレージノードと、前記ストレージノ
ード上に形成された誘電膜と、前記誘電膜上に形成され
たプレートノードとを含むことを特徴とする半導体装置
のキャパシタを提供する。
【００１１】ここで、前記金属プラグは高融点金属、ま
たは導電性接着層と高融点金属とのサンドイッチ構造よ
りなることが望ましい。また、前記高融点金属はタング
ステンであること、前記導電性接着層はチタンとチタン
ナイトライドとで形成されることが望ましい。前記他の
目的を達成するために、本発明は、半導体基板上にコン
タクトホールを有する平坦化された絶縁膜を形成する工
程と、前記コンタクトホールを埋め込むように半導体基
板の全面に金属層を形成する工程と、前記金属層をエッ
チングして金属プラグを形成する工程と、前記金属プラ
グに連結されるストレージノードを形成する工程と、前
記ストレージノード上に誘電膜を形成する工程と、前記
誘電膜上にプレートノードを形成する工程とを含むこと
を特徴とする半導体装置のキャパシタ製造方法を提供す
る。
たは導電性接着層と高融点金属とのサンドイッチ構造よ
りなることが望ましい。また、前記高融点金属はタング
ステンであること、前記導電性接着層はチタンとチタン
ナイトライドとで形成されることが望ましい。前記他の
目的を達成するために、本発明は、半導体基板上にコン
タクトホールを有する平坦化された絶縁膜を形成する工
程と、前記コンタクトホールを埋め込むように半導体基
板の全面に金属層を形成する工程と、前記金属層をエッ
チングして金属プラグを形成する工程と、前記金属プラ
グに連結されるストレージノードを形成する工程と、前
記ストレージノード上に誘電膜を形成する工程と、前記
誘電膜上にプレートノードを形成する工程とを含むこと
を特徴とする半導体装置のキャパシタ製造方法を提供す
る。
【００１２】ここで、前記絶縁膜はＣＭＰ方法で平坦化
することが望ましく、前記金属プラグは前記金属層をＣ
ＭＰ方法でエッチングして形成することが望ましい。
することが望ましく、前記金属プラグは前記金属層をＣ
ＭＰ方法でエッチングして形成することが望ましい。
【００１３】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態をさらに詳しく説明する。先ず、本実施
の形態の半導体装置のキャパシタ構造を図２に基づいて
説明する。具体的には、半導体基板１上の活性領域間に
素子分離領域２が形成されており、第４絶縁膜１３、第
５絶縁膜１７、導電膜１５、外壁スペーサ１９、ソース
２１及びドレイン２２を備えるトランジスタが、前記半
導体基板１上に形成されている。
明の実施の形態をさらに詳しく説明する。先ず、本実施
の形態の半導体装置のキャパシタ構造を図２に基づいて
説明する。具体的には、半導体基板１上の活性領域間に
素子分離領域２が形成されており、第４絶縁膜１３、第
５絶縁膜１７、導電膜１５、外壁スペーサ１９、ソース
２１及びドレイン２２を備えるトランジスタが、前記半
導体基板１上に形成されている。
【００１４】前記トランジスタ上には第１層間絶縁膜２
５が形成されており、ビットライン用のコンタクトホー
ルの形成時の工程余裕度を確保するためにランディング
パッドが形成されている。前記トランジスタのドレイン
２２に前記ランディングパッド２３を介して接続された
ビットライン２７が形成されており、前記ビットライン
２７の上部に平坦化された第２層間絶縁膜２９が形成さ
れている。
５が形成されており、ビットライン用のコンタクトホー
ルの形成時の工程余裕度を確保するためにランディング
パッドが形成されている。前記トランジスタのドレイン
２２に前記ランディングパッド２３を介して接続された
ビットライン２７が形成されており、前記ビットライン
２７の上部に平坦化された第２層間絶縁膜２９が形成さ
れている。
【００１５】また、前記第１及び第２層間絶縁膜２５，
２９を貫通するストレージノード用のコンタクトホール
を通して、下部セルトランジスタのソース２１と連結さ
れる金属プラグ３１ａ、及びストレージノード３３が形
成されている。前記ストレージノード３３上に誘電膜３
５とプレートノード３７とを形成することにより、スト
レージノード３３、誘電膜３５及びプレートノード３７
で構成されるキャパシタが完成される。図２において、
参照符号３９，４１，４３は配線層を示す。
２９を貫通するストレージノード用のコンタクトホール
を通して、下部セルトランジスタのソース２１と連結さ
れる金属プラグ３１ａ、及びストレージノード３３が形
成されている。前記ストレージノード３３上に誘電膜３
５とプレートノード３７とを形成することにより、スト
レージノード３３、誘電膜３５及びプレートノード３７
で構成されるキャパシタが完成される。図２において、
参照符号３９，４１，４３は配線層を示す。
【００１６】特に、本実施の形態では、図１に示された
従来のストレージノード１３３が多結晶シリコンのみで
形成されていたのとは異なり、ストレージノード用のコ
ンタクトホールに埋め込まれて前記半導体基板１と接続
するストレードノード３３の細柱部は、金属プラグ３１
ａ構造よりなっている。更に、本実施の形態において
は、金属プラグ３１ａ上に、導電性物質、例えば不純物
がドーピングされた多結晶シリコンでキャパシタの有効
面積となるストレージノード３３が形成されて、前記金
属プラグ３１ａと連結される形態よりなっている。前記
金属プラグ３１ａには、続く工程の熱処理効果に鑑みて
高融点金属のみを用いるか、導電性接着層と高融点金属
よりなるサンドイッチ構造を用いることが望ましい。
従来のストレージノード１３３が多結晶シリコンのみで
形成されていたのとは異なり、ストレージノード用のコ
ンタクトホールに埋め込まれて前記半導体基板１と接続
するストレードノード３３の細柱部は、金属プラグ３１
ａ構造よりなっている。更に、本実施の形態において
は、金属プラグ３１ａ上に、導電性物質、例えば不純物
がドーピングされた多結晶シリコンでキャパシタの有効
面積となるストレージノード３３が形成されて、前記金
属プラグ３１ａと連結される形態よりなっている。前記
金属プラグ３１ａには、続く工程の熱処理効果に鑑みて
高融点金属のみを用いるか、導電性接着層と高融点金属
よりなるサンドイッチ構造を用いることが望ましい。
【００１７】次に、本実施の形態の半導体装置のキャパ
シタ製造方法を、図３Ａ〜図３Ｋに基づいて説明する。
図３Ａは、半導体基板１上にトレンチマスク層３，５を
形成する工程を示す。具体的には、半導体基板１上に第
１絶縁膜３と第２絶縁膜５よりなるトレンチマスク層
３，５を形成する。前記第１絶縁膜３と第２絶縁膜５は
エッチング特性が相異なる膜、例えばそれぞれ窒化膜と
酸化膜よりなっており、続くＣＭＰ（化学機械的ポリシ
ング）工程で第１絶縁膜３はＣＭＰ阻止層として用いら
れる。
シタ製造方法を、図３Ａ〜図３Ｋに基づいて説明する。
図３Ａは、半導体基板１上にトレンチマスク層３，５を
形成する工程を示す。具体的には、半導体基板１上に第
１絶縁膜３と第２絶縁膜５よりなるトレンチマスク層
３，５を形成する。前記第１絶縁膜３と第２絶縁膜５は
エッチング特性が相異なる膜、例えばそれぞれ窒化膜と
酸化膜よりなっており、続くＣＭＰ（化学機械的ポリシ
ング）工程で第１絶縁膜３はＣＭＰ阻止層として用いら
れる。
【００１８】図３Ｂは、フォトエッチング工程を用いて
トレンチ７を形成する工程を示す。具体的には、前記第
２絶縁膜５上にフォトレジストパターン（図示せず）を
形成する。次いで、前記フォトレジストパターンをマス
クとして半導体基板１、第１絶縁膜３及び第２絶縁膜５
をエッチングして、浅いトレンチ７を形成する。前記ト
レンチ７は後に絶縁物質で埋め込まれて素子分離領域と
なる。
トレンチ７を形成する工程を示す。具体的には、前記第
２絶縁膜５上にフォトレジストパターン（図示せず）を
形成する。次いで、前記フォトレジストパターンをマス
クとして半導体基板１、第１絶縁膜３及び第２絶縁膜５
をエッチングして、浅いトレンチ７を形成する。前記ト
レンチ７は後に絶縁物質で埋め込まれて素子分離領域と
なる。
【００１９】図３Ｃは、前記基板の全面に第３絶縁膜９
を形成する工程を示す。具体的には、前記トレンチ７を
埋め込むように前記半導体基板１の全面に第３絶縁膜９
を形成する。図３Ｄは、トレンチ７に第３絶縁膜９を残
す工程を示す。具体的には、前記トレンチ７に第３絶縁
膜９が残るように、前記第３絶縁膜９及び第２絶縁膜５
をエッチする。このエッチ方法としては、ＣＭＰ（化学
機械的ポリシング）またはエッチバック方法が用いられ
る。これにより、基板１には第１絶縁膜３と埋め込まれ
た第３絶縁膜９が形成される。
を形成する工程を示す。具体的には、前記トレンチ７を
埋め込むように前記半導体基板１の全面に第３絶縁膜９
を形成する。図３Ｄは、トレンチ７に第３絶縁膜９を残
す工程を示す。具体的には、前記トレンチ７に第３絶縁
膜９が残るように、前記第３絶縁膜９及び第２絶縁膜５
をエッチする。このエッチ方法としては、ＣＭＰ（化学
機械的ポリシング）またはエッチバック方法が用いられ
る。これにより、基板１には第１絶縁膜３と埋め込まれ
た第３絶縁膜９が形成される。
【００２０】図３Ｅは、半導体基板１の全面にトランジ
スタのスレショルド電圧調節用のイオン注入１１を行う
工程を示す。具体的には、前記第１絶縁膜３を選択的に
取り除くことにより、前記トレンチ７内にのみ埋め込ま
れる最終の素子分離酸化膜２を形成する。次いで、半導
体基板の全面にトランジスタのスレショルド電圧調節用
のイオン注入１１を行う。
スタのスレショルド電圧調節用のイオン注入１１を行う
工程を示す。具体的には、前記第１絶縁膜３を選択的に
取り除くことにより、前記トレンチ７内にのみ埋め込ま
れる最終の素子分離酸化膜２を形成する。次いで、半導
体基板の全面にトランジスタのスレショルド電圧調節用
のイオン注入１１を行う。
【００２１】図３Ｆは、前記基板上にトランジスタを具
現する工程を示す。具体的には、第４絶縁膜１３、導電
膜１５及び第５絶縁膜１７よりなるゲートと、側壁スペ
ーサ１９と、ソース２１及びドレイン２２とを備えるト
ランジスタを形成する。前記導電膜１５としては、不純
物がドーピングされた多結晶シリコン膜とシリサイド膜
を順次にデポジットするポリサイド膜を用いることがで
き、前記第５絶縁膜１７は用いなくてもよい。
現する工程を示す。具体的には、第４絶縁膜１３、導電
膜１５及び第５絶縁膜１７よりなるゲートと、側壁スペ
ーサ１９と、ソース２１及びドレイン２２とを備えるト
ランジスタを形成する。前記導電膜１５としては、不純
物がドーピングされた多結晶シリコン膜とシリサイド膜
を順次にデポジットするポリサイド膜を用いることがで
き、前記第５絶縁膜１７は用いなくてもよい。
【００２２】図３Ｇは、ランディングパッド２３を形成
する工程を示す。具体的には、前記半導体基板１の全面
にランディングパッド用の導電膜をデポジットさせ、こ
れをフォトエッチングしてランディングパッド２３を形
成する。前記ランディングパッド２３は、コンタクトホ
ールの形成時の工程余裕度を確保するために用いるもの
であって、半導体装置の種類に応じては用いなくてもよ
い。
する工程を示す。具体的には、前記半導体基板１の全面
にランディングパッド用の導電膜をデポジットさせ、こ
れをフォトエッチングしてランディングパッド２３を形
成する。前記ランディングパッド２３は、コンタクトホ
ールの形成時の工程余裕度を確保するために用いるもの
であって、半導体装置の種類に応じては用いなくてもよ
い。
【００２３】図３Ｈは、ビットラインをランディングパ
ッド２３に連結させる工程を示す。具体的には、前工程
（図３Ｇ）の結果物の全面に第１層間絶縁膜２５をデポ
ジットさせ、平坦化する。次いで、前記第１層間絶縁膜
２５上にフォトエッチング工程を用いてビットラインコ
ンタクトホールを形成した後、半導体基板の全面に前記
ビットライン用の導電膜をデポジットさせて前記ランデ
ィングパッド２３と接続させる。ランディングパッド２
３を用いない半導体装置では、半導体基板に直接接続さ
れることもある。前記ビットライン用の導電膜をフォト
エッチングして、最終のビットライン２７を形成する。
ッド２３に連結させる工程を示す。具体的には、前工程
（図３Ｇ）の結果物の全面に第１層間絶縁膜２５をデポ
ジットさせ、平坦化する。次いで、前記第１層間絶縁膜
２５上にフォトエッチング工程を用いてビットラインコ
ンタクトホールを形成した後、半導体基板の全面に前記
ビットライン用の導電膜をデポジットさせて前記ランデ
ィングパッド２３と接続させる。ランディングパッド２
３を用いない半導体装置では、半導体基板に直接接続さ
れることもある。前記ビットライン用の導電膜をフォト
エッチングして、最終のビットライン２７を形成する。
【００２４】図３Ｉは、ストレージノード用のコンタク
トホールを埋め込むように、半導体基板の全面に金属膜
３１をデポジットする工程を示す。具体的には、前工程
（図３Ｈ）の結果物の全面に第２層間絶縁膜２９をデポ
ジットさせて平坦化させた後、前記第２層間絶縁膜２９
上にフォトエッチング工程を用いてストレージノード用
のコンタクトホールを形成して、半導体基板１の全面に
前記コンタクトホールを埋め込むように金属膜３１をデ
ポジットさせる。前記金属膜３１をデポジットさせるに
先立ち、半導体基板との接着を容易にするため、導電性
接着層を形成させ得るが、チタンとチタンナイトライド
とを順次にデポジットする形態を用いる。この際、前記
金属膜３１は続く熱処理工程に耐える必要があるので、
高融点金属、例えばタングステンのような物質で形成す
ることが望ましい。
トホールを埋め込むように、半導体基板の全面に金属膜
３１をデポジットする工程を示す。具体的には、前工程
（図３Ｈ）の結果物の全面に第２層間絶縁膜２９をデポ
ジットさせて平坦化させた後、前記第２層間絶縁膜２９
上にフォトエッチング工程を用いてストレージノード用
のコンタクトホールを形成して、半導体基板１の全面に
前記コンタクトホールを埋め込むように金属膜３１をデ
ポジットさせる。前記金属膜３１をデポジットさせるに
先立ち、半導体基板との接着を容易にするため、導電性
接着層を形成させ得るが、チタンとチタンナイトライド
とを順次にデポジットする形態を用いる。この際、前記
金属膜３１は続く熱処理工程に耐える必要があるので、
高融点金属、例えばタングステンのような物質で形成す
ることが望ましい。
【００２５】図３Ｊは、金属プラグ３１ａを形成する工
程を示す。具体的には、前記金属膜３１をＣＭＰなどの
方法でエッチングして金属プラグ３１ａを形成する。図
３Ｋは、キャパシタの有効面積となるストレージノード
３３を形成する工程を示す。
程を示す。具体的には、前記金属膜３１をＣＭＰなどの
方法でエッチングして金属プラグ３１ａを形成する。図
３Ｋは、キャパシタの有効面積となるストレージノード
３３を形成する工程を示す。
【００２６】具体的には、ストレージノード用の導電膜
をデポジットさせた後、フォトエッチング工程を用い
て、前記金属プラグ３１ａに連結されるようにキャパシ
タの有効面積の役割を果たすストレージノード３３を形
成させる。前記ストレージノード３３は、例えばドーピ
ングされた多結晶シリコンで形成する。前記ストレージ
ノード上に誘電膜３５とプレートノード３７とを形成し
て、半導体装置のキャパシタを完成する。図３Ｋにおい
て、参照番号３９、４１及び４３は配線層を示す。
をデポジットさせた後、フォトエッチング工程を用い
て、前記金属プラグ３１ａに連結されるようにキャパシ
タの有効面積の役割を果たすストレージノード３３を形
成させる。前記ストレージノード３３は、例えばドーピ
ングされた多結晶シリコンで形成する。前記ストレージ
ノード上に誘電膜３５とプレートノード３７とを形成し
て、半導体装置のキャパシタを完成する。図３Ｋにおい
て、参照番号３９、４１及び４３は配線層を示す。
【００２７】以上、本発明を具体的な実施例により説明
したが、本発明は前記実施例に限るものでなく、当業者
の通常の知識の範囲内においてその変形や改良が可能で
ある。
したが、本発明は前記実施例に限るものでなく、当業者
の通常の知識の範囲内においてその変形や改良が可能で
ある。
【００２８】
【発明の効果】上述したように、本発明によれば、スト
レージノード用のコンタクトホールとして金属で埋め込
む金属プラグ３１ａ構造を採用することにより、従来の
ドーピングされた多結晶シリコンがコンタクトホールを
埋め込む場合に比べて抵抗が著しく減少し、不純物の外
向拡散も根本的に防止することができる。前記金属プラ
グ３１ａによる抵抗の減少は、金属の比抵抗が多結晶シ
リコンに比べて著しく低いという固有の物質特性のため
であり、外向拡散の防止は、多結晶シリコンの場合とは
異なり、金属をドーピングする必要がないためである。
レージノード用のコンタクトホールとして金属で埋め込
む金属プラグ３１ａ構造を採用することにより、従来の
ドーピングされた多結晶シリコンがコンタクトホールを
埋め込む場合に比べて抵抗が著しく減少し、不純物の外
向拡散も根本的に防止することができる。前記金属プラ
グ３１ａによる抵抗の減少は、金属の比抵抗が多結晶シ
リコンに比べて著しく低いという固有の物質特性のため
であり、外向拡散の防止は、多結晶シリコンの場合とは
異なり、金属をドーピングする必要がないためである。
【図１】ＣＯＢ構造を有する従来の半導体装置のキャパ
シタを説明するための断面図である。
シタを説明するための断面図である。
【図２】本実施の形態の半導体装置のキャパシタを説明
するための断面図である。
するための断面図である。
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】本実施の形態の半導体装置のキャパシタ製造
方法を説明するための断面図である。
方法を説明するための断面図である。
２５ 第１層間絶縁膜 ２９ 第２層間絶縁膜 ３１ａ 金属プラグ ３３ ストレージノード ３５ 誘電膜 ３７ プレートノード
Claims (11)
- 【請求項１】 半導体基板上に形成されたコンタクトホ
ールを有する層間絶縁膜と、 前記コンタクトホールを通じて前記基板に接続される金
属プラグと、 前記金属プラグに連結されるストレージノードと、 前記ストレージノード上に形成された誘電膜と、 前記誘電膜上に形成されたプレートノードとを含むこと
を特徴とする半導体装置のキャパシタ。 - 【請求項２】 前記金属プラグは高融点金属で形成され
ることを特徴とする請求項１に記載の半導体装置のキャ
パシタ。 - 【請求項３】 前記高融点金属はタングステンであるこ
とを特徴とする請求項２に記載の半導体装置のキャパシ
タ。 - 【請求項４】 前記金属プラグは導電性接着層と高融点
金属とのサンドイッチ構造よりなることを特徴とする請
求項１に記載の半導体装置のキャパシタ。 - 【請求項５】 前記導電性接着層はチタンとチタンナイ
トライドとで形成されることを特徴とする請求項４に記
載の半導体装置のキャパシタ。 - 【請求項６】 前記高融点金属はタングステンであるこ
とを特徴とする請求項４に記載の半導体装置のキャパシ
タ。 - 【請求項７】 半導体基板上にコンタクトホールを有す
る平坦化された絶縁膜を形成する工程と、 前記コンタクトホールを埋め込むように半導体基板の全
面に金属層を形成する工程と、 前記金属層をエッチングして金属プラグを形成する工程
と、 前記金属プラグに連結されるストレージノードを形成す
る工程と、 前記ストレージノード上に誘電膜を形成する工程と、 前記誘電膜上にプレートノードを形成する工程とを含む
ことを特徴とする半導体装置のキャパシタ製造方法。 - 【請求項８】 前記絶縁膜はＣＭＰ法で平坦化して形成
することを特徴とする請求項７に記載の半導体装置のキ
ャパシタ製造方法。 - 【請求項９】 前記金属プラグは前記金属層をＣＭＰ法
でエッチングして形成することを特徴とする請求項７に
記載の半導体装置のキャパシタ製造方法。 - 【請求項１０】 半導体基板上に形成されたコンタクト
ホールを有する層間絶縁膜を介してキャパシタが形成さ
れる半導体装置において、 前記キャパシタが、 前記層間絶縁膜のコンタクトホールを通じて前記基板に
接続される金属プラグと、 前記金属プラグに連結されるストレージノードと、 前記ストレージノード上に形成された誘電膜と、 前記誘電膜上に形成されたプレートノードとを含むこと
を特徴とする半導体装置。 - 【請求項１１】 半導体基板上に形成されたコンタクト
ホールを有する層間絶縁膜を介してキャパシタが形成さ
れる半導体装置の製造方法において、 前記キャパシタの形成が、 半導体基板上にコンタクトホールを有する平坦化された
絶縁膜を形成する工程と、 前記コンタクトホールを埋め込むように半導体基板の全
面に金属層を形成する工程と、 前記金属層をエッチングして金属プラグを形成する工程
と、 前記金属プラグに連結されるストレージノードを形成す
る工程と、 前記ストレージノード上に誘電膜を形成する工程と、 前記誘電膜上にプレートノードを形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8304680A JPH10150161A (ja) | 1996-11-15 | 1996-11-15 | 半導体装置のキャパシタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8304680A JPH10150161A (ja) | 1996-11-15 | 1996-11-15 | 半導体装置のキャパシタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150161A true JPH10150161A (ja) | 1998-06-02 |
Family
ID=17935938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8304680A Pending JPH10150161A (ja) | 1996-11-15 | 1996-11-15 | 半導体装置のキャパシタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10150161A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003007854A (ja) * | 2001-06-22 | 2003-01-10 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US6924192B2 (en) | 2003-05-22 | 2005-08-02 | Renesas Technology Corp. | Semiconductor device manufacturing method and semiconductor device |
| EP1148545A3 (en) * | 2000-04-19 | 2006-08-02 | Infineon Technologies North America Corp. | Dynamic random access memory |
| KR100702112B1 (ko) * | 2000-08-28 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 스토리지노드 전극 제조방법 |
-
1996
- 1996-11-15 JP JP8304680A patent/JPH10150161A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1148545A3 (en) * | 2000-04-19 | 2006-08-02 | Infineon Technologies North America Corp. | Dynamic random access memory |
| KR100702112B1 (ko) * | 2000-08-28 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 스토리지노드 전극 제조방법 |
| JP2003007854A (ja) * | 2001-06-22 | 2003-01-10 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US6924192B2 (en) | 2003-05-22 | 2005-08-02 | Renesas Technology Corp. | Semiconductor device manufacturing method and semiconductor device |
| US7078759B2 (en) | 2003-05-22 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device manufacturing method and semiconductor device |
| US7439569B2 (en) | 2003-05-22 | 2008-10-21 | Renesas Technology Corp. | Semiconductor device manufacturing method and semiconductor device |
| US7763926B2 (en) | 2003-05-22 | 2010-07-27 | Renesas Technology Corp. | Semiconductor device manufacturing method and semiconductor device |
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