JP2003007854A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 ＤＲＡＭを含む半導体記憶装置におけ高集積
化を図るとともに製造歩留りの向上を図った半導体記憶
装置とその製造方法を提供する。 【解決手段】 半導体基板１に形成されたトランジスタ
Ｔｍを覆う第１の層間絶縁膜６に形成されてトランジス
タＴｍに電気接続されたセルコンタクト９と、第２の層
間絶縁膜１０に形成されてセルコンタクト９に電気接続
されたビットコンタクト１２と、第２の層間絶縁膜１０
上に形成されてビットコンタクト１２に接続されるビッ
ト線１５と、ビット線１５を覆う第３の層間絶縁膜１７
上に形成された容量２７と、第３及び第２の層間絶縁膜
１７，１０を通して設けられて容量２７とセルコンタク
ト９とを接続する容量コンタクト１９とを備え、ビット
線１５の表面には第２及び第３の層間絶縁膜１０，１７
とエッチング選択性のあるサイドウォールを備える。セ
ルコンタクト９は第２の層間絶縁膜１０で覆われてい
る。
化を図るとともに製造歩留りの向上を図った半導体記憶
装置とその製造方法を提供する。 【解決手段】 半導体基板１に形成されたトランジスタ
Ｔｍを覆う第１の層間絶縁膜６に形成されてトランジス
タＴｍに電気接続されたセルコンタクト９と、第２の層
間絶縁膜１０に形成されてセルコンタクト９に電気接続
されたビットコンタクト１２と、第２の層間絶縁膜１０
上に形成されてビットコンタクト１２に接続されるビッ
ト線１５と、ビット線１５を覆う第３の層間絶縁膜１７
上に形成された容量２７と、第３及び第２の層間絶縁膜
１７，１０を通して設けられて容量２７とセルコンタク
ト９とを接続する容量コンタクト１９とを備え、ビット
線１５の表面には第２及び第３の層間絶縁膜１０，１７
とエッチング選択性のあるサイドウォールを備える。セ
ルコンタクト９は第２の層間絶縁膜１０で覆われてい
る。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭ、特に周辺
回路とＤＲＡＭが一体的に構成された半導体装置に適用
して好適な半導体記憶装置及びその製造方法に関する。
回路とＤＲＡＭが一体的に構成された半導体装置に適用
して好適な半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】周辺回路とＤＲＡＭが一つの半導体基板
上に一体的に構成されている半導体記憶装置、特にＤＲ
ＡＭの容量をビット線よりも上層に配設したＣＯＢ（Ca
pacitor On Bitline）では、周辺回路における素子とメ
タル配線とを電気接続するコンタクト抵抗が問題にな
る。従来、この種の半導体記憶装置は、図１８に概略の
断面図を示すように、シリコン基板１０１のメモリセル
領域にＤＲＡＭのメモリセル用トランジスタＴｍを、周
辺回路（ロジック回路）領域に周辺回路用トランジスタ
Ｔｓをそれぞれ形成した後、メモリセル領域の層間絶縁
膜１０６上にビット線１１５を形成し、さらにその上の
層間絶縁膜１１０，１２２を設け、この層間絶縁膜１２
２に設けた凹部内に下部電極１２４、容量絶縁膜１２
５、上部電極１２６からなる電荷蓄積用の容量１２７を
形成する。そして、ビット線１１５はコンタクト１１２
を介してメモリセル用トランジスタＴｍに電気接続し、
容量１２７はコンタクト１１９によりメモリセル用トラ
ンジスタＴｍに電気接続する。そして容量１２７を層間
絶縁膜１２８で覆った上で、周辺回路領域にメタル配線
１３１を形成し、コンタクト１３０により周辺回路用ト
ランジスタＴｓに電気接続する。しかしながらこの半導
体記憶装置は、周辺回路領域においてはビット線１１５
や容量１２７を覆う層間絶縁膜の全体の膜厚が大きく、
この厚い膜厚の層間絶縁膜を通して周辺回路用トランジ
スタＴｓにまで達する深いコンタクト１３０を形成しな
ければならず、層間絶縁膜にコンタクト用のホールを開
口することが難しく、コンタクトの製造が困難になる。
上に一体的に構成されている半導体記憶装置、特にＤＲ
ＡＭの容量をビット線よりも上層に配設したＣＯＢ（Ca
pacitor On Bitline）では、周辺回路における素子とメ
タル配線とを電気接続するコンタクト抵抗が問題にな
る。従来、この種の半導体記憶装置は、図１８に概略の
断面図を示すように、シリコン基板１０１のメモリセル
領域にＤＲＡＭのメモリセル用トランジスタＴｍを、周
辺回路（ロジック回路）領域に周辺回路用トランジスタ
Ｔｓをそれぞれ形成した後、メモリセル領域の層間絶縁
膜１０６上にビット線１１５を形成し、さらにその上の
層間絶縁膜１１０，１２２を設け、この層間絶縁膜１２
２に設けた凹部内に下部電極１２４、容量絶縁膜１２
５、上部電極１２６からなる電荷蓄積用の容量１２７を
形成する。そして、ビット線１１５はコンタクト１１２
を介してメモリセル用トランジスタＴｍに電気接続し、
容量１２７はコンタクト１１９によりメモリセル用トラ
ンジスタＴｍに電気接続する。そして容量１２７を層間
絶縁膜１２８で覆った上で、周辺回路領域にメタル配線
１３１を形成し、コンタクト１３０により周辺回路用ト
ランジスタＴｓに電気接続する。しかしながらこの半導
体記憶装置は、周辺回路領域においてはビット線１１５
や容量１２７を覆う層間絶縁膜の全体の膜厚が大きく、
この厚い膜厚の層間絶縁膜を通して周辺回路用トランジ
スタＴｓにまで達する深いコンタクト１３０を形成しな
ければならず、層間絶縁膜にコンタクト用のホールを開
口することが難しく、コンタクトの製造が困難になる。
【０００３】一方、従来の改善された半導体装置では、
図１９に概略の断面図を示すように、メモリセル用トラ
ンジスタＴｍと周辺回路用トランジスタＴｓを形成した
メモリセル領域及び周辺回路領域のそれぞれにおいて、
ビット線１１５よりも下層の層間絶縁膜１０６にコンタ
クト（セルコンタクトと称する）１０９を形成してお
き、このセルコンタクト１０９を各領域の各トランジス
タＴｍ，Ｔｓに電気接続する構成がとられている。そし
て、メモリセル領域ではセルコンタクト１０９に対して
ビット線１１５を接続し、またセルコンタクト１０６に
対してその上層の層間絶縁膜１１０に設けたコンタクト
（容量コンタクトと称する）１１９を介して容量１２７
を電気接続する。また、周辺回路では容量１２７よりも
上層の層間絶縁膜１２８上のメタル配線１３１をコンタ
クト（メタルコンタクトと称する）１３０Ａによりセル
コンタクト１０９に対して電気接続する。これにより、
メタルコンタクト１３０Ａは層間絶縁膜１２８，１２
２，１１０に対してのみコンタクト用ホールを開口すれ
ばよく、図１８の半導体記憶装置に比較してコンタクト
用ホールの深さを低減し、コンタクトの製造が容易にな
る。
図１９に概略の断面図を示すように、メモリセル用トラ
ンジスタＴｍと周辺回路用トランジスタＴｓを形成した
メモリセル領域及び周辺回路領域のそれぞれにおいて、
ビット線１１５よりも下層の層間絶縁膜１０６にコンタ
クト（セルコンタクトと称する）１０９を形成してお
き、このセルコンタクト１０９を各領域の各トランジス
タＴｍ，Ｔｓに電気接続する構成がとられている。そし
て、メモリセル領域ではセルコンタクト１０９に対して
ビット線１１５を接続し、またセルコンタクト１０６に
対してその上層の層間絶縁膜１１０に設けたコンタクト
（容量コンタクトと称する）１１９を介して容量１２７
を電気接続する。また、周辺回路では容量１２７よりも
上層の層間絶縁膜１２８上のメタル配線１３１をコンタ
クト（メタルコンタクトと称する）１３０Ａによりセル
コンタクト１０９に対して電気接続する。これにより、
メタルコンタクト１３０Ａは層間絶縁膜１２８，１２
２，１１０に対してのみコンタクト用ホールを開口すれ
ばよく、図１８の半導体記憶装置に比較してコンタクト
用ホールの深さを低減し、コンタクトの製造が容易にな
る。
【０００４】
【発明が解決しようとする課題】しかしながら、この改
善された半導体装置では、セルコンタクト１０９の上端
部が層間絶縁膜１０６の表面に露呈されることになるた
め、この層間絶縁膜１０６の上面にビット線１１５を形
成するときに、その際のフォトリソグラフィ技術でのビ
ット線１１５の位置ずれにより、図１９にＸで示すよう
にビット線１１５の一部がセルコンタクト１０９と干渉
し、ビット線１１５とセルコンタクト１０９とが短絡し
てしまう。特に、図には現れないがセルコンタクト１０
９は通常のコンタクトホールと同様に層間絶縁膜１０６
選択エッチング技術により開口するために上側開口が下
側開口よりも大径をしたテーパ状に形成され、セルコン
タクト１０９の上端部は大径になり易く、ビット線１１
５との短絡が生じ易くなる。そのため、ビット線１１５
のピッチ寸法の低減に制限が生じることになり、半導体
記憶装置の高集積化が困難になるとともに、製造歩留り
が低下する要因になっている。
善された半導体装置では、セルコンタクト１０９の上端
部が層間絶縁膜１０６の表面に露呈されることになるた
め、この層間絶縁膜１０６の上面にビット線１１５を形
成するときに、その際のフォトリソグラフィ技術でのビ
ット線１１５の位置ずれにより、図１９にＸで示すよう
にビット線１１５の一部がセルコンタクト１０９と干渉
し、ビット線１１５とセルコンタクト１０９とが短絡し
てしまう。特に、図には現れないがセルコンタクト１０
９は通常のコンタクトホールと同様に層間絶縁膜１０６
選択エッチング技術により開口するために上側開口が下
側開口よりも大径をしたテーパ状に形成され、セルコン
タクト１０９の上端部は大径になり易く、ビット線１１
５との短絡が生じ易くなる。そのため、ビット線１１５
のピッチ寸法の低減に制限が生じることになり、半導体
記憶装置の高集積化が困難になるとともに、製造歩留り
が低下する要因になっている。
【０００５】また、容量１２７はビット線１１５を覆う
上層の層間絶縁膜１２２上に設けた凹部内にシリンダ状
（円筒状）に形成しており、容量値を大きくするために
は下部電極１２４と上部電極１２６との対向面積を増大
する必要がある。この場合、層間絶縁膜１２２の膜厚寸
法を大きくして容量の膜厚方向の寸法を大きくすると、
セルコンタクト１０９を設けたにもかかわらず周辺回路
領域でのメタルコンタクト１３０Ａの深さがさらに深く
なり、コンタクトの製造が困難になり、製造歩留りが低
下してしまう。また、容量１２７の平面方向の面積を大
きくすると、容量に対応するメモリセルの高密度化に制
限を受け、半導体記憶装置の高集積化が困難になる。
上層の層間絶縁膜１２２上に設けた凹部内にシリンダ状
（円筒状）に形成しており、容量値を大きくするために
は下部電極１２４と上部電極１２６との対向面積を増大
する必要がある。この場合、層間絶縁膜１２２の膜厚寸
法を大きくして容量の膜厚方向の寸法を大きくすると、
セルコンタクト１０９を設けたにもかかわらず周辺回路
領域でのメタルコンタクト１３０Ａの深さがさらに深く
なり、コンタクトの製造が困難になり、製造歩留りが低
下してしまう。また、容量１２７の平面方向の面積を大
きくすると、容量に対応するメモリセルの高密度化に制
限を受け、半導体記憶装置の高集積化が困難になる。
【０００６】本発明の目的は、メモリセルとしてＤＲＡ
Ｍを含む半導体記憶装置における高集積化を図るととも
に製造歩留りの向上を図った半導体記憶装置とその製造
方法を提供するものである。
Ｍを含む半導体記憶装置における高集積化を図るととも
に製造歩留りの向上を図った半導体記憶装置とその製造
方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明の第１の半導体記
憶装置は、半導体基板に形成されたトランジスタと、前
記トランジスタの上層に形成されて当該トランジスタに
電気接続される容量とを備える半導体記憶装置におい
て、トランジスタを覆う第１の層間絶縁膜に形成されて
トランジスタに電気接続されたセルコンタクトと、第１
の層間絶縁膜上の第２の層間絶縁膜に形成されてセルコ
ンタクトに電気接続されたビットコンタクトと、第２の
層間絶縁膜上に形成されてビットコンタクトに接続され
るビット線と、ビット線を覆う第３の層間絶縁膜上に形
成された容量と、第３及び第２の層間絶縁膜を通して設
けられて容量とセルコンタクトとを接続する容量コンタ
クトとを備え、ビット線の表面には第２及び第３の層間
絶縁膜とエッチング選択性のあるサイドウォールを備え
る。
憶装置は、半導体基板に形成されたトランジスタと、前
記トランジスタの上層に形成されて当該トランジスタに
電気接続される容量とを備える半導体記憶装置におい
て、トランジスタを覆う第１の層間絶縁膜に形成されて
トランジスタに電気接続されたセルコンタクトと、第１
の層間絶縁膜上の第２の層間絶縁膜に形成されてセルコ
ンタクトに電気接続されたビットコンタクトと、第２の
層間絶縁膜上に形成されてビットコンタクトに接続され
るビット線と、ビット線を覆う第３の層間絶縁膜上に形
成された容量と、第３及び第２の層間絶縁膜を通して設
けられて容量とセルコンタクトとを接続する容量コンタ
クトとを備え、ビット線の表面には第２及び第３の層間
絶縁膜とエッチング選択性のあるサイドウォールを備え
る。
【０００８】また、本発明の第２の半導体記憶装置は、
半導体基板に形成されたトランジスタと、前記トランジ
スタの上層に形成されて当該トランジスタに電気接続さ
れる容量とを備える半導体記憶装置において、トランジ
スタを覆う第１の層間絶縁膜に形成されてトランジスタ
に電気接続されたセルコンタクトと、第１の層間絶縁膜
上の第２の層間絶縁膜に形成されてセルコンタクトに電
気接続されたビットコンタクトと、第２の層間絶縁膜上
に形成されてビットコンタクトに接続されるビット線
と、ビット線を覆う第３の層間絶縁膜上に形成された容
量と、第３及び第２の層間絶縁膜を通して設けられ容量
とセルコンタクトとを接続する容量コンタクトとを備
え、容量コンタクトは下端部の径寸法が上端部よりも小
径に形成されている。
半導体基板に形成されたトランジスタと、前記トランジ
スタの上層に形成されて当該トランジスタに電気接続さ
れる容量とを備える半導体記憶装置において、トランジ
スタを覆う第１の層間絶縁膜に形成されてトランジスタ
に電気接続されたセルコンタクトと、第１の層間絶縁膜
上の第２の層間絶縁膜に形成されてセルコンタクトに電
気接続されたビットコンタクトと、第２の層間絶縁膜上
に形成されてビットコンタクトに接続されるビット線
と、ビット線を覆う第３の層間絶縁膜上に形成された容
量と、第３及び第２の層間絶縁膜を通して設けられ容量
とセルコンタクトとを接続する容量コンタクトとを備
え、容量コンタクトは下端部の径寸法が上端部よりも小
径に形成されている。
【０００９】本発明の第１及び第２の半導体記憶装置で
は、セルコンタクトを第２の層間絶縁膜で覆っており、
セルコンタクトに接続する箇所にのみビットコンタクト
を形成しているので、ビット線に位置ずれが生じた場合
でもセルコンタクトとの短絡が防止できる。また、容量
コンタクトに位置ずれが生じた場合でもビット線との短
絡が防止できる。これにより、ビット線及び容量コンタ
クトのマージンを小さくし、ビット線及び容量コンタク
ト、すなわち容量の配置密度を高めることが可能にな
り、高集積なＤＲＡＭの製造が実現できる。
は、セルコンタクトを第２の層間絶縁膜で覆っており、
セルコンタクトに接続する箇所にのみビットコンタクト
を形成しているので、ビット線に位置ずれが生じた場合
でもセルコンタクトとの短絡が防止できる。また、容量
コンタクトに位置ずれが生じた場合でもビット線との短
絡が防止できる。これにより、ビット線及び容量コンタ
クトのマージンを小さくし、ビット線及び容量コンタク
ト、すなわち容量の配置密度を高めることが可能にな
り、高集積なＤＲＡＭの製造が実現できる。
【００１０】本発明の第３の半導体記憶装置は、半導体
基板に形成されたトランジスタと、トランジスタの上層
に形成されてトランジスタに電気接続される容量とを備
える半導体記憶装置において、容量はトランジスタと容
量とを接続するためのコンタクトホール内に延在されて
いる。
基板に形成されたトランジスタと、トランジスタの上層
に形成されてトランジスタに電気接続される容量とを備
える半導体記憶装置において、容量はトランジスタと容
量とを接続するためのコンタクトホール内に延在されて
いる。
【００１１】本発明の第３の半導体記憶装置の一形態と
して、半導体基板に形成されたトランジスタと、トラン
ジスタの上層に形成されて当該トランジスタに電気接続
される容量とを備える半導体記憶装置において、トラン
ジスタを覆う第１の層間絶縁膜に形成されてトランジス
タに電気接続されたセルコンタクトと、第１の層間絶縁
膜上の第２の層間絶縁膜に形成されてセルコンタクトに
電気接続するビットコンタクトと、第２の層間絶縁膜上
に形成されてビットコンタクトに接続されるビット線
と、ビット線を覆う第３の層間絶縁膜上に形成された第
４の層間絶縁膜に設けられた凹部内に形成された容量と
を備え、容量とセルコンタクトとの間に存在する第３及
び第２の層間絶縁膜を通して設けられたコンタクト用ホ
ール内に容量の一部が延在され、この延在された部分が
セルコンタクトに電気接続される。
して、半導体基板に形成されたトランジスタと、トラン
ジスタの上層に形成されて当該トランジスタに電気接続
される容量とを備える半導体記憶装置において、トラン
ジスタを覆う第１の層間絶縁膜に形成されてトランジス
タに電気接続されたセルコンタクトと、第１の層間絶縁
膜上の第２の層間絶縁膜に形成されてセルコンタクトに
電気接続するビットコンタクトと、第２の層間絶縁膜上
に形成されてビットコンタクトに接続されるビット線
と、ビット線を覆う第３の層間絶縁膜上に形成された第
４の層間絶縁膜に設けられた凹部内に形成された容量と
を備え、容量とセルコンタクトとの間に存在する第３及
び第２の層間絶縁膜を通して設けられたコンタクト用ホ
ール内に容量の一部が延在され、この延在された部分が
セルコンタクトに電気接続される。
【００１２】本発明の第３の半導体記憶装置では、層間
絶縁膜に設けたシリンダ凹部内のみならず、その下層の
層間絶縁膜に形成したコンタクト用ホール内の内面にお
いて積層状態の下部電極、容量絶縁膜、上部電極により
容量が構成されるため、コンタクト用ホールの内面面積
に相当するだけ容量面積が増大でき、容量を形成するた
めの凹部を設ける層間絶縁膜の膜厚を低減し、また凹部
の径寸法を縮小しても所望の容量を得ることが可能にな
り、層間絶縁膜のトータルの膜厚を低減してメタルコン
タクトの深さを低減し、メタルコンタクト等の製造を容
易化するとともに高集積化が実現でき、さらに化学機械
研磨工程を削減して製造の簡易化を実現することができ
る。
絶縁膜に設けたシリンダ凹部内のみならず、その下層の
層間絶縁膜に形成したコンタクト用ホール内の内面にお
いて積層状態の下部電極、容量絶縁膜、上部電極により
容量が構成されるため、コンタクト用ホールの内面面積
に相当するだけ容量面積が増大でき、容量を形成するた
めの凹部を設ける層間絶縁膜の膜厚を低減し、また凹部
の径寸法を縮小しても所望の容量を得ることが可能にな
り、層間絶縁膜のトータルの膜厚を低減してメタルコン
タクトの深さを低減し、メタルコンタクト等の製造を容
易化するとともに高集積化が実現でき、さらに化学機械
研磨工程を削減して製造の簡易化を実現することができ
る。
【００１３】本発明の第１の半導体記憶装置の製造方法
は、半導体基板にトランジスタを形成する工程と、トラ
ンジスタを覆う第１の層間絶縁膜を形成する工程と、第
１の層間絶縁膜にトランジスタに電気接続されるセルコ
ンタクトを形成する工程と、第１の層間絶縁膜上にセル
コンタクトを覆う第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜にセルコンタクトに電気接続されるビ
ットコンタクトを形成する工程と、第２の層間絶縁膜上
にビットコンタクトに電気接続されるビット線を形成す
る工程と、ビット線の表面に第２の層間絶縁膜及び後記
の第３の層間絶縁膜とエッチング選択性のある膜を形成
する工程と、ビット線を覆う第３の層間絶縁膜を形成す
る工程と、第３の層間絶縁膜にセルコンタクトに電気接
続する容量コンタクトを形成する工程と、第３の層間絶
縁膜上に容量コンタクトに電気接続される容量を形成す
る工程とを含んでいる。また、本発明の第２の半導体記
憶装置の製造方法では、前記ビット線の表面に第２の層
間絶縁膜及び第３の層間絶縁膜とエッチング選択性のあ
る膜を形成することなく前記工程を実行する。
は、半導体基板にトランジスタを形成する工程と、トラ
ンジスタを覆う第１の層間絶縁膜を形成する工程と、第
１の層間絶縁膜にトランジスタに電気接続されるセルコ
ンタクトを形成する工程と、第１の層間絶縁膜上にセル
コンタクトを覆う第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜にセルコンタクトに電気接続されるビ
ットコンタクトを形成する工程と、第２の層間絶縁膜上
にビットコンタクトに電気接続されるビット線を形成す
る工程と、ビット線の表面に第２の層間絶縁膜及び後記
の第３の層間絶縁膜とエッチング選択性のある膜を形成
する工程と、ビット線を覆う第３の層間絶縁膜を形成す
る工程と、第３の層間絶縁膜にセルコンタクトに電気接
続する容量コンタクトを形成する工程と、第３の層間絶
縁膜上に容量コンタクトに電気接続される容量を形成す
る工程とを含んでいる。また、本発明の第２の半導体記
憶装置の製造方法では、前記ビット線の表面に第２の層
間絶縁膜及び第３の層間絶縁膜とエッチング選択性のあ
る膜を形成することなく前記工程を実行する。
【００１４】本発明の第３の半導体記憶装置の製造方法
は、半導体基板にトランジスタを形成する工程と、トラ
ンジスタを覆う多層の層間絶縁膜を順次形成する工程
と、上層の層間絶縁膜には容量を形成するための大径の
凹部を形成し、下層の層間絶縁膜には凹部の底面からト
ランジスタにわたって小径の凹部を形成する工程と、大
径の凹部と小径の凹部の表面に下部電極、容量絶縁膜、
上部電極を順次形成する工程とを含んでいる。
は、半導体基板にトランジスタを形成する工程と、トラ
ンジスタを覆う多層の層間絶縁膜を順次形成する工程
と、上層の層間絶縁膜には容量を形成するための大径の
凹部を形成し、下層の層間絶縁膜には凹部の底面からト
ランジスタにわたって小径の凹部を形成する工程と、大
径の凹部と小径の凹部の表面に下部電極、容量絶縁膜、
上部電極を順次形成する工程とを含んでいる。
【００１５】本発明の第４の半導体記憶装置の製造方法
は、半導体基板にトランジスタを形成する工程と、トラ
ンジスタを覆う第１の層間絶縁膜を形成する工程と、第
１の層間絶縁膜にトランジスタに電気接続されるセルコ
ンタクトを形成する工程と、第１の層間絶縁膜上にセル
コンタクトを覆う第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜にセルコンタクトに電気接続されるビ
ットコンタクトを形成する工程と、第２の層間絶縁膜上
にビットコンタクトに電気接続されるビット線を形成す
る工程と、ビット線を覆う第３の層間絶縁膜を形成する
工程と、第３の層間絶縁膜上にエッチングストッパ膜を
形成し、後記する容量とセルコンタクトとを電気接続す
る箇所に開口窓を形成する工程と、エッチングストッパ
膜上に第３の層間絶縁膜と同質の第４の層間絶縁膜を形
成する工程と、開口窓を含む領域の第４の層間絶縁膜に
容量を形成するための凹部をエッチング形成するととも
に開口窓を通して第３及び第２の層間絶縁膜に前記セル
コンタクトにつながるコンタクト用ホールを開口する工
程と、凹部及びコンタクト用ホールの内面にわたって下
部電極、容量絶縁膜、上部電極を順次形成して容量を形
成する工程とを含んでいる。
は、半導体基板にトランジスタを形成する工程と、トラ
ンジスタを覆う第１の層間絶縁膜を形成する工程と、第
１の層間絶縁膜にトランジスタに電気接続されるセルコ
ンタクトを形成する工程と、第１の層間絶縁膜上にセル
コンタクトを覆う第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜にセルコンタクトに電気接続されるビ
ットコンタクトを形成する工程と、第２の層間絶縁膜上
にビットコンタクトに電気接続されるビット線を形成す
る工程と、ビット線を覆う第３の層間絶縁膜を形成する
工程と、第３の層間絶縁膜上にエッチングストッパ膜を
形成し、後記する容量とセルコンタクトとを電気接続す
る箇所に開口窓を形成する工程と、エッチングストッパ
膜上に第３の層間絶縁膜と同質の第４の層間絶縁膜を形
成する工程と、開口窓を含む領域の第４の層間絶縁膜に
容量を形成するための凹部をエッチング形成するととも
に開口窓を通して第３及び第２の層間絶縁膜に前記セル
コンタクトにつながるコンタクト用ホールを開口する工
程と、凹部及びコンタクト用ホールの内面にわたって下
部電極、容量絶縁膜、上部電極を順次形成して容量を形
成する工程とを含んでいる。
【００１６】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の半導体記憶装
置としての第１の実施形態の半導体装置の縦断面図であ
り、ビット線の高密度化を図ることによって高集積化を
実現したものである。図２ないし図１１を参照してこの
半導体装置の製造方法を説明する。先ず、図２のよう
に、通常のＤＲＡＭと同様にシリコン基板１に浅い溝型
の溝を形成し、この溝を絶縁材料で埋設した素子分離絶
縁膜（ＳＴＩ）２を形成し、メモリセル領域と周辺回路
領域を区画するとともに、メモリセル領域内の個々のセ
ル領域を区画する。そして、前記シリコン基板１上に周
辺回路領域においてのみ図示されるゲート絶縁膜３、ゲ
ート電極４を形成し、さらに前記シリコン基板１に不純
物を導入してソース・ドレイン領域５を形成してＭＯＳ
トランジスタを形成し、このＭＯＳトランジスタにより
メモリセル領域にはメモリセル用トランジスタＴｍを、
周辺回路領域には周辺回路用トランジスタＴｓをそれぞ
れ形成する。次いで、各々のトランジスタの拡散層とゲ
ートの全面をＣｏ（コバルト）でサリサイド化してＣｏ
シリサイド層８を形成する。その後、前記ＳＴＩ２の表
面を含むシリコン基板１の表面には前記各トランジスタ
を被覆するシリコン窒化膜６が形成される。
参照して説明する。図１は本発明の第１の半導体記憶装
置としての第１の実施形態の半導体装置の縦断面図であ
り、ビット線の高密度化を図ることによって高集積化を
実現したものである。図２ないし図１１を参照してこの
半導体装置の製造方法を説明する。先ず、図２のよう
に、通常のＤＲＡＭと同様にシリコン基板１に浅い溝型
の溝を形成し、この溝を絶縁材料で埋設した素子分離絶
縁膜（ＳＴＩ）２を形成し、メモリセル領域と周辺回路
領域を区画するとともに、メモリセル領域内の個々のセ
ル領域を区画する。そして、前記シリコン基板１上に周
辺回路領域においてのみ図示されるゲート絶縁膜３、ゲ
ート電極４を形成し、さらに前記シリコン基板１に不純
物を導入してソース・ドレイン領域５を形成してＭＯＳ
トランジスタを形成し、このＭＯＳトランジスタにより
メモリセル領域にはメモリセル用トランジスタＴｍを、
周辺回路領域には周辺回路用トランジスタＴｓをそれぞ
れ形成する。次いで、各々のトランジスタの拡散層とゲ
ートの全面をＣｏ（コバルト）でサリサイド化してＣｏ
シリサイド層８を形成する。その後、前記ＳＴＩ２の表
面を含むシリコン基板１の表面には前記各トランジスタ
を被覆するシリコン窒化膜６が形成される。
【００１７】次いで、図３のように、前記メモリセル領
域及び周辺回路領域の各トランジスタを覆うようにシリ
コン酸化膜６ｂを形成し、前記シリコン窒化膜６ａとか
らなる第１の層間絶縁膜６を形成し、前記メモリセル領
域ではメモリセル用トランジスタＴｍに対してビット線
及び容量を接続するためのコンタクト用ホール７ｍを、
前記周辺回路領域では周辺回路用トランジスタに対して
後述するメタル配線を接続するためのコンタクト用ホー
ル７ｓをそれぞれ選択エッチングにより開口する。そし
て、前記各コンタクト用ホール７ｍ，７ｓを埋設するま
で全面にＷ（タングステン）をＣＶＤ法により堆積す
る。その後ＣＭＰ（化学機械研磨）法により第１の層間
絶縁膜６の表面を平坦化してＷを各コンタクト用ホール
内にのみ残し、セルコンタクト９を形成する。
域及び周辺回路領域の各トランジスタを覆うようにシリ
コン酸化膜６ｂを形成し、前記シリコン窒化膜６ａとか
らなる第１の層間絶縁膜６を形成し、前記メモリセル領
域ではメモリセル用トランジスタＴｍに対してビット線
及び容量を接続するためのコンタクト用ホール７ｍを、
前記周辺回路領域では周辺回路用トランジスタに対して
後述するメタル配線を接続するためのコンタクト用ホー
ル７ｓをそれぞれ選択エッチングにより開口する。そし
て、前記各コンタクト用ホール７ｍ，７ｓを埋設するま
で全面にＷ（タングステン）をＣＶＤ法により堆積す
る。その後ＣＭＰ（化学機械研磨）法により第１の層間
絶縁膜６の表面を平坦化してＷを各コンタクト用ホール
内にのみ残し、セルコンタクト９を形成する。
【００１８】次いで、図４のように、前記セルコンタク
ト９の表面が露呈されている前記第１の層間絶縁膜の表
面上にシリコン酸化膜からなる第２の層間絶縁膜１０を
所要の厚さに形成し、前記セルコンタクト９の表面を被
覆する。そして、前記第２の層間絶縁膜１０には前記セ
ルコンタクト９のうち、後述するビット線に電気接続す
るセルコンタクト９の直上位置のみ選択的にエッチング
してコンタクト用ホール１１を開口し、前記セルコンタ
クト９の上面を露出する。次いで、セルコンタクトの場
合と同様にコンタクト用ホール１１を埋設するまでＷを
ＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化し
てＷをコンタクト用ホール１１内にのみ残し、ビット線
に接続するためのビットコンタクト１２を形成する。
ト９の表面が露呈されている前記第１の層間絶縁膜の表
面上にシリコン酸化膜からなる第２の層間絶縁膜１０を
所要の厚さに形成し、前記セルコンタクト９の表面を被
覆する。そして、前記第２の層間絶縁膜１０には前記セ
ルコンタクト９のうち、後述するビット線に電気接続す
るセルコンタクト９の直上位置のみ選択的にエッチング
してコンタクト用ホール１１を開口し、前記セルコンタ
クト９の上面を露出する。次いで、セルコンタクトの場
合と同様にコンタクト用ホール１１を埋設するまでＷを
ＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化し
てＷをコンタクト用ホール１１内にのみ残し、ビット線
に接続するためのビットコンタクト１２を形成する。
【００１９】次に、図５のように、第２の層間絶縁膜１
０の表面上にビット線膜１３としてＷとＴｉＮ（窒化チ
タン）を積層し、その上にハードマスク膜１４としてシ
リコン酸化膜とシリコン窒化膜の積層膜を形成する。そ
して、図６に示すように、図外のフォトレジストマスク
を利用して前記ハードマスク膜１４とビット線膜１３を
ビット線形状にパターン形成しビット線１５を形成す
る。このとき、図７に平面レイアウト図を示すように、
前記ビットコンタクト１２上に延設されるビット線１５
は当該ビットコンタクト１２に電気接続され、さらにセ
ルコンタクト９を介してメモリセル用トランジスタＴｍ
に電気接続されることになる。一方、ビット線１５に接
続されないセルコンタクト９は第２の層間絶縁膜１０に
よって被覆されているため、ビット線１５に位置ずれが
生じた場合でもビット線１５とセルコンタクト９が短絡
することはない。次いで、前記ビット線１５を覆う全面
にシリコン窒化膜を所要の厚さに成長し、かつこのシリ
コン窒化膜をエッチバックして前記ビット線１５の側面
にのみ残してサイドウォール１６を形成する。なお、図
７は一例であり、前記各断面図の構造には対応していな
い。
０の表面上にビット線膜１３としてＷとＴｉＮ（窒化チ
タン）を積層し、その上にハードマスク膜１４としてシ
リコン酸化膜とシリコン窒化膜の積層膜を形成する。そ
して、図６に示すように、図外のフォトレジストマスク
を利用して前記ハードマスク膜１４とビット線膜１３を
ビット線形状にパターン形成しビット線１５を形成す
る。このとき、図７に平面レイアウト図を示すように、
前記ビットコンタクト１２上に延設されるビット線１５
は当該ビットコンタクト１２に電気接続され、さらにセ
ルコンタクト９を介してメモリセル用トランジスタＴｍ
に電気接続されることになる。一方、ビット線１５に接
続されないセルコンタクト９は第２の層間絶縁膜１０に
よって被覆されているため、ビット線１５に位置ずれが
生じた場合でもビット線１５とセルコンタクト９が短絡
することはない。次いで、前記ビット線１５を覆う全面
にシリコン窒化膜を所要の厚さに成長し、かつこのシリ
コン窒化膜をエッチバックして前記ビット線１５の側面
にのみ残してサイドウォール１６を形成する。なお、図
７は一例であり、前記各断面図の構造には対応していな
い。
【００２０】次いで、図８に示すように、前記ビット線
１５を覆うようにシリコン酸化膜で第３の層間絶縁膜１
７を形成する。そして、前記セルコンタクト９のうち、
後述する容量に電気接続するセルコンタクトの直上位
置、及び周辺回路領域の後述するメタル配線に電気接続
するセルコンタクトの直上位置のみ選択的にエッチング
してコンタクト用ホール１８ｍ，１８ｓを開口する。こ
のとき、特にメモリセル領域のコンタクト用ホール１８
ｍに位置ずれが生じ、当該コンタクト用ホール１８ｍの
一部においてビット線１５と重なる位置にコンタクト用
ホール１８ｍが開口された場合でも、ビット線１５の側
面のサイドウォール１６がシリコン窒化膜であり第３の
層間絶縁膜１７のシリコン酸化膜とのエッチングの選択
比によってサイドウォール１６がエッチングされること
はなく、セルフアラインにコンタクト用ホール１８ｍが
開口されるため、コンタクト用ホール１８ｍ内にビット
線１５のビット線膜１３が露出されることはない。しか
る上で、セルコンタクトやビットコンタクトの場合と同
様にコンタクト用ホール１８ｍ，１８ｓを埋設するまで
ＷをＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦
化してＷをコンタクト用ホール内にのみ残し、メモリセ
ル領域には容量に接続するための容量コンタクト１９を
形成し、周辺回路領域には後述するメタル配線に接続す
るための下層メタルコンタクト２０を形成する。
１５を覆うようにシリコン酸化膜で第３の層間絶縁膜１
７を形成する。そして、前記セルコンタクト９のうち、
後述する容量に電気接続するセルコンタクトの直上位
置、及び周辺回路領域の後述するメタル配線に電気接続
するセルコンタクトの直上位置のみ選択的にエッチング
してコンタクト用ホール１８ｍ，１８ｓを開口する。こ
のとき、特にメモリセル領域のコンタクト用ホール１８
ｍに位置ずれが生じ、当該コンタクト用ホール１８ｍの
一部においてビット線１５と重なる位置にコンタクト用
ホール１８ｍが開口された場合でも、ビット線１５の側
面のサイドウォール１６がシリコン窒化膜であり第３の
層間絶縁膜１７のシリコン酸化膜とのエッチングの選択
比によってサイドウォール１６がエッチングされること
はなく、セルフアラインにコンタクト用ホール１８ｍが
開口されるため、コンタクト用ホール１８ｍ内にビット
線１５のビット線膜１３が露出されることはない。しか
る上で、セルコンタクトやビットコンタクトの場合と同
様にコンタクト用ホール１８ｍ，１８ｓを埋設するまで
ＷをＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦
化してＷをコンタクト用ホール内にのみ残し、メモリセ
ル領域には容量に接続するための容量コンタクト１９を
形成し、周辺回路領域には後述するメタル配線に接続す
るための下層メタルコンタクト２０を形成する。
【００２１】次いで、図９に示すように、全面にシリコ
ン窒化膜からなるエッチングストッパ膜２１を形成し、
その上にシリコン酸化膜からなる第４の層間絶縁膜２２
を形成して前記容量コンタクト１９及び下層メタルコン
タクト２０を被覆する。その上で図外のフォトレジスト
マスクを利用して前記容量コンタクト１９の直上領域の
第４の層間絶縁膜２２及び前記エッチングストッパ膜２
１を円形にエッチングし、大径のシリンダ凹部２３を形
成すると同時に、前記シリンダ凹部２３の底面に前記容
量コンタクト１９の上端面を露呈する。しかる上で、図
１０のように、前記シリンダ凹部２３の内面を含む全面
にＴｉＮ膜を形成し、シリンダ凹部２３の領域のみを図
外のフォトレジストマスクで覆った後、前記ＴｉＮ膜を
エッチバックしてシリンダ凹部２３内にのみ残し下部電
極２４を形成する。さらに、前記下部電極２４の表面に
Ｔａ酸化膜等の絶縁膜を形成した後、前記シリンダ凹部
２３を埋め込むようにＷとＴｉＮの積層膜を形成し、こ
れら積層膜と絶縁膜を所要のパターンに形成して上部電
極２６と容量絶縁膜２５を形成する。これにより、シリ
ンダ状の容量２７が形成される。
ン窒化膜からなるエッチングストッパ膜２１を形成し、
その上にシリコン酸化膜からなる第４の層間絶縁膜２２
を形成して前記容量コンタクト１９及び下層メタルコン
タクト２０を被覆する。その上で図外のフォトレジスト
マスクを利用して前記容量コンタクト１９の直上領域の
第４の層間絶縁膜２２及び前記エッチングストッパ膜２
１を円形にエッチングし、大径のシリンダ凹部２３を形
成すると同時に、前記シリンダ凹部２３の底面に前記容
量コンタクト１９の上端面を露呈する。しかる上で、図
１０のように、前記シリンダ凹部２３の内面を含む全面
にＴｉＮ膜を形成し、シリンダ凹部２３の領域のみを図
外のフォトレジストマスクで覆った後、前記ＴｉＮ膜を
エッチバックしてシリンダ凹部２３内にのみ残し下部電
極２４を形成する。さらに、前記下部電極２４の表面に
Ｔａ酸化膜等の絶縁膜を形成した後、前記シリンダ凹部
２３を埋め込むようにＷとＴｉＮの積層膜を形成し、こ
れら積層膜と絶縁膜を所要のパターンに形成して上部電
極２６と容量絶縁膜２５を形成する。これにより、シリ
ンダ状の容量２７が形成される。
【００２２】さらに、図１に示したように、前記容量２
７を覆うように第５の層間絶縁膜２８を形成し、前記周
辺回路領域の下層メタルコンタクト２０の直上において
前記第５の層間絶縁膜２８、第４の層間絶縁膜２２を順
次選択エッチングし、さらにその下層のエッチングスト
ッパ膜２１をエッチングしてコンタクト用ホール２９を
開口し、下層メタルコンタクトの上端面を露出する。そ
の上で、前記コンタクト用ホール２９を埋設するまでＷ
をＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化
してＷをコンタクト用ホール２９内にのみ残し上層メタ
ルコンタクト３０を形成する。さらに、前記第５の層間
絶縁膜２８上にＡｌ（アルミニウム）膜を形成し、所要
のパターンに形成してメタル配線３１を形成する。この
メタル配線３１は前記上層メタルコンタクト３０、下層
メタルコンタクト２０、及びセルコンタクト９を介して
前記周辺回路用トランジスタＴｓに電気接続されること
になる。
７を覆うように第５の層間絶縁膜２８を形成し、前記周
辺回路領域の下層メタルコンタクト２０の直上において
前記第５の層間絶縁膜２８、第４の層間絶縁膜２２を順
次選択エッチングし、さらにその下層のエッチングスト
ッパ膜２１をエッチングしてコンタクト用ホール２９を
開口し、下層メタルコンタクトの上端面を露出する。そ
の上で、前記コンタクト用ホール２９を埋設するまでＷ
をＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化
してＷをコンタクト用ホール２９内にのみ残し上層メタ
ルコンタクト３０を形成する。さらに、前記第５の層間
絶縁膜２８上にＡｌ（アルミニウム）膜を形成し、所要
のパターンに形成してメタル配線３１を形成する。この
メタル配線３１は前記上層メタルコンタクト３０、下層
メタルコンタクト２０、及びセルコンタクト９を介して
前記周辺回路用トランジスタＴｓに電気接続されること
になる。
【００２３】以上の工程により図１に示した半導体記憶
装置が製造される。このように、第１の実施形態の半導
体記憶装置では、セルコンタクト９の上端面を第２の層
間絶縁膜１０で覆っているので、メモリセル領域におい
て第２の層間絶縁膜１０上に形成するビット線１５に位
置ずれが生じた場合でも目的外のセルコンタクト９との
短絡が防止できる。また、ビット線１５にはサイドウォ
ール１６を形成し、当該サイドウォール１６と第２及び
第３の層間絶縁膜１０，１７のエッチング選択性を利用
して容量コンタクト１９のコンタクト用ホールを形成し
ているので、容量コンタクト１９に位置ずれが生じた場
合でもビット線１５と容量コンタクト１９との短絡が防
止できる。これにより、ビット線１５及び容量コンタク
ト１９の設計上の配置マージンを小さくし、ビット線１
５及び容量コンタクト１９の配置密度、すなわち容量２
７の配置密度を高めることが可能になり、高集積なＤＲ
ＡＭの製造が実現できる。また、このようなＤＲＡＭ
（メモリセル）と周辺回路を一体に有する半導体装置に
おいては、メタル配線３１に対してトランジスタを電気
接続するためのコンタクト構造として、下側からセルコ
ンタクト９、下層メタルコンタクト２０、上層メタルコ
ンタクト３０を積層しているため、各コンタクトの深さ
を低減でき、微細なコンタクトを容易に製造でき、半導
体記憶装置の高集積化を図る上で有利になる。
装置が製造される。このように、第１の実施形態の半導
体記憶装置では、セルコンタクト９の上端面を第２の層
間絶縁膜１０で覆っているので、メモリセル領域におい
て第２の層間絶縁膜１０上に形成するビット線１５に位
置ずれが生じた場合でも目的外のセルコンタクト９との
短絡が防止できる。また、ビット線１５にはサイドウォ
ール１６を形成し、当該サイドウォール１６と第２及び
第３の層間絶縁膜１０，１７のエッチング選択性を利用
して容量コンタクト１９のコンタクト用ホールを形成し
ているので、容量コンタクト１９に位置ずれが生じた場
合でもビット線１５と容量コンタクト１９との短絡が防
止できる。これにより、ビット線１５及び容量コンタク
ト１９の設計上の配置マージンを小さくし、ビット線１
５及び容量コンタクト１９の配置密度、すなわち容量２
７の配置密度を高めることが可能になり、高集積なＤＲ
ＡＭの製造が実現できる。また、このようなＤＲＡＭ
（メモリセル）と周辺回路を一体に有する半導体装置に
おいては、メタル配線３１に対してトランジスタを電気
接続するためのコンタクト構造として、下側からセルコ
ンタクト９、下層メタルコンタクト２０、上層メタルコ
ンタクト３０を積層しているため、各コンタクトの深さ
を低減でき、微細なコンタクトを容易に製造でき、半導
体記憶装置の高集積化を図る上で有利になる。
【００２４】ここで、第１の半導体記憶装置の変形例と
して、図１１に示すように、前記セルコンタクト９の上
端面を覆う第２の層間絶縁膜１０Ａを薄いシリコン酸化
膜で形成してもよい。この場合には、第２の層間絶縁膜
１０Ａにセルコンタクト９の上端面を露出する窓３２を
あけた上で、その上にビット線１５を形成すれば、ビッ
ト線１５とセルコンタクト９を電気接続することが可能
であり、ビットコンタクト１２を形成するためのＣＭＰ
工程等が不要になり、製造工程の簡略化が可能になる。
また、半導体記憶装置の全体の層間絶縁膜の厚さを薄く
でき、特に周辺回路領域における下層メタルコンタクト
２０の製造を容易に行うことが可能になる。
して、図１１に示すように、前記セルコンタクト９の上
端面を覆う第２の層間絶縁膜１０Ａを薄いシリコン酸化
膜で形成してもよい。この場合には、第２の層間絶縁膜
１０Ａにセルコンタクト９の上端面を露出する窓３２を
あけた上で、その上にビット線１５を形成すれば、ビッ
ト線１５とセルコンタクト９を電気接続することが可能
であり、ビットコンタクト１２を形成するためのＣＭＰ
工程等が不要になり、製造工程の簡略化が可能になる。
また、半導体記憶装置の全体の層間絶縁膜の厚さを薄く
でき、特に周辺回路領域における下層メタルコンタクト
２０の製造を容易に行うことが可能になる。
【００２５】また、前記実施形態では容量コンタクト１
９を形成する際に、ビット線１５の側面にサイドウォー
ル１６を形成し、このサイドウォール１６と第３の層間
絶縁膜１７とのエッチング選択比を利用したセルフアラ
イン法によってコンタクト用ホール１８ｍ開口している
が、セルフアライン法を用いることなくフォトレジスト
マスクを利用したエッチング法でも異方性の小さいエッ
チング法によって形成してもよい。本発明の第２の半導
体記憶装置はこの方法により形成したものであり、図１
２に示すように、第３の層間絶縁膜１７の表面側から下
方に向けてエッチング開口したコンタクト用ホール１８
ｍに基づいて容量コンタクト１９Ａを形成したものであ
り、当該容量コンタクト１９Ａはビット線１５に近接さ
れる下端部寄りの径寸法が上端部よりも小さい逆テーパ
型に形成されるため、容量コンタクト１９Ａに位置ずれ
が生じた場合でも容量コンタクト１９Ａとビット線１５
とが干渉して両者が短絡することを防止できる。
９を形成する際に、ビット線１５の側面にサイドウォー
ル１６を形成し、このサイドウォール１６と第３の層間
絶縁膜１７とのエッチング選択比を利用したセルフアラ
イン法によってコンタクト用ホール１８ｍ開口している
が、セルフアライン法を用いることなくフォトレジスト
マスクを利用したエッチング法でも異方性の小さいエッ
チング法によって形成してもよい。本発明の第２の半導
体記憶装置はこの方法により形成したものであり、図１
２に示すように、第３の層間絶縁膜１７の表面側から下
方に向けてエッチング開口したコンタクト用ホール１８
ｍに基づいて容量コンタクト１９Ａを形成したものであ
り、当該容量コンタクト１９Ａはビット線１５に近接さ
れる下端部寄りの径寸法が上端部よりも小さい逆テーパ
型に形成されるため、容量コンタクト１９Ａに位置ずれ
が生じた場合でも容量コンタクト１９Ａとビット線１５
とが干渉して両者が短絡することを防止できる。
【００２６】図１３は本発明の第２の実施形態の半導体
装置である。図１４〜図１７は第２の実施形態の半導体
装置の製造方法を工程順に示す図である。先ず、図１４
のように、第１の実施形態と同様にシリコン基板１のメ
モリセル領域にはメモリセル用トランジスタＴｍを、周
辺回路領域には周辺回路用トランジスタＴｓをそれぞれ
形成する。次いで、前記メモリセル領域及び周辺回路領
域の各トランジスタＴｍ，Ｔｓを覆うようにシリコン窒
化膜とシリコン酸化膜からなる第１の層間絶縁膜６を形
成し、前記メモリセル領域及び周辺回路領域にそれぞれ
のトランジスタに接続するセルコンタクト９を形成す
る。さらに、前記第１の層間絶縁膜６の表面上にシリコ
ン酸化膜からなる第２の層間絶縁膜１０を所要の厚さに
形成し、前記セルコンタクト１０の一部につながるビッ
トコンタクト１２を形成し、その上に当該ビットコンタ
クト１２につながるビット線１５を形成する。なお、こ
の実施形態では第１の実施形態と同様にビット線１５の
側面にサイドウォール１６を形成しているが、ビット線
１５の配設密度によって後述する容量コンタクトがビッ
ト線１５に短絡するおそれが少ない場合にはサイドウォ
ール１６を省略してもよい。
装置である。図１４〜図１７は第２の実施形態の半導体
装置の製造方法を工程順に示す図である。先ず、図１４
のように、第１の実施形態と同様にシリコン基板１のメ
モリセル領域にはメモリセル用トランジスタＴｍを、周
辺回路領域には周辺回路用トランジスタＴｓをそれぞれ
形成する。次いで、前記メモリセル領域及び周辺回路領
域の各トランジスタＴｍ，Ｔｓを覆うようにシリコン窒
化膜とシリコン酸化膜からなる第１の層間絶縁膜６を形
成し、前記メモリセル領域及び周辺回路領域にそれぞれ
のトランジスタに接続するセルコンタクト９を形成す
る。さらに、前記第１の層間絶縁膜６の表面上にシリコ
ン酸化膜からなる第２の層間絶縁膜１０を所要の厚さに
形成し、前記セルコンタクト１０の一部につながるビッ
トコンタクト１２を形成し、その上に当該ビットコンタ
クト１２につながるビット線１５を形成する。なお、こ
の実施形態では第１の実施形態と同様にビット線１５の
側面にサイドウォール１６を形成しているが、ビット線
１５の配設密度によって後述する容量コンタクトがビッ
ト線１５に短絡するおそれが少ない場合にはサイドウォ
ール１６を省略してもよい。
【００２７】しかる後、図１５のように、前記ビット線
を覆う第３の層間絶縁膜を形成した後、この第２の実施
形態では容量コンタクトを形成することなく、第３の層
間絶縁膜１７の表面上にシリコン窒化膜のエッチングス
トッパ膜２１を形成する。そして、図外のフォトレジス
トマスクを利用して容量を形成する領域の前記セルコン
タクト９の直上領域を選択的にエッチングし、開口窓２
１ａを形成する。次いで、図１６のように、前記フォト
レジストマスクを除去した後、前記エッチングストッパ
膜２１上に第４の層間絶縁膜２２を形成し、図外のフォ
トレジストマスクを利用して前記開口窓２１ａを含む円
形領域において第４の層間絶縁膜２２を選択エッチング
して前記エッチングストッパ膜２１に達する大径のシリ
ンダ凹部２３を形成する。このとき、シリンダ凹部２３
の底面においてはエッチングストッパ膜２１の前記開口
窓２１ａを通して直下の第３の層間絶縁膜１７と第２の
層間絶縁膜１０にまでエッチングが進み、シリンダ凹部
２３の底面に前記セルコンタクト９の上端面を露出する
コンタクト用ホール１８ｍを開口する。前記シリンダ凹
部２３とコンタクト用ホール１８ｍの一般的な寸法は、
シリンダ凹部２３の径寸法は４００〜５００ｎｍ、コン
タクト用ホール１８ｍの径寸法は１８０ｎｍ程度であ
る。
を覆う第３の層間絶縁膜を形成した後、この第２の実施
形態では容量コンタクトを形成することなく、第３の層
間絶縁膜１７の表面上にシリコン窒化膜のエッチングス
トッパ膜２１を形成する。そして、図外のフォトレジス
トマスクを利用して容量を形成する領域の前記セルコン
タクト９の直上領域を選択的にエッチングし、開口窓２
１ａを形成する。次いで、図１６のように、前記フォト
レジストマスクを除去した後、前記エッチングストッパ
膜２１上に第４の層間絶縁膜２２を形成し、図外のフォ
トレジストマスクを利用して前記開口窓２１ａを含む円
形領域において第４の層間絶縁膜２２を選択エッチング
して前記エッチングストッパ膜２１に達する大径のシリ
ンダ凹部２３を形成する。このとき、シリンダ凹部２３
の底面においてはエッチングストッパ膜２１の前記開口
窓２１ａを通して直下の第３の層間絶縁膜１７と第２の
層間絶縁膜１０にまでエッチングが進み、シリンダ凹部
２３の底面に前記セルコンタクト９の上端面を露出する
コンタクト用ホール１８ｍを開口する。前記シリンダ凹
部２３とコンタクト用ホール１８ｍの一般的な寸法は、
シリンダ凹部２３の径寸法は４００〜５００ｎｍ、コン
タクト用ホール１８ｍの径寸法は１８０ｎｍ程度であ
る。
【００２８】しかる上で、図１７のように、前記第４の
層間絶縁膜２２のシリンダ凹部２３と、前記第３の層間
絶縁膜１７及び第２の層間絶縁膜１０のコンタクト用ホ
ール１８ｍを含む全面にＴｉＮ膜を形成し、シリンダ凹
部２３の外側領域のみを図外のフォトレジストマスクで
覆った後、前記ＴｉＮ膜をエッチバックしてシリンダ凹
部２３及びコンタクト用ホール１８ｍ内にのみ残し下部
電極２４を形成する。なお、この下部電極２４はコンタ
クト用ホール１８ｍの底面において前記セルコンタクト
９に電気接続されることになる。さらに、前記下部電極
２４の表面上にＴａ酸化膜等の絶縁膜を形成した後、前
記シリンダ凹部及びコンタクト用ホールを埋め込むよう
にＷとＴｉＮの積層膜を形成し、これら積層膜と絶縁膜
を所要のパターンに形成して上部電極２６と容量絶縁膜
２５とを形成する。これにより、シリンダ凹部２３及び
コンタクト用ホール１８ｍの内面に沿ってシリンダ状の
容量２７が形成され、その下部電極２４はセルコンタク
ト９を介してメモリセル用トランジスタＴｍに電気接続
される。例えば、下部電極２４の膜厚を１０ｎｍ、容量
絶縁膜２５の膜厚を６〜８ｎｍとする。
層間絶縁膜２２のシリンダ凹部２３と、前記第３の層間
絶縁膜１７及び第２の層間絶縁膜１０のコンタクト用ホ
ール１８ｍを含む全面にＴｉＮ膜を形成し、シリンダ凹
部２３の外側領域のみを図外のフォトレジストマスクで
覆った後、前記ＴｉＮ膜をエッチバックしてシリンダ凹
部２３及びコンタクト用ホール１８ｍ内にのみ残し下部
電極２４を形成する。なお、この下部電極２４はコンタ
クト用ホール１８ｍの底面において前記セルコンタクト
９に電気接続されることになる。さらに、前記下部電極
２４の表面上にＴａ酸化膜等の絶縁膜を形成した後、前
記シリンダ凹部及びコンタクト用ホールを埋め込むよう
にＷとＴｉＮの積層膜を形成し、これら積層膜と絶縁膜
を所要のパターンに形成して上部電極２６と容量絶縁膜
２５とを形成する。これにより、シリンダ凹部２３及び
コンタクト用ホール１８ｍの内面に沿ってシリンダ状の
容量２７が形成され、その下部電極２４はセルコンタク
ト９を介してメモリセル用トランジスタＴｍに電気接続
される。例えば、下部電極２４の膜厚を１０ｎｍ、容量
絶縁膜２５の膜厚を６〜８ｎｍとする。
【００２９】さらに、図１３に示したように、前記容量
２７を覆うように第５の層間絶縁膜２８を形成し、前記
周辺回路領域のセルコンタクト９の直上において前記第
５及び第４の層間絶縁膜２８，２２を選択エッチング
し、さらにその下層のエッチングストッパ膜２１をエッ
チングし、さらに下層の第３及び第２の層間絶縁膜１
７，１０を選択エッチングしてコンタクト用ホール２９
Ａを形成し、その底面にセルコンタクト９の上端面を露
出する。その上で、前記コンタクト用ホール２９Ａを埋
設するまでＷをＣＶＤ法により堆積し、ＣＭＰ法により
表面を平坦化してＷをコンタクト用ホール２９Ａ内にの
み残しメタルコンタクト３０Ａを形成する。さらに、前
記第５の層間絶縁膜２８上にＡｌ（アルミニウム）膜を
形成し、所要のパターンに形成してメタル配線３１を形
成する。このメタル配線３１は前記メタルコンタクト３
０Ａ及びセルコンタクト９を介して周辺回路用トランジ
スタＴｓに電気接続されることになる。
２７を覆うように第５の層間絶縁膜２８を形成し、前記
周辺回路領域のセルコンタクト９の直上において前記第
５及び第４の層間絶縁膜２８，２２を選択エッチング
し、さらにその下層のエッチングストッパ膜２１をエッ
チングし、さらに下層の第３及び第２の層間絶縁膜１
７，１０を選択エッチングしてコンタクト用ホール２９
Ａを形成し、その底面にセルコンタクト９の上端面を露
出する。その上で、前記コンタクト用ホール２９Ａを埋
設するまでＷをＣＶＤ法により堆積し、ＣＭＰ法により
表面を平坦化してＷをコンタクト用ホール２９Ａ内にの
み残しメタルコンタクト３０Ａを形成する。さらに、前
記第５の層間絶縁膜２８上にＡｌ（アルミニウム）膜を
形成し、所要のパターンに形成してメタル配線３１を形
成する。このメタル配線３１は前記メタルコンタクト３
０Ａ及びセルコンタクト９を介して周辺回路用トランジ
スタＴｓに電気接続されることになる。
【００３０】以上の工程により図１３に示した本発明の
第３の半導体記憶装置が製造される。このように、第２
の実施形態では、第４の層間絶縁膜２２に設けたシリン
ダ凹部２３内のみならず、第３の層間絶縁膜１７及び第
２の層間絶縁膜１０にわたって形成したコンタクト用ホ
ール１８ｍ内の内面において積層状態の下部電極２４、
容量絶縁膜２５、上部電極２６による容量２７が構成さ
れるため、従来構成に比較するとコンタクト用ホール１
８ｍの内面の面積に相当するだけ容量面積が増大でき、
同じ容量値を得る際には第４の層間絶縁膜２２の膜厚を
低減し、またシリンダ凹部２３の径寸法を縮小すること
が可能になる。これにより、第４の層間絶縁膜２２の膜
厚の減少により半導体記憶装置の全体としての膜厚を低
減でき、特に周辺回路領域におけるメタルコンタクト３
０Ａを形成するためのコンタクト用ホール２９Ａの深さ
を低減し、製造の容易化が可能になる。また、容量２７
の径寸法の縮小により高集積化が可能になる。さらに、
第３の層間絶縁膜１７及び第２の層間絶縁膜１０にわた
って設けたコンタクト用ホール１８ｍ内に埋設された下
部電極２４がそのままセルコンタクト９に接続される容
量コンタクトとしても機能することになるため、容量コ
ンタクトを形成するためのＷのＣＶＤ工程とＣＭＰ工程
が不要になり、工程の削減が可能になる。
第３の半導体記憶装置が製造される。このように、第２
の実施形態では、第４の層間絶縁膜２２に設けたシリン
ダ凹部２３内のみならず、第３の層間絶縁膜１７及び第
２の層間絶縁膜１０にわたって形成したコンタクト用ホ
ール１８ｍ内の内面において積層状態の下部電極２４、
容量絶縁膜２５、上部電極２６による容量２７が構成さ
れるため、従来構成に比較するとコンタクト用ホール１
８ｍの内面の面積に相当するだけ容量面積が増大でき、
同じ容量値を得る際には第４の層間絶縁膜２２の膜厚を
低減し、またシリンダ凹部２３の径寸法を縮小すること
が可能になる。これにより、第４の層間絶縁膜２２の膜
厚の減少により半導体記憶装置の全体としての膜厚を低
減でき、特に周辺回路領域におけるメタルコンタクト３
０Ａを形成するためのコンタクト用ホール２９Ａの深さ
を低減し、製造の容易化が可能になる。また、容量２７
の径寸法の縮小により高集積化が可能になる。さらに、
第３の層間絶縁膜１７及び第２の層間絶縁膜１０にわた
って設けたコンタクト用ホール１８ｍ内に埋設された下
部電極２４がそのままセルコンタクト９に接続される容
量コンタクトとしても機能することになるため、容量コ
ンタクトを形成するためのＷのＣＶＤ工程とＣＭＰ工程
が不要になり、工程の削減が可能になる。
【００３１】以上の各実施形態では、メモリセルと、ロ
ジック回路等の周辺回路とを半導体基板上に一体に形成
したＤＲＡＭについて説明したが、半導体基板上にメモ
リセルのみを形成した汎用型ＤＲＡＭにおいても本発明
を同様に適用できることは言うまでもない。また、前記
各実施形態における層間絶縁膜や導電材料は他の材料に
適宜変更できることは言うまでもない。
ジック回路等の周辺回路とを半導体基板上に一体に形成
したＤＲＡＭについて説明したが、半導体基板上にメモ
リセルのみを形成した汎用型ＤＲＡＭにおいても本発明
を同様に適用できることは言うまでもない。また、前記
各実施形態における層間絶縁膜や導電材料は他の材料に
適宜変更できることは言うまでもない。
【００３２】
【発明の効果】以上説明したように本発明の第１及び第
２の半導体記憶装置では、セルコンタクトを第２の層間
絶縁膜で覆っており、セルコンタクトに接続する箇所に
のみビットコンタクトを形成しているので、ビット線に
位置ずれが生じた場合でもセルコンタクトとの短絡が防
止できる。また、容量コンタクトに位置ずれが生じた場
合でもビット線との短絡が防止できる。これにより、ビ
ット線及び容量コンタクトのマージンを小さくし、ビッ
ト線及び容量コンタクト、すなわち容量の配置密度を高
めることが可能になり、高集積なＤＲＡＭの製造が実現
できる。
２の半導体記憶装置では、セルコンタクトを第２の層間
絶縁膜で覆っており、セルコンタクトに接続する箇所に
のみビットコンタクトを形成しているので、ビット線に
位置ずれが生じた場合でもセルコンタクトとの短絡が防
止できる。また、容量コンタクトに位置ずれが生じた場
合でもビット線との短絡が防止できる。これにより、ビ
ット線及び容量コンタクトのマージンを小さくし、ビッ
ト線及び容量コンタクト、すなわち容量の配置密度を高
めることが可能になり、高集積なＤＲＡＭの製造が実現
できる。
【００３３】また、本発明の第３の半導体記憶装置で
は、層間絶縁膜に設けたシリンダ凹部内のみならず、そ
の下層の層間絶縁膜に形成したコンタクト用ホール内の
内面において積層状態の下部電極、容量絶縁膜、上部電
極により容量が構成されるため、コンタクト用ホールの
内面面積に相当するだけ容量面積が増大でき、容量を形
成するための凹部を設ける層間絶縁膜の膜厚を低減し、
また凹部の径寸法を縮小しても所望の容量を得ることが
可能になり、層間絶縁膜のトータルの膜厚を低減してメ
タルコンタクトの深さを低減し、高集積化が実現でき
る。また、容量コンタクトが不要になり、ＣＭＰ等の工
程を削減して製造の容易化が実現できる。
は、層間絶縁膜に設けたシリンダ凹部内のみならず、そ
の下層の層間絶縁膜に形成したコンタクト用ホール内の
内面において積層状態の下部電極、容量絶縁膜、上部電
極により容量が構成されるため、コンタクト用ホールの
内面面積に相当するだけ容量面積が増大でき、容量を形
成するための凹部を設ける層間絶縁膜の膜厚を低減し、
また凹部の径寸法を縮小しても所望の容量を得ることが
可能になり、層間絶縁膜のトータルの膜厚を低減してメ
タルコンタクトの深さを低減し、高集積化が実現でき
る。また、容量コンタクトが不要になり、ＣＭＰ等の工
程を削減して製造の容易化が実現できる。
【図１】本発明の第１の実施形態の半導体記憶装置の断
面図である。
面図である。
【図２】第１の実施形態の製造方法を工程順に示す断面
図のその１である。
図のその１である。
【図３】第１の実施形態の製造方法を工程順に示す断面
図のその２である。
図のその２である。
【図４】第１の実施形態の製造方法を工程順に示す断面
図のその３である。
図のその３である。
【図５】第１の実施形態の製造方法を工程順に示す断面
図のその４である。
図のその４である。
【図６】第１の実施形態の製造方法を工程順に示す断面
図のその５である。
図のその５である。
【図７】第１の実施形態の製造方法を工程順に示す断面
図のその６である。
図のその６である。
【図８】第１の実施形態の製造方法を工程順に示す断面
図のその７である。
図のその７である。
【図９】第１の実施形態の製造方法を工程順に示す断面
図のその８である。
図のその８である。
【図１０】第１の実施形態の製造方法を工程順に示す断
面図のその９である。
面図のその９である。
【図１１】第１の実施形態の変形例の半導体記憶装置の
断面図である。
断面図である。
【図１２】第１の実施形態の他の変形例の半導体記憶装
置の断面図である。
置の断面図である。
【図１３】本発明の第２の実施形態の半導体記憶装置の
断面図である。
断面図である。
【図１４】第２の実施形態の製造方法を工程順に示す断
面図のその１である。
面図のその１である。
【図１５】第２の実施形態の製造方法を工程順に示す断
面図のその２である。
面図のその２である。
【図１６】第２の実施形態の製造方法を工程順に示す断
面図のその３である。
面図のその３である。
【図１７】第２の実施形態の製造方法を工程順に示す断
面図のその４である。
面図のその４である。
【図１８】従来の半導体記憶装置の一例の断面図であ
る。
る。
【図１９】従来の改善された半導体記憶装置の一例の断
面図である。
面図である。
１ シリコン基板
２ ＳＴＩ
３ ゲート絶縁膜
４ ゲート電極
５ ソース・ドレイン領域
６ 第１の層間絶縁膜
９ セルコンタクト
１０ 第２の層間絶縁膜
１２ ビットコンタクト
１５ ビット線
１６ サイドウォール
１７ 第３の層間絶縁膜
１８ｍ，１８ｓ コンタクト用ホール
１９ 容量コンタクト
２０ 下層メタルコンタクト
２１ エッチングストッパ膜
２２ 第４の層間絶縁膜
２３ シリンダ凹部
２４ 下部電極
２５ 容量絶縁膜
２６ 上部電極
２７ 容量
２８ 第５の層間絶縁膜
３０ 上層メタルコンタクト
３１ メタル配線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 AD24 AD31 AD48 AD49 GA09
JA06 JA35 JA36 JA39 JA40
MA06 MA17 MA19 MA20 PR06
PR21 PR40
Claims (14)
- 【請求項１】 半導体基板に形成されたトランジスタ
と、前記トランジスタの上層に形成されて前記トランジ
スタに電気接続される容量とを備える半導体記憶装置に
おいて、前記トランジスタを覆う第１の層間絶縁膜に形
成され、前記トランジスタに電気接続されたセルコンタ
クトと、前記第１の層間絶縁膜上の第２の層間絶縁膜に
形成され、前記セルコンタクトに電気接続されたビット
コンタクトと、前記第２の層間絶縁膜上に形成され、前
記ビットコンタクトに接続されるビット線と、前記ビッ
ト線を覆う第３の層間絶縁膜上に形成された容量と、前
記第３及び第２の層間絶縁膜を通して設けられ前記容量
と前記セルコンタクトとを接続する容量コンタクトとを
備え、前記ビット線の表面には前記第２及び第３の層間
絶縁膜とエッチング選択性のあるサイドウォールを備え
ることを特徴とする半導体記憶装置。 - 【請求項２】 半導体基板に形成されたトランジスタ
と、前記トランジスタの上層に形成されて前記トランジ
スタに電気接続される容量とを備える半導体記憶装置に
おいて、前記トランジスタを覆う第１の層間絶縁膜に形
成され、前記トランジスタに電気接続されたセルコンタ
クトと、前記第１の層間絶縁膜上の第２の層間絶縁膜に
形成され、前記セルコンタクトに電気接続されたビット
コンタクトと、前記第２の層間絶縁膜上に形成され、前
記ビットコンタクトに接続されるビット線と、前記ビッ
ト線を覆う第３の層間絶縁膜上に形成された容量と、前
記第３及び第２の層間絶縁膜を通して設けられ前記容量
と前記セルコンタクトとを接続する容量コンタクトとを
備え、前記容量コンタクトは下端部の径寸法が上端部よ
りも小径に形成されていることを特徴とする半導体記憶
装置。 - 【請求項３】 前記ビットコンタクトは前記第２の層間
絶縁膜に開口された窓であり、前記ビット線は前記窓を
通して前記セルコンタクトに接続されていることを特徴
とする請求項１又は２に記載の半導体記憶装置。 - 【請求項４】 前記容量が形成される第４の層間絶縁膜
と、前記容量を覆う第５の層間絶縁膜と、前記第５の層
間絶縁膜上に形成されたメタル配線と、前記第５から第
３の層間絶縁膜にわたって形成されたメタルコンタクト
により前記メタル配線と前記容量コンタクトとを電気接
続していることを特徴とする請求項１ないし３のいずれ
かに記載の半導体記憶装置。 - 【請求項５】 半導体基板に形成されたトランジスタ
と、前記トランジスタの上層に形成されて前記トランジ
スタに電気接続される容量とを備える半導体記憶装置に
おいて、前記容量は前記トランジスタと前記容量とを接
続するためのコンタクトホール内に延在されていること
を特徴とする半導体記憶装置。 - 【請求項６】 半導体基板に形成されたトランジスタ
と、前記トランジスタの上層に形成されて前記トランジ
スタに電気接続される容量とを備える半導体記憶装置に
おいて、前記トランジスタを覆う第１の層間絶縁膜に形
成され、前記トランジスタに電気接続されたセルコンタ
クトと、前記第１の層間絶縁膜上の第２の層間絶縁膜に
形成されて前記セルコンタクトに電気接続するビットコ
ンタクトと、前記第２の層間絶縁膜上に形成されて前記
ビットコンタクトに接続されるビット線と、前記ビット
線を覆う第３の層間絶縁膜上に形成された第４の層間絶
縁膜に設けられた凹部内に形成された容量とを備え、前
記容量と前記セルコンタクトとの間に存在する前記第３
及び第２の層間絶縁膜を通して設けられたコンタクト用
ホール内に前記容量の一部が延在され、この延在された
部分が前記セルコンタクトに電気接続されていることを
特徴とする半導体記憶装置。 - 【請求項７】 前記第４の層間絶縁膜内に設けられた凹
部と前記第３及び第２の層間絶縁膜を通して設けられた
コンタクト用ホールとが連通状態に形成されており、こ
れら凹部とコンタクト用ホールの内面に沿って下部電
極、容量絶縁膜、上部電極が積層されて前記容量が構成
され、前記下部電極が前記セルコンタクトに電気接続さ
れていることを特徴とする請求項６に記載の半導体記憶
装置。 - 【請求項８】 前記容量を覆う第５の層間絶縁膜と、前
記第５の層間絶縁膜上に形成されたメタル配線と、前記
第５から第２の層間絶縁膜にわたって形成されたメタル
コンタクトにより前記メタル配線と前記セルコンタクト
とを電気接続していることを特徴とする請求項６又は７
に記載の半導体記憶装置。 - 【請求項９】 半導体基板にトランジスタを形成する工
程と、前記トランジスタを覆う第１の層間絶縁膜を形成
する工程と、前記第１の層間絶縁膜に前記トランジスタ
に電気接続されるセルコンタクトを形成する工程と、前
記第１の層間絶縁膜上に前記セルコンタクトを覆う第２
の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜
に前記セルコンタクトに電気接続されるビットコンタク
トを形成する工程と、前記第２の層間絶縁膜上に前記ビ
ットコンタクトに電気接続されるビット線を形成する工
程と、前記ビット線の表面に前記第２の層間絶縁膜及び
後記の第３の層間絶縁膜とエッチング選択性のある膜を
形成する工程と、前記ビット線を覆う第３の層間絶縁膜
を形成する工程と、前記第３の層間絶縁膜に前記セルコ
ンタクトに電気接続する容量コンタクトを形成する工程
と、前記第３の層間絶縁膜上に前記容量コンタクトに電
気接続される容量を形成する工程とを含むことを特徴と
する半導体記憶装置の製造方法。 - 【請求項１０】 前記容量の製造工程は、前記第３の層
間絶縁膜上に第４の層間絶縁膜を形成する工程と、前記
第４の層間絶縁膜に凹部を形成し、この凹部内に下部電
極、容量絶縁膜、上部電極を順次形成して前記容量を形
成する工程とを含むことを特徴とする請求項９に記載の
半導体記憶装置の製造方法。 - 【請求項１１】 半導体基板にトランジスタを形成する
工程と、前記トランジスタを覆う多層の層間絶縁膜を順
次形成する工程と、上層の層間絶縁膜には容量を形成す
るための大径の凹部を形成し、下層の層間絶縁膜には前
記凹部の底面から前記トランジスタにわたって小径の凹
部を形成する工程と、前記大径の凹部と小径の凹部の表
面に下部電極、容量絶縁膜、上部電極を順次形成する工
程とを含むことを特徴とする半導体記憶装置の製造方
法。 - 【請求項１２】 半導体基板にトランジスタを形成する
工程と、前記トランジスタを覆う第１の層間絶縁膜を形
成する工程と、前記第１の層間絶縁膜に前記トランジス
タに電気接続されるセルコンタクトを形成する工程と、
前記第１の層間絶縁膜上に前記セルコンタクトを覆う第
２の層間絶縁膜を形成する工程と、前記第２の層間絶縁
膜に前記セルコンタクトに電気接続されるビットコンタ
クトを形成する工程と、前記第２の層間絶縁膜上に前記
ビットコンタクトに電気接続されるビット線を形成する
工程と、前記ビット線を覆う第３の層間絶縁膜を形成す
る工程と、前記第３の層間絶縁膜上にエッチングストッ
パ膜を形成し、後記する容量と前記セルコンタクトとを
電気接続する箇所に開口窓を形成する工程と、前記エッ
チングストッパ膜上に前記第３の層間絶縁膜と同質の第
４の層間絶縁膜を形成する工程と、前記開口窓を含む領
域の前記第４の層間絶縁膜に容量を形成するための凹部
をエッチング形成するとともに前記開口窓を通して前記
第３及び第２の層間絶縁膜に前記セルコンタクトにつな
がるコンタクト用ホールを開口する工程と、前記凹部及
びコンタクト用ホールの内面にわたって下部電極、容量
絶縁膜、上部電極を順次形成して容量を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項１３】 前記容量を覆う第５の層間絶縁膜を形
成する工程と、前記第５から第２の層間絶縁膜にわたっ
て前記セルコンタクトに至るメタルコンタクトを形成す
る工程と、前記第５の層間絶縁膜上に前記メタルコンタ
クトに電気接続されるメタル配線を形成する工程とを含
むことを特徴とする請求項１２に記載の半導体記憶装置
の製造方法。 - 【請求項１４】 前記セルコンタクト、前記ビットコン
タクト、前記メタルコンタクトまたは前記容量コンタク
トは前記各層間絶縁膜に設けたコンタクト用ホール内に
金属を埋設する厚みに前記層間絶縁膜上に金属を成長す
る工程と、前記層間絶縁膜の表面を平坦に研磨して前記
金属を前記コンタクト用ホール内に埋設する工程を含む
ことを特徴とする請求項９ないし１３のいずれかに記載
の半導体記憶装置の製造方法。
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