JP2008041769A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】絶縁膜(酸化シリコン膜23、窒化シリコン膜32)を開孔して形成されたシリンダ孔96と、前記シリンダ孔96の底面及び側面を覆って形成された下部電極51(窒化チタン膜)及び該下部電極51の表面に容量絶縁膜52を介して形成された上部電極53により構成されるキャパシタ54と、前記下部電極51と前記シリンダ孔96との界面に設けられた密着層81,81a(酸化チタン膜)と、前記絶縁膜23,32の前記密着層81,81aとの界面を改質して形成された中間層82(酸窒化シリコン膜)と、を有する。
【選択図】図2
Description
この構成によれば、シリンダ孔内に露出した絶縁膜のうち密着層との界面部分を密着性の良好な層である中間層に改質しているので、例えば、絶縁膜として窒化シリコン膜等の密着力の低い絶縁膜を用いても、酸化チタン膜等の密着層に対して良好な密着力を付与することができる。このため、キャパシタ形成時の熱工程や薬液処理によって下部電極が剥離したり変形したりすることがなく、高性能且つ信頼性に優れた半導体装置が提供できる。
この構成によれば、窒化シリコン膜をエッチング・ストッパ膜等として利用しながら、該窒化シリコン膜を含む絶縁膜と密着層との密着性を良好なものとすることができる。
この構成によれば、複数の絶縁膜を開孔してシリンダ孔を形成しているので、シリンダ孔の深さを増大させることができ、キャパシタの大容量化を図ることができる。この場合、シリンダ孔の深さが深くなるほど底面付近でのエッチングの制御が難しくなるが、本発明では絶縁膜の一部を窒化シリコン膜で構成しているため、この窒化シリコン膜をエッチング・ストッパ膜として利用することにより、このようなエッチングの制御を容易にすることができる。
この構成によれば、密着層とシリンダ孔との密着性が高く、キャパシタの下部電極と密着層との密着性も良好な半導体装置を提供することができる。
この構成によれば、絶縁膜を構成する酸窒化シリコン膜及び酸化シリコン膜がいずれも密着層に対して良好な密着性を有するものであるため、キャパシタ形成時の熱工程や薬液処理によって下部電極が剥離したり変形したりすることがなく、高性能且つ信頼性に優れた半導体装置が提供できる。
この構成によれば、密着層とシリンダ孔との密着性が高く、キャパシタの下部電極と密着層との密着性も良好な半導体装置を提供することができる。
この構成によれば、メモリセル選択用MISFETとキャパシタとの間の抵抗が低減され、電気的特性に優れた半導体装置が提供できる。
この構成によれば、大容量のキャパシタを備えた半導体装置を提供することができる。
この方法によれば、シリンダ孔内に露出した絶縁膜のうち密着層との界面部分を密着性の良好な層である中間層に改質しているので、例えば、絶縁膜として窒化シリコン膜等の密着力の低い絶縁膜を用いても、酸化チタン膜等の密着層に対して良好な密着力を付与することができる。このため、キャパシタ形成時の熱工程や薬液処理によって下部電極が剥離したり変形したりすることがなく、高性能且つ信頼性に優れた半導体装置が提供できる。
この方法によれば、窒化シリコン膜をエッチング・ストッパ膜等として利用しながら、該窒化シリコン膜を含む絶縁膜と密着層との密着性を良好なものとすることができる。
この方法によれば、複数の絶縁膜を開孔してシリンダ孔を形成しているので、シリンダ孔の深さを増大させることができ、キャパシタの大容量化を図ることができる。この場合、シリンダ孔の深さが深くなるほど底面付近でのエッチングの制御が難しくなるが、本発明では絶縁膜の一部を窒化シリコン膜で構成しているため、この窒化シリコン膜をエッチング・ストッパ膜として利用することにより、このようなエッチングの制御を容易にすることができる。
この方法によれば、シリンダ孔内のエッチングの制御を精度良く行うことができる。
この方法によれば、メモリセル選択用MISFETとキャパシタとの間で導通不良となることを防止することができる。
この方法によれば、メモリセル選択用MISFETとキャパシタとの間の抵抗が低減され、電気的特性に優れた半導体装置が提供できる。
この方法によれば、下部電極と容量絶縁膜との間に介在する密着層が導電体に改質されるので、キャパシタの容量の増大や信頼性の向上に寄与することができる。下部電極と容量絶縁膜との間に酸化チタンからなる密着層が存在したままでは、キャパシタの電荷蓄積容量が低下したり、リーク電流が増大したりするからである。
この方法によれば、エッチングの制御を精度良く行うことができる。
この方法によれば、絶縁膜を構成する酸窒化シリコン膜及び酸化シリコン膜がいずれも密着層に対して良好な密着性を有するものであるため、キャパシタ形成時の熱工程や薬液処理によって下部電極が剥離したり変形したりすることがなく、高性能且つ信頼性に優れた半導体装置が提供できる。
この方法によれば、メモリセル選択用MISFETとキャパシタとの間の抵抗が低減され、電気的特性に優れた半導体装置が提供できる。
この方法によれば、下部電極と容量絶縁膜との間に介在する密着層が導電体に改質されるので、キャパシタの容量の増大や信頼性の向上に寄与することができる。下部電極と容量絶縁膜との間に酸化チタンからなる密着層が存在したままでは、キャパシタの電荷蓄積容量が低下したり、リーク電流が増大したりするからである。
この方法によれば、エッチングの制御を精度良く行うことができる。
(1)密着層及び中間層等を介して絶縁膜と下部電極との密着性を容易に確保することができる。
(2)上記効果(1)により、キャパシタの信頼性を向上することができる。
(3)上記効果(2)により、半導体記憶装置(DRAMなど)の信頼性を向上することができる。
図1は本実施例により形成された半導体記憶装置の縦断面図である。この図のメモリセル領域において、シリコン基板10の主面を分離絶縁膜2によって区画した活性領域に2つの選択用トランジスタが形成されており、各々の選択用トランジスタはシリコン基板10の主面上にゲート絶縁膜3を介して形成されたゲート電極4、及びソース領域、ドレイン領域となる一対の拡散層領域5,6から成り、各々の選択用トランジスタの拡散層領域6は一体として共有化されている。選択用トランジスタは層間絶縁膜21と層間絶縁膜31上に形成されたビット線8(タングステン膜)と前記一方の拡散層領域6とが層間絶縁膜21を貫通するポリシリコンプラグ11aと接続されている。ビット線8は層間絶縁膜22に覆われ、この層間絶縁膜22上に形成された層間絶縁膜(窒化シリコン膜)32と層間絶縁膜(酸化シリコン膜)23に設けられた孔内に、酸化チタン(TiO)膜より成る密着層81,81aと、第1の窒化チタン膜より成る下部電極51と、酸化アルミニウム膜より成る容量絶縁膜52(6nm厚)と、第2の窒化チタン膜より成る上部電極53(15nm厚)とが積層されてキャパシタ54が構成されている。キャパシタ部分の拡大図(図2)に示すように、下部電極51はコップ形状をしており、その内側面はキャパシタ54の電極として機能しており、他方、外側面は密着層81を介して酸化シリコン膜23と、また、密着層81aと酸窒化シリコン層82を介して窒化シリコン膜32と密着している。また、下部電極51はその底面でチタンシリサイド膜50及びポリシリコンプラグ12と接続され、さらにポリシリコンプラグ12はその下方のポリシリコンプラグ11を介してトランジスタの拡散層領域5に電気的に接続されている。そして、上部電極の第2の窒化チタン膜53上には、第2層配線61が形成され、両者は層間絶縁膜24を貫通して形成された接続プラグ44によって電気的に接続されている。一方、周辺回路領域において、シリコン基板10の主面を分離絶縁膜2によって区画した活性領域に周辺回路用のトランジスタが形成されており、このトランジスタはゲート絶縁膜3を介して形成されたゲート電極4、及びソース領域、ドレイン領域となる一対の拡散層領域7,7aから成る。このトランジスタの一方の拡散層領域7は金属プラグ41と43を介して第2層配線61と電気的に接続され、他方の拡散層領域7aは金属プラグ41aを介して第1層配線8aと電気的に接続されている。さらに、第1層配線8aは、金属プラグ42を介して第2層配線61aと電気的に接続されている。
次に、図1に示す半導体記憶装置及び図2に示すキャパシタの製造方法を、図1乃至図13を用いて説明する。シリコン基板10の主面を分離絶縁膜2によって区画し、ゲート酸化膜3、ゲート電極4、拡散層領域5,6,7,7a、ポリシリコンプラグ11、金属プラグ41,41a、ビット線及び第1層配線8,8aを形成した。ビット線及び第1層配線8,8aの上に形成した層間絶縁膜22(酸化シリコン膜)を貫通したコンタクト孔をポリシリコン膜で埋め込んだ後、エッチバックしてポリシリコンプラグ12を形成する(図3)。次に、層間絶縁膜32として窒化シリコン膜と、層間絶縁膜23として厚さ3μmの酸化シリコン膜を順次形成する(図4)。
図14は、上記実施例1により形成されたキャパシタの断面像である。この観察個所は、図2の符号Kで示した部分である。窒化シリコン膜と下部電極(窒化チタン膜)とが、酸窒化シリコン膜(中間層)と酸化チタン膜(密着層)とを介して良好に密着しており、界面において剥離や空洞は認められない。
本実施例では、容量絶縁膜として酸化アルミニウム膜を用いた例を示したが、これに代えて酸化ハフニウム膜や酸化タンタル膜、酸化ジルコニウム膜を用いても良いし、これらの積層膜を用いても良い。
図17は本実施例により形成された半導体記憶装置の縦断面図、図18はキャパシタ部分の拡大図である。[実施例1]の図1、図2との違いは、シリンダ孔を開孔する際のエッチング・ストッパ膜として窒化シリコン膜32に替えて、酸窒化シリコン膜32aが用いられていることと、酸窒化シリコン層82が省略されていることである。酸窒化シリコン膜32aは酸化チタン膜81aと良好な密着性を有するため、[実施例1]で述べた酸化処理により酸窒化シリコン膜82を形成する工程を省略することができる。
次に、図17に示す半導体記憶装置及び図18に示すキャパシタの製造方法を、図3、図17乃至図22を用いて説明する。[実施例1]と同様に、シリコン基板10の主面に、分離絶縁膜2、ゲート酸化膜3、ゲート電極4、拡散層領域5,6,7,7a、ポリシリコンプラグ11,11a、金属プラグ41,41a、ビット線及び第1層配線8,8a、窒化シリコン膜31、酸化シリコン膜22、ポリシリコンプラグ12を形成する(図3)。
図23は本実施例により形成された半導体記憶装置の縦断面図、図24はキャパシタ部分の拡大図である。[実施例1]の図1、図2とは、下部電極構造が異なる。すなわち、[実施例1]では下部電極の内側面がキャパシタ54の電極として機能しているのに対して、本実施例では外側面が電極として機能している。
次に、図23に示す半導体記憶装置及び図24に示すキャパシタの製造方法を、図25乃至図29を用いて説明する。[実施例1]と同様に、シリコン基板10の主面に、分離絶縁膜2、ゲート酸化膜3、ゲート電極4、拡散層領域5,6,7,7a、ポリシリコンプラグ11,11a、金属プラグ41,41a、ビット線及び第1層配線8,8a、窒化シリコン膜31、酸化シリコン膜22、ポリシリコンプラグ12、窒化シリコン膜32、厚さ3μmの酸化シリコン膜23、シリンダ孔96を順次形成する(図25)。
Claims (21)
- 絶縁膜を開孔して形成されたシリンダ孔と、
前記シリンダ孔の底面及び側面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、
前記下部電極と前記シリンダ孔との界面に設けられた密着層と、
前記絶縁膜の前記密着層との界面を改質して形成された中間層と、を有することを特徴とする半導体装置。 - 前記中間層は、前記絶縁膜を構成する窒化シリコン膜のうち前記シリンダ孔内に露出した部分を酸窒化シリコン膜に改質することにより形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記シリンダ孔は、前記窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜を開孔して形成されていることを特徴とする請求項2に記載の半導体装置。
- 前記密着層は、チタン膜又は酸化チタン膜からなり、前記下部電極は、窒化チタン膜からなることを特徴とする請求項2又は3に記載の半導体装置。
- 酸窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜を開孔して形成されたシリンダ孔と、
前記シリンダ孔の底面及び側面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、
前記下部電極と前記シリンダ孔との界面に設けられた密着層と、を有することを特徴とする半導体装置。 - 前記密着層は、チタン膜又は酸化チタン膜からなり、前記下部電極は、窒化チタン膜からなることを特徴とする請求項5に記載の半導体装置。
- 前記キャパシタは、前記シリンダ孔の底面に設けられたコンタクト孔を介して該キャパシタの下部に設けられたメモリセル選択用MISFETと電気的に接続されており、
前記コンタクト孔内にはポリシリコンプラグが埋設されており、
前記ポリシリコンプラグと前記キャパシタとの界面には、前記密着層を形成する際に形成されたチタンシリサイド膜からなる低抵抗化膜が設けられていることを特徴とする請求項4又は6に記載の半導体装置。 - 前記下部電極は、上部が開口したコップ状の形状を有しており、
前記上部電極は、前記コップ状に形成された下部電極の内側の面又は内側と外側の両方の面を覆って形成されていることを特徴とする請求項1〜7のいずれかの項に記載の半導体装置。 - 前記下部電極は、前記シリンダ孔全体を埋める柱状の形状を有しており、
前記上部電極は、前記柱状に形成された下部電極の外面を覆って形成されていることを特徴とする請求項1〜7のいずれかの項に記載の半導体装置。 - キャパシタを有する半導体装置の製造方法であって、
前記キャパシタの形成工程が、
絶縁膜を開孔してシリンダ孔を形成する工程と、
前記絶縁膜の前記シリンダ孔内に露出した部分を改質して中間層を形成する工程と、
前記中間層を含む前記シリンダ孔の底面及び側面に密着層を形成する工程と、
前記シリンダ孔内に前記密着層を覆って前記キャパシタの下部電極を形成する工程と、
前記下部電極の表面に容量絶縁膜を介して前記キャパシタの上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記中間層は、前記絶縁膜を構成する窒化シリコン膜のうち前記シリンダ孔内に露出した部分を酸窒化シリコン膜に改質することにより形成されることを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記絶縁膜は、前記窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜により形成されることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記シリンダ孔を開孔する工程は、前記窒化シリコン膜に対して前記酸化シリコン膜を選択的にエッチングできる第1のプロセスと、前記酸化シリコン膜に対して前記窒化シリコン膜を選択的にエッチングできる第2のプロセスとを含むことを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記キャパシタは、前記シリンダ孔の底面に露出したポリシリコンプラグを介して該キャパシタの下部に設けられたメモリセル選択用MISFETと電気的に接続されており、
前記密着層を形成するに際して、前記窒化シリコン膜の改質処理によって形成された前記ポリシリコンプラグの表面の酸化シリコン膜を除去することを特徴とする請求項11〜13のいずれかの項に記載の半導体装置の製造方法。 - 前記密着層は、四塩化チタンガスを用いたCVD法により形成され、前記密着層が形成されるのと同時に、前記ポリシリコンプラグの表面にチタンシリサイド膜からなる低抵抗化膜が形成されることを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記容量絶縁膜を形成するに際して、前記下部電極の周囲に設けられた前記絶縁膜を除去し、前記下部電極の表面に設けられた前記密着層を窒化して、前記下部電極の表面に窒化チタン膜を形成することを特徴とする請求項15に記載の半導体装置の製造方法。
- 前記絶縁膜を除去する工程は、前記窒化シリコン膜をエッチング・ストッパ膜として、前記窒化シリコン膜の上部に設けられた絶縁膜をエッチングすることにより行われることを特徴とする請求項16に記載の半導体装置の製造方法。
- キャパシタを有する半導体装置の製造方法であって、
前記キャパシタの形成工程が、
酸窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜を開孔してシリンダ孔を形成する工程と、
前記シリンダ孔の底面及び側面に密着層を形成する工程と、
前記シリンダ孔内に前記密着層を覆って前記キャパシタの下部電極を形成する工程と、
前記下部電極の表面に容量絶縁膜を介して前記キャパシタの上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記キャパシタは、前記シリンダ孔の底面に露出したポリシリコンプラグを介して該キャパシタの下部に設けられたメモリセル選択用MISFETと電気的に接続されており、
前記密着層は、四塩化チタンガスを用いたCVD法により形成され、前記密着層が形成されるのと同時に、前記ポリシリコンプラグの表面にチタンシリサイド膜からなる低抵抗化膜が形成されることを特徴とする請求項18に記載の半導体装置の製造方法。 - 前記容量絶縁膜を形成するに際して、前記下部電極の周囲に設けられた前記絶縁膜を除去し、前記下部電極の表面に設けられた前記密着層を窒化して、前記下部電極の表面に窒化チタン膜を形成することを特徴とする請求項19に記載の半導体装置の製造方法。
- 前記絶縁膜を除去する工程は、前記酸窒化シリコン膜をエッチング・ストッパ膜として、前記酸窒化シリコン膜の上部に設けられた絶縁膜をエッチングすることにより行われることを特徴とする請求項20に記載の半導体装置の製造方法。
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