JP2002124649A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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Abstract

(57)【要約】 【課題】 孔の内部に情報蓄積用容量素子の下部電極を
構成するＲｕ膜を精度良く形成することのできる技術を
提供する。 【解決手段】 情報蓄積用容量素子が形成される深い孔
２７の側壁および底部に堆積すべき下部電極材料である
Ｒｕ膜３０ａの成膜後に還元性雰囲気で熱処理を施す。
また、Ｒｕ膜を、Ｒｕ３０ａおよびＲｕ３０ｂの積層構
造とする。その結果、Ｒｕ膜中の不純物を効果的に除去
することができ、Ｒｕ膜の緻密化を図ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、絶縁膜に形成した
孔（凹部）の内部にＭＩＭ構造（Metal-Insulator-Meta
l）の情報蓄積用容量素子を形成する構造およびその製
造プロセスに適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭは、メモリセル選択用ＭＩＳＦ
ＥＴとこのＭＩＳＦＥＴに直列に接続された情報蓄積用
容量素子を有している。この情報蓄積用容量素子には、
例えば、下部電極となるシリコン、容量絶縁膜となる酸
化タンタルおよび上部電極となるシリコンを順次堆積し
て形成される。
【０００３】また、この情報蓄積用容量素子は、素子の
微細化を図り、また、ある程度の容量を確保するため、
絶縁膜中に深い孔を形成し、この孔中に形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、下部電
極にシリコンを用いる場合は、その上層に形成される酸
化タンタルの結晶化や膜質の改善のための熱処理（酸化
性雰囲気中、８００℃、３分）時に、シリコンと酸化タ
ンタルとの界面にシリコン酸窒化膜が形成される。従っ
て、酸化タンタルとこのシリコン酸窒化膜が誘電体とし
て寄与するため、リーク電流は低く抑えられるものの、
高誘電率化が困難であった。
【０００５】また、素子の微細化に伴い、情報蓄積用容
量素子が形成される孔の径が、さらに小さくなると孔側
壁の凹凸状に結晶化したシリコン同士が接触してしま
い、酸化タンタル等の上層膜を形成できなくなる。
【０００６】本発明者らは、情報蓄積用容量素子を構成
する下部電極材料についての研究・開発を行っており、
上記問題を解決するための下部電極材料として、ルテニ
ウム（Ｒｕ）の採用を検討している。
【０００７】このＲｕは、酸窒化膜のような低誘電率膜
を生成せず、また、金属であるため薄く形成することが
可能であると考えられる。
【０００８】しかしながら、本発明者らが、下部電極と
してＲｕ膜を検討した結果、リーク電流の発生や、導通
不良などの不具合が見られた。
【０００９】これらについて本発明者らが鋭意検討した
結果、リーク電流の発生については、次のような原因が
考えられた。
【００１０】追って詳細に説明するように、Ｒｕ膜は、
Ｒｕの有機化合物を原料として、酸化剤と反応させるこ
とにより成膜される。このため、Ｒｕ膜中には、有機物
や酸素がＲｕ膜中に取り込まれれる。その結果、Ｒｕ膜
は、緻密性に乏しく、また、その表面に凹凸を有する。
【００１１】このようなＲｕ膜上に、酸化タンタル膜等
の容量絶縁膜を形成し、酸化タンタルの結晶化および膜
質の改善のために熱処理を施すと、Ｒｕ膜が、収縮、変
動し、上層の酸化タンタル膜に歪みをもたらす。その結
果、リーク電流が生ずると考えられる。
【００１２】また、導通不良については、Ｒｕ膜中の酸
素が、メモリセル選択用ＭＩＳＦＥＴとＲｕ膜（情報蓄
積用容量素子の下部電極）とを接続するためのプラグ中
に拡散し、このプラグ表面に酸化物（絶縁物）が形成さ
れることが原因と考えられる。
【００１３】本発明の目的は、孔の内部に情報蓄積用容
量素子の下部電極を構成するＲｕ膜を精度良く形成する
ことのできる技術を提供することにある。
【００１４】本発明の他の目的は、良好なＲｕ膜を形成
することによりその上層に形成される容量絶縁膜の特性
の向上、ひいては、情報蓄積用容量素子の特性の向上を
図ることができる技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものを説明すれば、次のとおりで
ある。１．本発明の半導体集積回路装置の製造方法は、
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦ
ＥＴを形成する工程と、（ｂ）前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレイン領域と電気的に接続され
たプラグを形成する工程と、（ｃ）前記プラグ上に酸化
シリコン膜を形成する工程と、（ｄ）前記酸化シリコン
膜中に前記プラグ表面まで到達する孔を形成する工程
と、（ｅ）前記孔の側壁および底部に、Ｒｕ膜の堆積
と、熱処理工程を繰り返すことによりＲｕ膜の積層膜を
形成する工程と、（ｆ）前記Ｒｕ膜の積層膜上に容量絶
縁膜を形成する工程と、（ｇ）前記容量絶縁膜上に上部
電極を形成する工程と、を有する。２．前記熱処理工程
は、還元性雰囲気下での熱処理を含む。３．また、本発
明の半導体集積回路装置の製造方法は、（ａ）半導体基
板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する
工程と、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソ
ース、ドレイン領域と電気的に接続されたプラグを形成
する工程と、（ｃ）前記プラグ上に酸化シリコン膜を形
成する工程と、（ｄ）前記酸化シリコン膜中に前記プラ
グ表面まで到達する孔を形成する工程と、（ｅ）前記孔
の側壁および底部に、Ｒｕの有機化合物と酸化剤を反応
させることによってＲｕ膜を形成する工程と、（ｆ）前
記Ｒｕ膜を還元性雰囲気下で熱処理する工程と、（ｇ）
前記Ｒｕ膜上に容量絶縁膜を形成する工程と、（ｈ）前
記容量絶縁膜上に上部電極を形成する工程と、を有す
る。４．また、本発明の半導体集積回路装置の製造方法
は、（ａ）半導体基板の主表面にメモリセル選択用ＭＩ
ＳＦＥＴを形成する工程と、（ｂ）前記メモリセル選択
用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続
されたプラグを形成する工程と、（ｃ）前記プラグ上に
酸化シリコン膜を形成する工程と、（ｄ）前記酸化シリ
コン膜中に前記プラグ表面まで到達する孔を形成する工
程と、（ｅ）前記孔の側壁および底部に、Ｒｕの有機化
合物と酸化剤を反応させることによってＲｕ膜を形成す
る工程と、（ｆ）前記Ｒｕ膜に還元性雰囲気下での第１
の熱処理と、非酸化性雰囲気下での第２の熱処理を施す
工程と、（ｇ）前記Ｒｕ膜上に容量絶縁膜を形成する工
程と、（ｈ）前記容量絶縁膜上に上部電極を形成する工
程と、を有する。５．本発明の半導体集積回路装置は、
（ａ）半導体基板の主表面に形成されたメモリセル選択
用ＭＩＳＦＥＴと、（ｂ）前記メモリセル選択用ＭＩＳ
ＦＥＴのソース、ドレイン領域と電気的に接続されたプ
ラグと、（ｃ）前記プラグ上に形成された酸化シリコン
膜と、（ｄ）前記酸化シリコン膜中に形成され、前記プ
ラグ表面まで延在する孔であって、孔のその深さがその
短径の５倍以上である孔と、（ｅ）前記孔内に形成され
た下部電極であって、Ｒｕ膜の積層膜からなる下部電極
と、この下部電極の上部に形成された容量絶縁膜と、こ
の容量絶縁膜上部に形成された上部電極とからなる情報
蓄積用容量素子と、を有する。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１８】（実施の形態１）以下、本実施形態のＤＲ
ＡＭの製造方法を図１〜図１８を用いて工程順に説明す
る。
【００１９】まず、図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板（ウエハ）１の主面の
素子分離領域に素子分離２を形成する。また、この素子
分離２を形成することにより、図２に示すような、素子
分離２によって周囲を囲まれた細長い島状の活性領域
（Ｌ）が同時に形成される。これらの活性領域（Ｌ）の
それぞれには、ソース、ドレインの一方を共有するメモ
リセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００２０】上記素子分離２は、半導体基板１の表面を
エッチングして深さ３００〜４００ｎｍ程度の溝を形成
し、この溝の内部に薄い酸化シリコン膜を形成する。続
いてこの溝の内部を含む半導体基板１上にＣＶＤ(Chemi
cal Vapor Deposition)法で酸化シリコン膜４（膜厚６
００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学
機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で
ポリッシュバックすることによって形成する。
【００２１】次に、半導体基板１にＢ（ホウ素）をイオ
ン打ち込みすることによってｐ型ウエル３を形成し、続
いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で
洗浄した後、半導体基板１を熱酸化することによってｐ
型ウエル３（活性領域Ｌ）の表面に、膜厚６ｎｍ程度の
ゲート絶縁膜５を形成する。
【００２２】次に、図３に示すように、ゲート絶縁膜５
の上部にゲート電極６を形成する。ゲート電極６は、例
えばゲート絶縁膜５の上部にＰ（リン）などをドープし
たｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ
（窒化タングステン）またはＴｉＮ（窒化チタン）から
なるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ
膜（膜厚１００ｎｍ程度）および窒化シリコン膜７（膜
厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト
膜をマスクにしてこれらの膜をドライエッチングするこ
とによって形成する。多結晶シリコン膜および窒化シリ
コン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ
膜はスパッタリング法で堆積する。ゲート電極６は、ワ
ード線（ＷＬ）として機能する。次いで、ウエット・ハ
イドレゲン酸化を行い、ゲート電極６を構成するｎ型多
結晶シリコン膜の側壁に、薄いシリコン酸化膜を形成す
る。このウエット・ハイドレゲン酸化によれば、シリコ
ン上のみに選択的に酸化膜を形成することができる。
【００２３】次に、ｐ型ウエル３にＡｓ（ヒ素）または
Ｐ（リン）をイオン打ち込みしてゲート電極６の両側の
ｐ型ウエル３にｎ型半導体領域８（ソース、ドレイン）
を形成する。ここまでの工程により、メモリセル選択用
ＭＩＳＦＥＴＱｓが略完成する。
【００２４】次に、図４に示すように、半導体基板１上
にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）および
酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積す
る。続いて酸化シリコン膜１０の表面を化学機械研磨法
で平坦化した後、フォトレジスト膜（図示せず）をマス
クにして酸化シリコン膜１０および窒化シリコン膜９を
ドライエッチングすることにより、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイ
ン）の上部にコンタクトホール１１、１２を形成する。
酸化シリコン膜１０のエッチングは、窒化シリコン膜に
対する選択比が大きい条件で行い、窒化シリコン膜９の
エッチングは、シリコンや酸化シリコン膜に対するエッ
チング選択比が大きい条件で行う。これにより、コンタ
クトホール１１、１２がゲート電極６（ワード線）に対
して自己整合（セルフアライン）で形成される。
【００２５】次に、図５に示すように、コンタクトホー
ル１１、１２の内部にプラグ１３を形成する。プラグ１
３を形成するには、酸化シリコン膜１０の上部にＰをド
ープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積するこ
とによって、コンタクトホール１１、１２の内部にこの
ｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホー
ル１１、１２の外部のｎ型多結晶シリコン膜を化学機械
研磨法（またはエッチバック）で除去する。
【００２６】次に、酸化シリコン膜１０の上部にＣＶＤ
法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積
した後、フォトレジスト膜（図示せず）をマスクにして
コンタクトホール１１の上部の酸化シリコン膜１４をド
ライエッチングすることにより、スルーホール１５を形
成する。
【００２７】次に、スルーホール１５の内部にプラグ１
６を形成する。プラグ１６を形成するには、酸化シリコ
ン膜１４の上部に例えばスパッタリング法でＴｉ膜とＴ
ｉＮ膜との積層膜からなるバリアメタル膜を堆積し、続
いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積する
ことによって、スルーホール１５の内部にこれらの膜を
埋め込んだ後、スルーホール１５の外部のこれらの膜を
化学機械研磨法で除去する。このプラグ１６および１３
を介して、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半
導体領域８（ソース、ドレイン）と後述するビット線Ｂ
Ｌとが接続される。
【００２８】次に、酸化シリコン膜１４およびプラグ１
６上にビット線ＢＬを形成する。ビット線ＢＬを形成す
るには、例えば酸化シリコン膜１４の上部にスパッタリ
ング法でＴｉＮ膜（膜厚１０ｎｍ程度、図示せず）を堆
積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５
０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにしてこれらの膜をドライエッチングす
る。
【００２９】次に、図６に示すように、ビット線ＢＬの
上部にＣＶＤ法で酸化シリコン膜１７（膜厚３００ｎｍ
程度）堆積し、続いて化学機械研磨法でその表面を平坦
化する。次に、酸化シリコン膜１７の上部にＣＶＤ法で
窒化シリコン膜１８（膜厚５０ｎｍ程度）を堆積し、続
いて窒化シリコン膜１８および酸化シリコン膜１７をド
ライエッチングすることによって、プラグ１３が埋め込
まれたコンタクトホール１２の上部にスルーホール１９
を形成する。
【００３０】スルーホール１９は、その径がその下部の
コンタクトホール１２の径よりも小さくなるように形成
する。具体的には、窒化シリコン膜１８の上部にＣＶＤ
法で多結晶シリコン膜２０を堆積し、続いてスルーホー
ル１９を形成する領域の多結晶シリコン膜２０をドライ
エッチングして孔を形成した後、多結晶シリコン膜２０
の上部にさらに多結晶シリコン膜（図示せず）を堆積す
る。次に、多結晶シリコン膜２０の上部の多結晶シリコ
ン膜を異方性エッチングすることによって孔の側壁にサ
イドウォールスペーサ２１を形成し、続いて多結晶シリ
コン膜２０とサイドウォールスペーサ２１とをハードマ
スクに用いて孔の底面の窒化シリコン膜１８および酸化
シリコン膜１７をドライエッチングする。
【００３１】次に、多結晶シリコン膜２０およびサイド
ウォールスペーサ２１をドライエッチングで除去した
後、図７に示すように、スルーホール１９の内部にプラ
グ２２を形成する。プラグ２２を形成するには、まず窒
化シリコン膜１８の上部にＰをドープしたｎ型多結晶シ
リコン膜をＣＶＤ法で堆積することによってスルーホー
ル１９の内部にｎ型多結晶シリコン膜を埋め込んだ後、
スルーホール１９の外部のｎ型多結晶シリコン膜を化学
機械研磨法（またはエッチバック）で除去する。
【００３２】この後、プラグ２２上に、Ｒｕ膜からなる
下部電極３０Ａ、酸化タンタル膜３２からなるキャパシ
タ絶縁膜（容量絶縁膜）およびＷ膜／Ｒｕ膜からなる上
部電極３３によって構成される情報蓄積用容量素子Ｃを
形成する。
【００３３】この情報蓄積用容量素子Ｃの形成めでの工
程を、図８〜図１８を参照しながら詳細に説明する。こ
れらの図は、プラグ２２上の情報蓄積用容量素子Ｃの形
成予定領域を模式的に表した図である。
【００３４】図８に示すように、プラグ２２の表面にバ
リア層２３を形成する。バリア層２３を形成するには、
まず、エッチングによってプラグ２２の表面を窒化シリ
コン膜１８の表面よりも下方に後退させることによっ
て、プラグ２２の上部にバリア層２３を埋め込むスペー
スを確保する。次に、窒化シリコン膜１８の上部にスパ
ッタリング法で窒化タンタル膜を堆積することによっ
て、プラグ２２の上部の前記スペース内に窒化タンタル
膜を埋め込んだ後、スペース外部の窒化タンタル膜を化
学機械研磨法（またはエッチバック）で除去する。な
お、プラグ２２の形成時、即ち、窒化シリコン膜１８の
上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法
で堆積することによってスルーホール１９の内部にｎ型
多結晶シリコン膜を埋め込んだ後、スルーホール１９の
外部のｎ型多結晶シリコン膜を化学機械研磨法（または
エッチバック）で除去する際に、スルーホール１９の内
部のｎ型多結晶シリコン膜をオーバー研磨（オーバーエ
ッチング）することによって、前記スペースを確保して
もよい。また、バリア層２３をＴｉＮ膜としてもよい。
また、バリア層２３とプラグ２２との界面に金属シリサ
イドを形成してもよい。この金属シリサイドにより接触
抵抗の低減を図ることができる。この金属シリサイド
は、例えば、次のように形成する。まず、窒化タンタル
の堆積前に、前記スペース内にＴｉ膜等の金属膜を形成
し、熱処理することによりプラグ２２表面に金属シリサ
イドを形成する。次いで、未反応の金属膜を除去し、金
属シリサイド上に窒化タンタル膜からなるバリア層２３
を形成する。
【００３５】次いで、図９に示すように、バリア層２３
および窒化シリコン膜１８上に、酸化シリコン膜２４を
堆積する。情報蓄積用容量素子Ｃの下部電極は、この酸
化シリコン膜２４に形成する孔（凹部）の内部に形成さ
れる。下部電極の表面積を大きくして蓄積電荷量を増や
すためには、酸化シリコン膜２４を厚く（０．８μｍ程
度）で堆積する必要がある。酸化シリコン膜２４は、例
えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積し、その後、必
要に応じてその表面を化学機械研磨法で平坦化する。
【００３６】次に、酸化シリコン膜２４の上部にタング
ステン膜からなるハードマスク２６を形成する。なお、
このハードマスク２６には、タングステン以外の金属を
用いることも可能である。
【００３７】次いで、図１０に示すように、ハードマス
ク２６上に、フォトレジスト膜（図示せず）を形成し、
このフォトレジスト膜をマスクに、ハードマスク２６を
ドライエッチングする。続いて、ハードマスク２６をマ
スクに酸化シリコン膜２４および窒化シリコン膜１８を
ドライエッチングすることにより、深い孔（凹部）２７
を形成する。深い孔（凹部）２７の底面には、スルーホ
ール１９内のバリア層２３の表面が露出する。
【００３８】次に、酸化シリコン膜２４の上部に残った
ハードマスク２６を過酸化水素水を含有する溶液により
除去した後、図１１に示すように、酸化シリコン膜２４
の上部および孔２７の内部に、ＣＶＤ法により酸化タン
タル膜２８（膜厚５ｎｍ程度）を堆積する。この酸化タ
ンタル膜２８は、Ｔａ（ＯＣ2Ｈ5）5とＯ2を原料ガスと
して４００℃〜４５０℃の範囲で成膜することができ
る。この酸化タンタル膜２８は、下地である酸化シリコ
ン膜２４や、後述するＲｕ膜３０との接着性に優れてい
るため、接着層として用いられる。
【００３９】次いで、図１２に示すように、酸化タンタ
ル膜２８を、異法的にエッチングすることにより、酸化
シリコン膜２４上部および孔２７の底部に存在する酸化
タンタル膜２８を除去し、孔２７の側壁にのみ酸化タン
タル膜２８を残存させる。なお、前述の接着層として、
窒化タンタル膜を用いてもよい。この窒化タンタル膜２
９を接着層として用いた場合は、窒化タンタルが導電性
を有するため、孔２７の底部に存在する窒化タンタル膜
を除去する必要はない。図１３は、酸化シリコン膜２４
の上部および孔２７の内部に、窒化タンタル膜２９（膜
厚５ｎｍ程度）を堆積した場合を示す。この窒化タンタ
ル膜２９は、ＣＶＤ法により酸化タンタル膜２８（膜厚
５ｎｍ程度）を堆積した後、ＮＨ3雰囲気下、７００℃
で、３分間熱処理を施し、酸化タンタルを窒化タンタル
に変換することにより形成する。以降の工程は、この窒
化タンタル膜２９を接着層として用いた場合について説
明するが、酸化タンタル膜２８を接着層として用いた場
合も同様である。
【００４０】次に、図１４に示すように、窒化タンタル
膜２９の上部に、ＣＶＤ法によりＲｕ膜３０（膜厚３０
ｎｍ程度）を堆積する。このＣＶＤ法によるＲｕ膜の堆
積前に、スパッタ法により薄いＲｕ膜を形成しておけ
ば、スパッタ法により形成された膜が種となり、ＣＶＤ
法によるＲｕ膜３０を効率良く形成することができる。
このＲｕ膜３０は、エチルシクロペンタジエニルルテニ
ウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラヒドロフラン
溶液等のＲｕの有機化合物溶液を気化し、Ｏ2と反応さ
せることにより成膜する。
【００４１】次いで、ＮＨ3雰囲気等の還元性雰囲気中
で６００℃、３分間の熱処理を施す。次いで、Ｎ2雰囲
気等の非酸化性雰囲気中で７５０℃で、２分間の熱処理
を施す。
【００４２】このように、本実施の形態においては、還
元性雰囲気中で熱処理を行ったので、Ｒｕ膜の成膜時に
Ｒｕ膜中に取り込まれた酸素や有機不純物を取り除くこ
とができる。また、還元性雰囲気中で熱処理の後、さら
に、高温の非酸化性雰囲気中で熱処理を行ったので、Ｒ
ｕ膜の緻密化を行うことができる。
【００４３】次いで、Ｒｕ膜３０上にフォトレジスト膜
（図示せず）を塗布し、全面露光を行った後、現像する
ことによって、孔２７内にフォトレジスト膜（図示せ
ず）を残存させる。このフォトレジスト膜は、次の工程
で酸化シリコン膜２４の上部の不要なＲｕ膜３０をドラ
イエッチングで除去する際に、孔２７の内部（側壁およ
び底面）のＲｕ膜３０が除去されるのを防ぐ保護膜とし
て使用される。次いで、このフォトレジスト膜をマスク
に、ドライエッチングをすことにより、酸化シリコン膜
２４上のＲｕ膜３０ｂ、３０ｄを除去することにより下
部電極３０Ａを形成する。次いで、孔２７内のフォトレ
ジスト膜を除去する（図１５）。
【００４４】次に、図１６に示すように、下部電極３０
Ａが形成された孔２７の内部および酸化シリコン膜２４
上にキャパシタ絶縁膜となる酸化タンタル膜３２ａを堆
積する。酸化タンタル膜３２ａはペンタエトキシタンタ
ル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法
で堆積し、成膜温度は４２０℃である。また、その膜厚
は５ｎｍ程度とする。その後、非酸化性雰囲気中で７０
０℃、２分間の熱処理を施し、酸化タンタルを結晶化さ
せる。
【００４５】次に、図１７に示すように、酸化タンタル
膜３２ａ上に、さらに、酸化タンタル膜３２ｂを堆積す
る。この酸化タンタル膜３２ｂも酸化タンタル膜３２ａ
と同様の条件で堆積し、その膜厚は１０ｎｍ程度とす
る。ここで、酸化タンタル膜３２ｂは、その下地である
酸化タンタル膜３２ａが、既に結晶化しているため、Ｃ
ＶＤ法による成膜時に結晶化しているため、結晶化のた
めの熱処理を省略することができる。
【００４６】次に、酸化タンタル膜３２ａ、３２ｂを約
５５０℃の酸化性雰囲気中で、１分間熱処理することに
よって酸化タンタルのリーク電流の低減を図る。
【００４７】次に、図１８に示すように、酸化タンタル
膜３２ｂの上部に上部電極３３を形成する。上部電極３
３は、例えば酸化タンタル膜３２ｂの上部にＣＶＤ法で
Ｒｕ膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ
（膜厚１００ｎｍ程度）を堆積することによって形成す
る。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタ
クト抵抗を低減するために使用される。なお、Ｒｕ膜３
３ａとＷ膜３３ｂとの間に、キャパシタ絶縁膜（酸化タ
ンタル膜３２）からＷ膜へのガス（酸素や水素）の拡散
による抵抗増大を防ぐためにＴｉＮ膜を形成してもよ
い。
【００４８】ここまでの工程により、Ｒｕ膜３０からな
る下部電極３０Ａ、酸化タンタル膜３２（３２ａ、３２
ｂ）からなるキャパシタ絶縁膜およびＷ膜３３ｂ／Ｒｕ
膜３３ａからなる上部電極３２によって構成される情報
蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦ
ＥＴＱｓとこれに直列に接続された情報蓄積用容量素子
Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。
図４７は、情報蓄積用容量素子Ｃ形成後の半導体集積回
路装置の平面図である。図７は、例えば、図４７中のＡ
−Ａ部の断面図と対応する。
【００４９】その後、情報蓄積用容量素子Ｃの上部に酸
化シリコン膜等からなる層間絶縁膜３４が形成され、さ
らに、この層間絶縁膜上に２層程度のＡｌ配線が形成さ
れ、最上層のＡｌ配線の上部にパッシベーション膜が形
成されるが、これらの図示は省略する。
【００５０】以上詳述したように、本実施形態によれ
ば、還元性雰囲気中で熱処理を行ったので、下部電極３
０Ａを構成するＲｕ膜の成膜時にＲｕ膜中に取り込まれ
た酸素や有機不純物を取り除くことができる。さらに、
還元性雰囲気中で熱処理の後、さらに、高温の非酸化性
雰囲気中で熱処理を行ったので、Ｒｕ膜３０の緻密化を
行うことができる。
【００５１】その結果、Ｒｕ膜３０と接触しているバリ
ア層２３が、Ｒｕ膜３０中の酸素の影響により酸化され
るのを防止することができ、Ｒｕ膜３０とバリア層２３
（プラグ２２）との導通を確保することができる。
【００５２】また、Ｒｕ膜の成膜時にＲｕ膜中に取り込
まれた酸素や有機不純物を取り除くことによりＲｕ膜の
凹凸を緩和することができ、さらに、その後の高温の非
酸化性雰囲気中での熱処理により、Ｒｕ膜の平坦化およ
び緻密化を行うことができる。
【００５３】このように、Ｒｕ膜が緻密化しているの
で、その上部に形成される酸化タンタルの形成時の熱処
理時のＲｕ膜の収縮、変動を防止することができ、酸化
タンタル膜の歪みを低減することができる。その結果、
リーク電流の低減を図ることができる。
【００５４】（実施の形態２）以下、本実施形態のＤＲ
ＡＭの製造方法を図１９〜図２６を用いて工程順に説明
する。
【００５５】図１９は、本発明の実施の形態２である半
導体集積回路装置の製造方法を示す半導体基板の要部断
面図である。なお、図中の窒化タンタル膜２９（接着
層）形成工程までは、図１〜図１４までを参照しながら
説明した実施の形態１の場合と同様と同様であるためそ
の説明を省略する。
【００５６】図１９に示すように、窒化タンタル膜２９
上に、ＣＶＤ法によりＲｕ膜３０ａ（膜厚１０ｎｍ程
度）を堆積する。このＣＶＤ法によるＲｕ膜の堆積前
に、スパッタ法により薄いＲｕ膜を形成しておけば、ス
パッタ法により形成された膜が種となり、ＣＶＤ法によ
るＲｕ膜を効率良く形成することができる。このＲｕ膜
は、エチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ
2Ｈ5Ｃ5Ｈ4）2）のテトラヒドロフラン溶液等のＲｕの
有機化合物溶液を気化し、Ｏ2と反応させることにより
成膜する。次いで、ＮＨ3雰囲気等の還元性雰囲気中で
６００℃、３分間の熱処理を施す。
【００５７】次に、図２０に示すように、Ｒｕ膜３０ａ
上に、さらに、Ｒｕ膜３０ａと同様の成膜条件で、Ｒｕ
膜３０ｂ（膜厚２０ｎｍ程度）を堆積する。次いで、非
酸化性雰囲気中で７５０℃、２分間の熱処理を施す。こ
の、熱処理の前に、ＮＨ3雰囲気等の還元性雰囲気中で
６００℃、３分間の熱処理を施してもよい。
【００５８】このように、本実施の形態においては、Ｒ
ｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造（Ｒｕ膜
３０）とし、Ｒｕ膜３０ａ、３０ｂそれぞれの成膜後に
熱処理を施したので、Ｒｕ膜中の不純物を効果的に除去
することができる。その結果、Ｒｕ膜の緻密化を図るこ
とができる。
【００５９】次いで、Ｒｕ膜３０ｂ上にフォトレジスト
膜（図示せず）を塗布し、全面露光を行った後、現像す
ることによって、孔２７内にフォトレジスト膜（図示せ
ず）を残存させる。このフォトレジスト膜は、次の工程
で酸化シリコン膜２４の上部の不要なＲｕ膜３０ａ、３
０ｂおよび窒化タンタル膜２９をドライエッチングで除
去する際に、孔２７の内部（側壁および底面）のＲｕ膜
３０（３０ａ、３０ｂ）が除去されるのを防ぐ保護膜と
して使用される。次いで、図２１に示すように、このフ
ォトレジスト膜をマスクに、ドライエッチングをすこと
により、酸化シリコン膜２４上のＲｕ膜３０ａ、３０ｂ
を除去することにより下部電極３０Ａを形成する。次い
で、孔２７内のフォトレジスト膜を除去する。
【００６０】この後、実施の形態１の場合と同様に、情
報蓄積用容量素子Ｃを完成させることができる（図１６
〜図１８参照）。
【００６１】また、以下の工程により情報蓄積用容量素
子Ｃを形成することもできる。
【００６２】図２２に示すように、Ｒｕ膜３０上にキャ
パシタ絶縁膜となる酸化タンタル膜３２ａを堆積する。
酸化タンタル膜３２ａはペンタエトキシタンタル（Ｔａ
（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積
し、成膜温度は４２０℃である。また、その膜厚は５ｎ
ｍ程度とする。その後、ＮＨ3雰囲気等の還元性雰囲気
中で７００℃、２分間の熱処理を施す。この際、酸化タ
ンタル膜３２ａは、窒化タンタル膜２３２ａとなる。
（図２３）。このように、本実施の形態においては、酸
化タンタル膜３２ａ形成後、還元性雰囲気中で熱処理を
行ったので、酸化タンタル膜３２ａの成膜時にＲｕ膜中
に取り込まれた酸素を取り除くことができる。
【００６３】次いで、窒化タンタル膜２３２ａ上にフォ
トレジスト膜（図示せず）を塗布し、全面露光を行った
後、現像することによって、孔２７内にフォトレジスト
膜（図示せず）を残存させる。次いで、図２４に示すよ
うに、このフォトレジスト膜をマスクに、ドライエッチ
ングをすことにより、酸化シリコン膜２４上のＲｕ膜３
０および窒化タンタル膜２３２ａを除去することにより
下部電極３０Ａを形成する。次いで、孔２７内のフォト
レジスト膜を除去する（図２４）。
【００６４】次に、図２５に示すように、下部電極３０
Ａおよび窒化タンタル膜２３２ａが形成された孔２７の
内部および酸化シリコン膜２４上にキャパシタ絶縁膜と
なる酸化タンタル膜３２を堆積する。酸化タンタル膜３
２はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と
酸素を原料としたＣＶＤ法で堆積し、成膜温度は４２０
℃である。また、その膜厚は１５ｎｍ程度とする。その
後、非酸化性雰囲気中で７００℃、２分間の熱処理を施
し、酸化タンタルを結晶化させる。
【００６５】次に、図２６に示すように、酸化タンタル
膜３２の上部に上部電極３３を形成する。上部電極３３
は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ
膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚
１００ｎｍ程度）を堆積することによって形成する。Ｗ
膜３３ｂは、上部電極３３と上層配線とのコンタクト抵
抗を低減するために使用される。なお、Ｒｕ膜３３ａと
Ｗ膜３３ｂとの間に、キャパシタ絶縁膜（酸化タンタル
膜３２）からＷ膜へのガス（酸素や水素）の拡散による
抵抗増大を防ぐためにＴｉＮ膜を形成してもよい。
【００６６】ここまでの工程により、Ｒｕ膜３０からな
る下部電極３０Ａ、酸化タンタル膜３２からなるキャパ
シタ絶縁膜およびＷ膜／Ｒｕ膜からなる上部電極３３に
よって構成される情報蓄積用容量素子Ｃが完成し、メモ
リセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続され
た情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモ
リセルが略完成する。
【００６７】その後、情報蓄積用容量素子Ｃの上部に酸
化シリコン膜等からなる層間絶縁膜３４が形成され、さ
らに、この層間絶縁膜上に２層程度のＡｌ配線が形成さ
れ、最上層のＡｌ配線の上部にパッシベーション膜が形
成されるがこれらの図示は省略する。
【００６８】以上詳述したように、本実施形態によれ
ば、Ｒｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造
（Ｒｕ膜３０）とし、Ｒｕ膜３０ａ、３０ｂそれぞれの
成膜後に熱処理を施したので、Ｒｕ膜中の不純物を効果
的に除去することができる。その結果、Ｒｕ膜の緻密化
を図ることができる。
【００６９】従って、実施の形態１の場合と同様に、Ｒ
ｕ膜と接触しているバリア層２３が、Ｒｕ膜中の酸素の
影響により酸化されるのを防止することができ、Ｒｕ膜
３０とバリア層２３（プラグ２２）との導通を確保する
ことができる。
【００７０】また、Ｒｕ膜３０が緻密化しているので、
その上部に形成される酸化タンタル膜３２の形成時の熱
処理時のＲｕ膜３０（３０Ａ）の収縮、変動を防止する
ことができ、酸化タンタル膜３２の歪みを低減すること
ができる。その結果、リーク電流の低減を図ることがで
きる。
【００７１】さらに、酸化タンタル膜３２ａ形成後、還
元性雰囲気中で熱処理を行ったので、酸化タンタル膜３
２ａの成膜時にＲｕ膜中に取り込まれた酸素を取り除く
ことができ、この酸素の影響による導通不良を低減し、
また、より凹凸の少ない酸化タンタル膜３２を形成する
ことができる。
【００７２】（実施の形態３）実施の形態１では、プラ
グ２２の表面に窒化タンタルや窒化チタンからなるバリ
ア層２３を形成した後、深い孔２７を形成したが、この
深い孔２７を形成した後、プラグ２２上面にバリア層と
なるルテニウムシリコンナイトライド（ＲｕＳｉＮ）３
２３ａを形成してもよい。
【００７３】以下、本実施形態のＤＲＡＭの製造方法を
図２７〜図３６を用いて工程順に説明する。
【００７４】図２７は、本発明の実施の形態３である半
導体集積回路装置の製造方法を示す半導体基板の要部断
面図である。なお、図中のプラグ２２形成工程までは、
図１〜図７までを参照しながら説明した実施の形態１の
場合と同様であるためその説明を省略する。なお、本実
施の形態では、プラグ２２が埋め込まれる絶縁膜は、酸
化シリコン膜１７一層となっている。
【００７５】図２７に示すように、プラグ２２および酸
化シリコン膜１７上に、窒化シリコン膜３１８、酸化シ
リコン膜２４および酸化タンタル膜２８ａを堆積する。
情報蓄積用容量素子Ｃの下部電極は、次の工程でこの窒
化シリコン膜３１８および酸化シリコン膜２４に形成す
る孔（凹部）の内部に形成される。下部電極の表面積を
大きくして蓄積電荷量を増やすためには、酸化シリコン
膜２４を厚く（０．８μｍ程度）で堆積する必要があ
る。酸化シリコン膜２４は、例えば酸素とテトラエトキ
シシラン（ＴＥＯＳ）とをソースガスに用いたプラズマ
ＣＶＤ法で堆積し、その後、必要に応じてその表面を化
学機械研磨法で平坦化する。
【００７６】次に、酸化タンタル膜２８ａの上部にタン
グステン膜からなるハードマスク２６を形成する。な
お、このハードマスク２６には、タングステン以外の金
属を用いることも可能である。
【００７７】次いで、図２８に示すように、ハードマス
ク２６上に、フォトレジスト膜（図示せず）を形成し、
このフォトレジスト膜をマスクに、ハードマスク２６を
ドライエッチングする。続いて、ハードマスク２６をマ
スクに酸化タンタル膜２８ａ、酸化シリコン膜２４およ
び窒化シリコン膜１８をドライエッチングすることによ
り、深い孔（凹部）２７を形成する。深い孔（凹部）２
７の底面には、スルーホール１９内のプラグ２２の表面
が露出する。次に、酸化タンタル膜２８ａの上部に残っ
たハードマスク２６を過酸化水素水を含有する溶液によ
り除去した後、図２９に示すように、酸化タンタル膜２
８ａの上部および孔２７の内部に、ＣＶＤ法により酸化
タンタル膜２８ｂ（膜厚５ｎｍ程度）を堆積する。この
酸化タンタルは、Ｔａ（ＯＣ2Ｈ5）5とＯ2を原料ガスと
して４００℃〜４５０℃の範囲で成膜することができ
る。この酸化タンタル膜２８ａは、下地である酸化シリ
コン膜２４や、後述するＲｕ膜３０ａとの接着性に優れ
ているため、接着層として用いられる。次いで、図３０
に示すように、酸化タンタル膜２８ｂを、異法的にエッ
チングすることにより、酸化タンタル膜２８ａ上部およ
び孔２７の底部に存在する酸化タンタル膜２８ｂを除去
し、孔２７の側壁にのみ酸化タンタル膜２８ｂを残存さ
せる。
【００７８】次に、図３１に示すように、深い孔（凹
部）２７内を含む酸化タンタル膜２８ａ、２８ｂの上部
に、Ｒｕ膜３０ａ（膜厚５ｎｍ程度）を堆積する。この
Ｒｕ膜３０ａは、エチルシクロペンタジエニルルテニウ
ム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラヒドロフラン溶
液等のＲｕの有機化合物溶液を気化し、Ｏ2と反応させ
ることにより成膜する。このＣＶＤ法によるＲｕ膜の堆
積前に、スパッタ法により薄いＲｕ膜を形成しておけ
ば、スパッタ法により形成された膜が種となり、ＣＶＤ
法によるＲｕ膜を効率良く形成することができる。
【００７９】図３２に示すように、非酸化性雰囲気中
で、６００℃、１分の熱処理を施す。この熱処理によ
り、プラグ２２とＲｕ膜３０ａとの接触部において、シ
リサイド化反応が起こり、孔２７の底部にルテニウムシ
リサイド３２３が形成される。ここで、孔２７の側壁や
孔２７の外部においては、下地にシリコンがないためシ
リサイド化反応が起こらず、ルテニウムシリサイドは形
成されない。このように、孔２７の底面において、自己
整合的にルテニウムシリサイド３２３を形成することが
できる。
【００８０】その後、ＮＨ3雰囲気中で、６００℃で３
分熱処理を施すことにより、ルテニウムシリサイド３２
３の表面に、ルテニウムシリコンナイトライド（ＲｕＳ
ｉＮ）３２３ａを形成する。かかる条件により形成され
るＲｕＳｉＮは、１ｎｍ程度である。このＲｕＳｉＮの
膜厚は、熱処理温度で制御することができる。このＲｕ
ＳｉＮの膜が厚すぎるとこの上部に形成されるＲｕ膜３
０ｂとプラグ２２（ルテニウムシリサイド３２３）との
導通が確保できなくなり、また、薄すぎるＲｕ膜３０ｂ
とプラグ２２とのシリサイド化反応を抑えることができ
なくなる。Ｒｕ膜３０ｂとプラグ２２との導通を確保し
つつＲｕ膜３０ｂとプラグ２２とのシリサイド化反応を
抑えるためには、ＲｕＳｉＮの膜厚は、０．５〜１．０
ｎｍ程度とすることが望ましい。
【００８１】次いで、非酸化性雰囲気中で７５０℃、１
分間の熱処理を施し、未反応のＲｕ膜３０ａの緻密化を
行う。
【００８２】次に、図３３に示すように、Ｒｕ膜３０ａ
およびＲｕＳｉＮ３２３ａ上に、さらに、Ｒｕ膜３０ａ
と同様の条件下で、膜厚２０ｎｍ程度のＲｕ膜３０ｂを
形成する。このＲｕ膜３０ｂは、不純物の含有量が少な
く、緻密化されたＲｕ膜３０ａ上に形成されるため、Ｒ
ｕ膜３０ｂの緻密化のための熱処理（例えば、非酸化性
雰囲気中で７５０℃、２分間の熱処理）を省略すること
が可能である。ただし、本実施の形態においては、結晶
化の種とならないＲｕＳｉＮ３２３ａ上にもＲｕ膜３０
ｂが形成されるため、前述の緻密化のための熱処理を施
した方がよい。
【００８３】このように、本実施の形態においては、孔
２７の底面において、自己整合的にルテニウムシリサイ
ド３２３を形成することができ、また、Ｒｕ膜をＲｕ３
０ａおよびＲｕ３０ｂの積層構造とし、Ｒｕ膜３０ａ、
３０ｂそれぞれの成膜後に熱処理を施したので、Ｒｕ膜
中の不純物を効果的に除去することができる。その結
果、Ｒｕ膜（３０Ａ）の緻密化を図ることができる。
【００８４】次いで、Ｒｕ膜３０ｂ上にフォトレジスト
膜（図示せず）を塗布し、全面露光を行った後、現像す
ることによって、孔２７内にフォトレジスト膜（図示せ
ず）を残存させる。このフォトレジスト膜は、次の工程
で酸化タンタル膜２８ａの上部の不要なＲｕ膜３０ｂ、
３０ｄをドライエッチングで除去する際に、孔２７の内
部（側壁および底面）のＲｕ膜３０ｂ、３０ｄが除去さ
れるのを防ぐ保護膜として使用される。次いで、このフ
ォトレジスト膜をマスクに、ドライエッチングをすこと
により、酸化タンタル膜２８ａ上のＲｕ膜３０ｂ、３０
ｄを除去することにより下部電極３０Ａを形成する。次
いで、孔２７内のフォトレジスト膜を除去する（図３
４）。
【００８５】次に、図３５に示すように、下部電極３０
Ａが形成された孔２７の内部および酸化シリコン膜２４
上にキャパシタ絶縁膜となる酸化タンタル膜３２を堆積
する。酸化タンタル膜３２はＣＶＤ法で堆積し、その膜
厚は１５ｎｍ程度とする。
【００８６】次に、酸化タンタル膜３２を約７００℃の
窒素雰囲気中で、２分間熱処理することによって酸化タ
ンタルの結晶化を図った後、約５５０℃の酸素雰囲気中
で、１分間熱処理し、酸化タンタルの膜質を改善する。
【００８７】次に、図３６に示すように、酸化タンタル
膜３２の上部に上部電極３３を形成する。上部電極３３
は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ
膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚
１００ｎｍ程度）を堆積することによって形成する。Ｗ
膜３３ｂは、上部電極３３と上層配線とのコンタクト抵
抗を低減するために使用される。なお、Ｒｕ膜３３ａと
Ｗ膜３３ｂとの間に、キャパシタ絶縁膜（酸化タンタル
膜３２）からＷ膜へのガス（酸素や水素）の拡散による
抵抗増大を防ぐためにＴｉＮ膜を形成してもよい。
【００８８】ここまでの工程により、Ｒｕ膜３０ａ、３
０ｂからなる下部電極３０Ａ、酸化タンタル膜３２から
なるキャパシタ絶縁膜およびＷ膜３３ｂ／Ｒｕ膜３３ａ
からなる上部電極３２によって構成される情報蓄積用容
量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓ
とこれに直列に接続された情報蓄積用容量素子Ｃとで構
成されるＤＲＡＭのメモリセルが略完成する。
【００８９】その後、情報蓄積用容量素子Ｃの上部に酸
化シリコン膜等からなる層間絶縁膜３４が形成される。
【００９０】さらに、この層間絶縁膜上に２層程度のＡ
ｌ配線が形成され、最上層のＡｌ配線の上部にパッシベ
ーション膜を形成されるがこれらの図示は省略する。
【００９１】以上詳述したように、本実施形態によれ
ば、孔２７の底面において、自己整合的にルテニウムシ
リサイド３２３を形成することができ、容易のバリア層
となるＲｕＳｉＮ３２３ａを形成することができる。ま
た、Ｒｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造と
し、Ｒｕ膜３０ａ、３０ｂそれぞれの成膜後に熱処理を
施したので、Ｒｕ膜中の不純物を効果的に除去すること
ができる。その結果、Ｒｕ膜の緻密化を図ることができ
る。
【００９２】従って、実施の形態１の場合と同様に、Ｒ
ｕ膜３０ａ、３０ｂと接触しているバリア層（３２３
ａ）が、Ｒｕ膜３０ａ、３０ｂ中の酸素の影響により酸
化されるのを防止することができ、Ｒｕ膜３０ａ、３０
ｂとバリア層３２３ａ（プラグ２２）との導通を確保す
ることができる。
【００９３】また、Ｒｕ膜３０ａ、３０ｂ（３０Ａ）が
緻密化しているので、その上部に形成される酸化タンタ
ル膜３２の形成時に施される熱処理によってＲｕ膜の収
縮、変動を防止することができ、酸化タンタル膜３２の
歪みを低減することができる。その結果、リーク電流の
低減を図ることができる。
【００９４】なお、本実施の形態においては、Ｒｕ膜３
０ａをシリサイド化し、ルテニウムシリコンナイトライ
ド（ＲｕＳｉＮ）３２３ａを形成した後、Ｒｕ膜３０ｂ
を形成したが、このＲｕ膜３０ｂを形成せず、Ｒｕ膜３
０ａおよびルテニウムシリコンナイトライド（ＲｕＳｉ
Ｎ）３２３ａ上（図３２）に酸化タンタル膜３２を形成
してもよい。この場合、結晶化の種とならないＲｕＳｉ
Ｎ３２３ａ上には、非晶質の酸化タンタル膜３２が成長
してしまう。しかしながら、情報蓄積用容量素子Ｃの容
量のほとんどは、孔２７側壁の結晶化した酸化タンタル
膜３２により確保することができるため、前述の非晶質
の酸化タンタル膜の存在は、情報蓄積用容量素子Ｃの特
性上、問題とならない。
【００９５】（実施の形態４）次に、接着層とバリア層
を同一層で形成する場合について説明する。
【００９６】以下、本実施形態のＤＲＡＭの製造方法を
図３７〜図４６を用いて工程順に説明する。
【００９７】図３７は、本発明の実施の形態４である半
導体集積回路装置の製造方法を示す半導体基板の要部断
面図である。なお、図中のプラグ２２形成工程までは、
図１〜図７までを参照しながら説明した実施の形態１の
場合と同様であるためその説明を省略する。なお、本実
施の形態では、プラグ２２が埋め込まれる絶縁膜は、酸
化シリコン膜１７一層となっている。
【００９８】図３７に示すように、プラグ２２および酸
化シリコン膜１７上に、窒化シリコン膜３１８および酸
化シリコン膜２４を堆積する。情報蓄積用容量素子Ｃの
下部電極は、この窒化シリコン膜３１８および酸化シリ
コン膜２４に形成する孔（凹部）の内部に形成される。
下部電極の表面積を大きくして蓄積電荷量を増やすため
には、酸化シリコン膜２４を厚く（０．８μｍ程度）で
堆積する必要がある。酸化シリコン膜２４は、例えば酸
素とテトラエトキシシラン（ＴＥＯＳ）とをソースガス
に用いたプラズマＣＶＤ法で堆積し、その後、必要に応
じてその表面を化学機械研磨法で平坦化する。
【００９９】次に、酸化シリコン膜２４の上部にタング
ステン膜からなるハードマスク２６を形成する。なお、
このハードマスク２６には、タングステン以外の金属を
用いることも可能である。
【０１００】次いで、図３８に示すように、ハードマス
ク２６上に、フォトレジスト膜（図示せず）を形成し、
このフォトレジスト膜をマスクに、ハードマスク２６を
ドライエッチングする。続いて、ハードマスク２６をマ
スクに酸化シリコン膜２４および窒化シリコン膜１８を
ドライエッチングすることにより、深い孔（凹部）２７
を形成する。深い孔（凹部）２７の底面には、スルーホ
ール１９内のプラグ２２の表面が露出する。次に、酸化
シリコン膜２４の上部に残ったハードマスク２６を過酸
化水素水を含有する溶液により除去した後、図３９に示
すように、酸化シリコン膜２４の上部および孔２７の内
部に、ＣＶＤ法により酸化タンタル膜２８（膜厚５ｎｍ
程度）を堆積する。この酸化タンタルは、Ｔａ（ＯＣ2
Ｈ5）5とＯ2を原料ガスとして４００℃〜４５０℃の範
囲で成膜することができる。次いで、ＮＨ3雰囲気下、
７００℃で、３分間熱処理を施し、酸化タンタルを窒化
タンタルに変換する（図４０）。この窒化タンタル膜２
９は、下地である酸化シリコン膜２４や、後述するＲｕ
膜３０との接着性に優れているため、接着層として用い
られる。また、窒化タンタルは導電性を有し、緻密であ
るため、後述するＲｕ膜３０ａとプラグ２２との接触界
面で起こる不所望な反応を防止する、バリア層としての
役割を果たす。
【０１０１】このように、本実施の形態によれば、接着
層とバリア層の役割を果たす窒化タンタル膜２９を単一
の層で形成することができ、バリア層の形成工程を省略
することができる。また、ＮＨ3雰囲気下で熱処理を行
うので、酸化タンタル膜２８とプラグ２２との接触界面
に生じたシリコン酸化物を還元することができる。その
結果、プラグ２２上に生じたシリコン酸化物による導通
不良を回避することができる。
【０１０２】次いで、図４１に示すように、窒化タンタ
ル膜２９上に、ＣＶＤ法によりＲｕ膜３０ａ（膜厚１０
ｎｍ程度）を堆積する。このＣＶＤ法によるＲｕ膜３０
ａの堆積前に、スパッタ法により薄いＲｕ膜を形成して
おけば、スパッタ法により形成された膜が種となり、Ｃ
ＶＤ法によるＲｕ膜３０ａを効率良く形成することがで
きる。このＲｕ膜３０ａは、エチルシクロペンタジエニ
ルルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラヒド
ロフラン溶液等のＲｕの有機化合物溶液を気化し、Ｏ2
と反応させることにより成膜する。次いで、ＮＨ3雰囲
気等の還元性雰囲気中で６００℃、３分間の熱処理を施
した後、非酸化性雰囲気中で７５０℃、２分間の熱処理
を施す。
【０１０３】次に、図４２に示すように、Ｒｕ膜３０ａ
上に、さらに、Ｒｕ膜３０ａと同様の成膜条件で、Ｒｕ
膜３０ｂ（膜厚２０ｎｍ程度）を堆積する。ここで、こ
のＲｕ膜３０ｂは、不純物の含有量が少なく、緻密化さ
れたＲｕ膜３０ａ上に形成されるため、Ｒｕ膜３０ｂの
緻密化のための熱処理（例えば、非酸化性雰囲気中で７
５０℃、２分間の熱処理）を省略することが可能であ
る。ただし、前述の緻密化のための熱処理を施せば、よ
り特性が良くなる。
【０１０４】このように、本実施の形態においては、Ｒ
ｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造とし、Ｒ
ｕ膜３０ａの成膜後に熱処理を施した後Ｒｕ膜３０ｂを
形成したので、Ｒｕ膜３０ａ中の不純物を効果的に除去
することができる。その結果、Ｒｕ膜３０ａ、３０ｂの
緻密化を図ることができる。
【０１０５】次いで、Ｒｕ膜３０ｂ上にフォトレジスト
膜（図示せず）を塗布し、全面露光を行った後、現像す
ることによって、孔２７内にフォトレジスト膜（図示せ
ず）を残存させる。このフォトレジスト膜は、次の工程
で酸化シリコン膜２４の上部の不要なＲｕ膜３０ａ、３
０ｂをドライエッチングで除去する際に、孔２７の内部
（側壁および底面）のＲｕ膜３０ａ、３０ｂが除去され
るのを防ぐ保護膜として使用される。次いで、図４３に
示すように、このフォトレジスト膜をマスクに、ドライ
エッチングをすことにより、酸化シリコン膜２４上のＲ
ｕ膜３０ａ、３０ｂを除去することにより下部電極３０
Ａを形成する。次いで、孔２７内のフォトレジスト膜を
除去する。
【０１０６】次に、図４４に示すように、下部電極３０
Ａが形成された孔２７の内部および酸化シリコン膜２４
上にキャパシタ絶縁膜となる酸化タンタル膜３２ａを堆
積する。酸化タンタル膜３２ａはペンタエトキシタンタ
ル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法
で堆積し、成膜温度は４２０℃である。また、その膜厚
は５ｎｍ程度とする。その後、非酸化性雰囲気中で７０
０℃、２分間の熱処理を施し、酸化タンタルを結晶化さ
せる。
【０１０７】次に、図４５に示すように、酸化タンタル
膜３２ａ上に、さらに、酸化タンタル膜３２ｂを堆積す
る。この酸化タンタル膜３２ｂも酸化タンタル膜３２ａ
と同様の条件で堆積し、その膜厚は１０ｎｍ程度とす
る。ここで、酸化タンタル膜３２ｂは、その下地である
酸化タンタル膜３２ａが、既に結晶化しているため、Ｃ
ＶＤ法による成膜時に結晶化しているため、結晶化のた
めの熱処理を省略することができる。
【０１０８】次に、図４６に示すように、酸化タンタル
膜３２の上部に上部電極３３を形成する。上部電極３３
は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ
膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚
１００ｎｍ程度）を堆積することによって形成する。Ｗ
膜３３ｂは、上部電極３３と上層配線とのコンタクト抵
抗を低減するために使用される。なお、Ｒｕ膜３３ａと
Ｗ膜３３ｂとの間に、キャパシタ絶縁膜（酸化タンタル
膜３２）からＷ膜へのガス（酸素や水素）の拡散による
抵抗増大を防ぐためにＴｉＮ膜を形成してもよい。
【０１０９】ここまでの工程により、Ｒｕ膜３０ａ、３
０ｂからなる下部電極３０Ａ、酸化タンタル膜３２ａ、
３２ｂからなるキャパシタ絶縁膜３２およびＷ膜３３ｂ
／Ｒｕ膜３３ａからなる上部電極３３によって構成され
る情報蓄積用容量素子Ｃが完成し、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容
量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成
する。
【０１１０】その後、情報蓄積用容量素子Ｃの上部に酸
化シリコン膜等からなる層間絶縁膜３４が形成され、さ
らに、この層間絶縁膜上に２層程度のＡｌ配線が形成さ
れ、最上層のＡｌ配線の上部にパッシベーション膜が形
成されるがこれらの図示は省略する。
【０１１１】以上詳述したように、本実施形態によれ
ば、接着層とバリア層の役割を果たす窒化タンタル膜２
９を単一の層で形成することができ、バリア層の形成工
程を省略することができる。また、下部電極３０Ａとな
るＲｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造と
し、Ｒｕ膜３０ａの成膜後に熱処理を施したので、Ｒｕ
膜３０ａ中の不純物を効果的に除去することができる。
その結果、Ｒｕ膜３０ａ、３０ｂの緻密化を図ることが
できる。
【０１１２】従って、実施の形態１の場合と同様に、Ｒ
ｕ膜３０ａと接触している窒化タンタル膜２９が、Ｒｕ
膜中の酸素の影響により酸化されるのを防止することが
でき、Ｒｕ膜３０ａ、３０ｂと窒化タンタル膜２９（プ
ラグ２２）との導通を確保することができる。
【０１１３】また、Ｒｕ膜３０ａ、３０ｂが緻密化して
いるので、その上部に形成される酸化タンタル膜３２
ａ、３２ｂの形成時の熱処理時のＲｕ膜の収縮、変動を
防止することができ、酸化タンタル膜の歪みを低減する
ことができる。その結果、リーク電流の低減を図ること
ができる。
【０１１４】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【０１１５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１１６】本発明によれば、Ｒｕ膜中に取り込まれた
酸素や有機不純物を取り除くことができる。また、Ｒｕ
膜の緻密化を行うことができる。
【０１１７】従って、Ｒｕ膜と接触しているバリア層
が、Ｒｕ膜中の酸素の影響により酸化されるのを防止す
ることができ、Ｒｕ膜とバリア層（プラグ）との導通を
確保することができる。
【０１１８】また、Ｒｕ膜が緻密化しているので、その
上部に形成される酸化タンタル等の容量絶縁膜の形成時
に施される熱処理によるＲｕ膜の収縮、変動を防止する
ことができ、酸化タンタル膜の歪みを低減することがで
き、リーク電流の低減を図ることができる。
【０１１９】その結果、情報蓄積用容量素子の下部電極
を構成するＲｕ膜を精度良く形成することができる。ま
た、良好なＲｕ膜を形成することによりその上層に形成
される容量絶縁膜の特性の向上、ひいては、情報蓄積用
容量素子の特性の向上を図ることができる。また、ＤＲ
ＡＭ等の半導体集積回路装置の製造歩留まりを向上させ
ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部平面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態４である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の半導体集積回路装置の製造方法を示
す半導体基板の要部平面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離 ３ ｐ型ウエル ４ 酸化シリコン膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ 窒化シリコン膜 ８ ｎ型半導体領域 ９ 窒化シリコン膜 １０ 酸化シリコン膜 １１、１２ コンタクトホール １３ プラグ １４ 酸化シリコン膜 １５ スルーホール １６ プラグ １７ 酸化シリコン膜 １８ 窒化シリコン膜 １９ スルーホール ２０ 多結晶シリコン膜 ２１ サイドウォールスペーサ ２２ プラグ ２３ バリア層 ２４ 酸化シリコン膜 ２６ ハードマスク ２７ 孔（凹部） ２８ 酸化タンタル膜 ２８ａ、２８ｂ 酸化タンタル膜 ２９ 窒化タンタル膜 ３０ Ｒｕ膜 ３０ａ、３０ｂ Ｒｕ膜 ３０Ａ 下部電極 ３１ フォトレジスト膜 ３２ 酸化タンタル膜 ３２ａ、３２ｂ 酸化タンタル膜 ３３ 上部電極 ３３ａ Ｒｕ膜 ３３ｂ Ｗ膜 ２３２ａ 窒化タンタル膜 ３１８ 窒化シリコン膜 ３４ 層間絶縁膜 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｌ 活性領域 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板の主表面にメモリセル
    選択用ＭＩＳＦＥＴを形成する工程と、（ｂ）前記メモ
    リセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電
    気的に接続されたプラグを形成する工程と、（ｃ）前記
    プラグ上に酸化シリコン膜を形成する工程と、（ｄ）前
    記酸化シリコン膜中に前記プラグ表面まで到達する孔を
    形成する工程と、（ｅ）前記孔の側壁および底部に、Ｒ
    ｕ膜の堆積と、熱処理工程を繰り返すことによりＲｕ膜
    の積層膜を形成する工程と、（ｆ）前記Ｒｕ膜の積層膜
    上に容量絶縁膜を形成する工程と、（ｇ）前記容量絶縁
    膜上に上部電極を形成する工程と、を有することを特徴
    とする半導体集積回路装置の製造方法。
  2. 【請求項２】 前記熱処理工程は、還元性雰囲気下での
    熱処理を含むことを特徴とする請求項１記載の半導体集
    積回路装置の製造方法。
  3. 【請求項３】 （ａ）半導体基板の主表面にメモリセル
    選択用ＭＩＳＦＥＴを形成する工程と、（ｂ）前記メモ
    リセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電
    気的に接続されたプラグを形成する工程と、（ｃ）前記
    プラグ上に酸化シリコン膜を形成する工程と、（ｄ）前
    記酸化シリコン膜中に前記プラグ表面まで到達する孔を
    形成する工程と、（ｅ）前記孔の側壁および底部に、Ｒ
    ｕの有機化合物と酸化剤を反応させることによってＲｕ
    膜を形成する工程と、（ｆ）前記Ｒｕ膜を還元性雰囲気
    下で熱処理する工程と、（ｇ）前記Ｒｕ膜上に容量絶縁
    膜を形成する工程と、（ｈ）前記容量絶縁膜上に上部電
    極を形成する工程と、を有することを特徴とする半導体
    集積回路装置の製造方法。
  4. 【請求項４】 （ａ）半導体基板の主表面にメモリセル
    選択用ＭＩＳＦＥＴを形成する工程と、（ｂ）前記メモ
    リセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電
    気的に接続されたプラグを形成する工程と、（ｃ）前記
    プラグ上に酸化シリコン膜を形成する工程と、（ｄ）前
    記酸化シリコン膜中に前記プラグ表面まで到達する孔を
    形成する工程と、（ｅ）前記孔の側壁および底部に、Ｒ
    ｕの有機化合物と酸化剤を反応させることによってＲｕ
    膜を形成する工程と、（ｆ）前記Ｒｕ膜に還元性雰囲気
    下での第１の熱処理と、非酸化性雰囲気下での第２の熱
    処理を施す工程と、（ｇ）前記Ｒｕ膜上に容量絶縁膜を
    形成する工程と、（ｈ）前記容量絶縁膜上に上部電極を
    形成する工程と、を有することを特徴とする半導体集積
    回路装置の製造方法。
  5. 【請求項５】 （ａ）半導体基板の主表面に形成された
    メモリセル選択用ＭＩＳＦＥＴと、（ｂ）前記メモリセ
    ル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的
    に接続されたプラグと、（ｃ）前記プラグ上に形成され
    た酸化シリコン膜と、（ｄ）前記酸化シリコン膜中に形
    成され、前記プラグ表面まで延在する孔であって、孔の
    その深さがその短径の５倍以上である孔と、（ｅ）前記
    孔内に形成された下部電極であって、ＣＶＤ法で形成さ
    れたＲｕ膜の積層膜からなる下部電極と、この下部電極
    の上部に形成された容量絶縁膜と、この容量絶縁膜上部
    に形成された上部電極とからなる情報蓄積用容量素子
    と、を有することを特徴とする半導体集積回路装置。
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