KR100414948B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 하부 전극으로 사용되는 Ru막을 LPCVD 방법을 이용하여 1차로 증착하고 Ar 및 H2혼합 플라즈마 처리를 실시한 후 LPCVD 방법으로 Ru막을 2차로 증착함으로써 Ru막의 표면 거칠기를 개선시켜 Ta205막을 유전체막으로 사용하는 캐패시터의 높은 정전 용량과 낮은 누설 전류를 동시에 확보할 수 있는 반도체 소자의 캐패시터 제조 방법이 제시된다.

Description

반도체 소자의 캐패시터 제조 방법{Method of forming a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 하부 전극으로 사용되는 Ru막을 LPCVD 방법을 이용하여 1차로 증착하고 Ar 및 H2혼합 플라즈마 처리를 실시한 후 LPCVD 방법으로 Ru막을 2차로 증착함으로써 Ru막의 표면 거칠기를 개선시켜 Ta205막을 유전체막으로 사용하는 캐패시터의 높은 정전 용량과 낮은 누설 전류를 동시에 확보할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 기존의 MIS(Metal-Insulator-Silicon) 구조의 Ta205막을 유전체막으로 사용하는 캐패시터의 정전 용량을 확보하기 위해서는 Ta205막의 두께를 낮추는 방법이 있다. 그러나, 이 방법은 누설 전류 증가의 원인이 된다. 이러한 문제를 해결하기 위해서 하부 전극으로 금속층을 도입하여 유효 두께를 낮추어 정전 용량을 확보함과 동시에 누설 전류 특성도 확보하는 방법이 시도되고 있다. 금속층을 하부 전극으로 도입할 경우, 하부 전극의 막질에 따라 누설 전류 특성을 개선시킬수 있다.
예를들어 하부 전극으로 Ru막을 형성하기 위해서는 LPCVD 방법을 사용한다. LPCVD 방법으로 Ru막을 형성할 경우 표면 거칠기(Surface Roughness)가 불량하기 때문에 시드층(Seed Layer)으로 PVD 방법을 이용하여 Ru막을 일부 증착한 후 LPCVD 방법으로 Ru막을 증착하여 표면 거칠기를 개선시키고 있다. 하지만 위 경우는 공정단순화 측면과 스텝커버러지에 큰 영향을 준다.
본 발명의 목적은 Ru막을 하부 전극으로 형성할 때 표면 거칠기를 개선시켜 캐패시터의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 있다.
본 발명에서는 하부 전극으로 사용되는 Ru막을 LPCVD 방법을 이용하여 1차로 증착하고 Ar 및 H2의 혼합 가스 플라즈마 처리를 실시한 후 LPCVD 방법으로 Ru막을 2차로 증착함으로써 Ru막의 표면 거칠기를 개선시켜 Ta205를 유전체막으로 사용하는 캐패시터의 높은 정전 용량과 낮은 누설전류를 동시에 확보한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 절연막
13 : 플러그 14 : 확산 방지막
15 : 산화막 16 : Ru막
16A : 제 1 Ru막 16B : 제 2 Ru막
17 : Ta2O5막 18 : TiN막
본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 소정의 구조가 형성된 반도체 기판 상부에 제 1 Ru막을 증착하는 단계와, Ar 및 H2의 혼합 플라즈마를 여기시켜 상기 제 1 Ru막을 처리하는 단계와, 상기 제 1 Ru막 상부에 제 2 Ru막을 증착하여 2차로 증착된 Ru막을 형성한 후 패터닝하여 하부 전극을 형성하는 단계와, 전체 구조 상부에 Ta2O5막을 형성하는 단계와, 전체 구조 상부에 TiN막을 형성한 후 패터닝하여 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 절연막(12)을 형성한 후 절연막(12)의 소정 영역을 식각하여 반도체 기판(11)의 소정 영역을 노출시키는 콘택홀을 형성한다. 콘택홀 내부에 폴리실리콘 플러그(13)와 확산 방지막(14)으로 Ti/TiN막을 적층시켜 매립한다. 전체 구조 상부에 산화막(15)을 형성한 후 실린더형 캐패시터를 하부의 콘택홀 부분이 노출되도록 식각한다. 전체 구조 상부에 제 1 Ru막(16A)을 LPCVD 방법으로 증착하고 Ar 및 H2의 혼합 플라즈마를 여기시켜 제 1 Ru막(16A)을 처리한다. 이때, 플라즈마를 여기시키기 위한 RF 파워는 10∼1000W로 유지한다. 한편, RF 파워를 인가할 때 서브 히터(sub heater)를 그라운드로 하고, 샤워 헤드를 전극으로 한다. 제 1 Ru막(16A)은 트리스(2,4-옥타네디오나토)루테늄(tris(2,4-octanedionato)ruthenium)을 기상 상태로 만든 후 0.1∼10Torr의 압력을 유지하는 반응로에 유입하여 증착한다. 이때, 반응 가스로는 산소를 5∼1000sccm 정도 유입하여 사용하고, 반응로내의 웨이퍼를 200∼350℃로 가열시킨다.
도 1(b)를 참조하면, 플라즈마 처리된 제 1 Ru막(16A) 상부에 LPCVD 방법으로 제 2 Ru막(16B)을 증착하여 2차로 증착된 Ru막(16)을 형성한다. 제 2 Ru막(16B)도 제 1 Ru막(16A)과 동일한 방법으로 증착한다.
도 1(c)를 참조하면, Ru막(16)을 연마하여 산화막(15)을 노출시킴으로써 하부 전극을 형성한다. 산화막(15)을 제거한 후 전체 구조 상부에 Ta2O5막(17)을 형성한다. Ta2O5막(17)은 탄탈륨 에칠레이트(Ta(OC2H5)5)를 170∼190℃ 정도의 온도를 유지하는 기화기에서 기상 상태로 만든 후 0.1∼1.2Torr의 압력을 유지하는 반응로에 유입하여 형성한다. 이때, 반응 가스로는 산소를 10∼1000sccm 정도 유입하여 사용하고, 반응로내의 웨이퍼를 300∼400℃로 가열시킨다. Ta2O5막(17)을 형성한 후 300∼500℃에서 N2O 플라즈마 또는 UV/O3처리를 실시하고, 500∼700℃의 온도에서 N2가스와 O2가스를 이용하여 급속 열처리 또는 반응로 열처리 공정을 실시한다. 전체 구조 상부에 Ru막 또는 TiN막을 증착한 후 패터닝하여 상부 전극을 형성한다.
상술한 바와 같이 본 발명에 의하면 하부 전극으로 사용되는 Ru막을 LPCVD 방법을 이용하여 1차로 증착하고 Ar 및 H2혼합 플라즈마 처리를 실시한 후 LPCVD 방법으로 Ru막을 2차로 증착함으로써 Ru막의 표면 거칠기를 개선시켜 Ta205막을 유전체막으로 사용하는 캐패시터의 높은 정전 용량과 낮은 누설 전류를 동시에 확보할 수 있다.

Claims (10)

  1. 소정의 구조가 형성된 반도체 기판 상부에 제 1 Ru막을 증착하는 단계와,
    Ar 및 H2의 혼합 플라즈마를 여기시켜 상기 제 1 Ru막을 처리하는 단계와,
    상기 제 1 Ru막 상부에 제 2 Ru막을 증착하여 2차로 증착된 Ru막을 형성한 후 패터닝하여 하부 전극을 형성하는 단계와,
    전체 구조 상부에 Ta2O5막을 형성하는 단계와,
    전체 구조 상부에 TiN막을 형성한 후 패터닝하여 상부 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 Ru막은 트리스(2,4-옥타네디오나토)루테늄을 기상 상태로 만든 후 0.1 내지 10Torr의 압력을 유지하고 웨이퍼를 200 내지 350℃로 가열시키는 반응로에 유입하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 2 항에 있어서, 상기 제 1 Ru막을 형성하기 위한 반응 가스로 산소를 5 내지 1000sccm 유입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 1 항에 있어서, 상기 Ar 및 H2의 혼합 플라즈마는 10 내지 1000W의 RF 파워를 인가하여 여기시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 1 항에 있어서, 상기 제 2 Ru막은 트리스(2,4-옥타네디오나토)루테늄을 기상 상태로 만든 후 0.1 내지 10Torr의 압력을 유지하고 웨이퍼를 200 내지 350℃로 가열시키는 반응로에 유입하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 5 항에 있어서, 상기 제 2 Ru막을 형성하기 위한 반응 가스로 산소를 5 내지 1000sccm 유입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 1 항에 있어서, 상기 Ta2O5막은 탄탈륨 에칠레이트(Ta(OC2H5)5)를 기상 상태로 만든 후 0.1 내지 1.2Torr의 압력을 유지하고 웨이퍼를 300∼400℃로 가열시키는 반응로에 유입하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 7 항에 있어서, 상기 Ta2O5막을 형성하기 위한 반응 가스로 산소를 10 내지 1000sccm 유입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 1 항에 있어서, 상기 Ta2O5막을 형성한 후 300 내지 500℃에서 N2O 플라즈마 또는 UV/O3처리를 실시하고, 500 내지 700℃의 온도에서 N2가스와 O2가스를 이용하여 급속 열처리 또는 반응로 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 1 항에 있어서, 상기 상부 전극으로 사용되는 TiN막 대신에 Ru막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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