KR100440073B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 캐패시터의 저장전극으로 사용되는 루테늄막의 막질 향상 및 캐패시터의 전기적 특성을 향상시키기 위하여, 반도체기판 상부에 저장전극 콘택홀이 구비되는 하부절연층을 형성하고 상기 콘택홀을 매립하는 콘택플러그를 형성한 다음, 상기 콘택플러그에 접속되는 루테늄막으로 저장전극을 형성하되, 상기 루테늄막은 300 ∼ 350 ℃ 의 온도에서 CVD 방법으로 증착하고 상기 루테늄막 표면을 질소가스 분위기에서 RTP 처리한 다음, 상기 루테늄막 표면에 유전체막을 형성하고 상기 유전체막을 어닐링한 다음, 그 상부에 플레이트전극을 형성하는 공정으로 저장전극을 형성하는 루테늄막의 표면 거칠기를 양호하게 하고 산소함유량을 감소시켜 후속 열처리공정에 의한 소자의 특성 열화를 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 엠.아이.엠 ( metal-insulator-metal, MIM ) 구조를 가지며 탄탈륨산화막을 유전체막으로 사용하는 캐패시터의 저장전극을 루테늄 ( Ru )으로 형성하는 경우 루테늄의 막질을 개선하여 상기 캐패시터의 전기적 특성을 향상시키는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 저장전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.
종래기술은 탄탈륨산화막을 유전체막으로 사용하는 저장전극 물질로 RTN 처리된 폴리실리콘을 사용하였다.
최근에는, 반도체소자가 고집적화됨에 따라 안정된 소자 동작을 위해 필요한 캐패시턴스의 용량 변화가 없는 반면 캐패시터의 셀 크기가 줄어들고 있다.
또한, 유효산화막 두께인 30 Å 정도의 폴리실리콘을 저장전극으로 하는 캐패시터 구조는 한계에 도달했다.
이러한 문제를 해결하기 위하여 금속 저장전극을 도입해 유전체막의 두께를 낮추는 방법이 시도되고 있다.
도시되진 않았으나 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상에 하부절연층을 형성한다.
이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀을 형성한다.
이때, 상기 저장전극 콘택홀은 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판을 노출시켜 형성한 것이다.
그 다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성한다.
이때, 상기 저장전극 콘택플러그는 상기 콘택홀을 매립하는 폴리실리콘막/확산방지막의 적층구조로 형성한다.
여기서, 상기 장벽금속층은 Ti/TiN 으로 형성한다.
그 다음, 상기 콘택플러그에 접속되는 저장전극용 금속층인 루테늄막을 전체표면상부에 형성한다.
이때, 상기 루테늄막은 260 ℃ 정도의 온도에서 CVD ( chemical vapor deposition ) 방법으로 증착한다. 여기서, 상기 루테늄막은 표면이 거칠게 형성된다.
그 다음, 질소가스 분위기 하에서 어닐링 ( annealing ) 한다. 이때, 상기 어닐링 공정시 거친 표면이 애그로머레이션 ( agglomeration ) 되어 장벽금속층이 노출되는 현상이 유발된다. 이로인하여, 후속공정으로 형성되는 캐패시터의 전기적 특성이 열화된다.
여기서, 상기 어닐링 공정은 600 ℃ 의 온도에서 60 초 정도 실시한 것이다.
상기 어닐링 공정시 루테늄막에 함유된 산소가 TiN 과의 계면에서 산화되어 상기 TiN 과 루테늄막의 계면에 산화막을 형성함으로써 소자의 전기적 특성을 열화시키고, 심할 경우 루테늄막이 리프팅 ( lifting ) 되는 문제점이 있다.
그 다음, 상기 루테늄막 상부에 탄탈륨산화막을 형성하고 후속공정으로 플레이트전극용 금속층을 형성한다.
이때, 상기 플레이트전극용 금속층은 루테늄막이나 TiN 으로 형성한다.
도 1 은 종래기술에 따라 증착된 저장전극용 루테늄막의 사진을 도시한 것으로서, 알.엠.에스. ( RMS : root mean square ) 가 4.2 ㎚ 임을 도시한다.
도 2 는 루테늄막의 스퍼터 시간에 따른 원자 농도를 도시한 그래프도로서, 260 ℃ 정도의 온도에서 증착할 경우의 AFM 및 XPS 데이터를 도시한 것이다.
상기 도 2 는 증착되는 루테늄막에 산소가 다량 함유되었음을 도시한다.
도 3a 및 도 3b 는 260 ℃ 정도의 온도에서 증착된 루테늄막의 평면 및 단면 SEM 사진을 도시한다.
이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 루테늄막의 형성공정시 루테늄막 내에 함유되는 산소로 인한 소자의 특성 열화가 발생되는 문제점이 있다. 그리고, 260 ℃ 정도의 온도에서 증착된 루테늄막의 막질이 나빠 후속 어닐링 공정시 애그로머레이션 현상이 유발됨으로써 장벽금속층을 노출시켜 소자의 전기적 특성을 열화시키는 문제점이 있다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 종래보다 고온에서 증착하여 막질이 향상된 루테늄막으로 캐패시터의 특성을 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적을 갖는 발명이다.
도 1 은 종래기술에 따라 형성된 루테늄막의 막질 상태를 도시한 사진.
도 2 는 종래기술에 따른 루테늄막의 증착공정시 스퍼터 시간에 따른 원자의 농도를 도시한 그래프도.
도 3a 및 도 3b 는 종래기술에 따른 루테늄막의 평면 및 단면 SEM 사진.
도 4a 내지 도 4g 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 5a 및 도 5b 는 본 발명에 따라 형성된 루테늄막의 막질 상태를 도시한 사진과 루테늄막의 증착공정시 스퍼터 시간에 따른 원자의 농도를 도시한 그래프도.
도 6a 및 도 6b 는 상기 도 5a 및 도 5b 의 상태에서 열처리 공정을 실시한 후의 사진과 그래프도.
도 7a 및 도 7b 는 본 발명에 따라 형성된 루테늄막의 SEM 사진.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 하부절연층
15 : 콘택홀 16 : 폴리실리콘막
17 : Ti 막 19 : TiN 막
21 : 희생절연막 23 : 제1루테늄막
25 : 저장전극 27 : 탄탈륨산화막
29 : 플레이트전극
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
반도체기판 상부에 저장전극 콘택홀이 구비되는 하부절연층을 형성하는 공정과,
상기 콘택홀을 매립하는 콘택플러그를 형성하는 공정과,
상기 콘택플러그에 접속되는 루테늄막으로 저장전극을 형성하되, 상기 루테늄막은 300 ∼ 350 ℃ 의 온도에서 CVD 방법으로 증착하는 공정과,
상기 루테늄막 표면을 질소가스 분위기에서 10 ∼ 300 초동안 RTP 처리하는 공정과,
상기 루테늄막 표면에 유전체막을 형성하는 공정과,
상기 유전체막을 어닐링하고 그 상부에 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
한편, 본 발명의 원리는,
300 ∼ 350 ℃ 의 높은 온도에서 루테늄막을 증착하여 RMS를 감소시킴으로써 후속 어닐리 공정에 의한 애그노머레이션 현상의 유발을 방지하여 루테늄막의 막질을 향상시키는 동시에,
상기 루테늄막 내에 산소 함유량을 최소화시켜 후속 어닐링 공정시 루테늄막과 장벽금속층 간의 계면에 산화막이 형성되는 현상을 억제함으로써 캐패시터의 특성을 향상시키는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 4a 내지 도 4g 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 실리더형 캐패시터를 예로 들어 형성한 것이다.
도 4a를 참조하면, 반도체기판(11) 상부에 하부절연층(13)을 형성한다.
이때, 상기 하부절연층(13)은, 소자분리막(도시안됨), 워드라인(도시안됨)및 비트라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층(13)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 반도체기판(11)의 예정된 부분을 노출시키는 저장전극 콘택홀(15)을 형성한다.
이때, 상기 저장전극 콘택홀(15)은 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(13)을 식각하여 형성한 것이다.
그리고, 상기 콘택홀(15)를 매립하는 콘택플러그를 형성한다.
이때, 상기 콘택플러그는 폴리실리콘막(16), Ti (17) 및 TiN(19)의 적층구조로 형성된다. 상기 적층구조는 상기 콘택홀(15) 매립하는 폴리실리콘막(16)을 전체표면상부에 형성하고 이를 평탄화식각하되, 과도식각하여 상기 콘택홀(16)의 상측 일부가 식각되도록 형성한 다음, Ti/TiN(17,19)을 증착하고 평탄화식각하여 형성한 것이다. 여기서, 상기 평탄화식각공정은 평탄화식각되는 피식각층(16,17,19)과 하부절연층(13)의 식각선택비 차이를 이용하여 실시한다.
여기서, 상기 TiN (19)은 장벽금속층이다.
도 4b 및 도 4c 를 참조하면, 전체표면상부에 희생절연막(21)을 형성한다.
그리고, 상기 희생절연막(21)을 저장전극마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 상기 콘택플러그(16,17,19)를 노출시키는 저장전극 영역을 정의한다.
도 4d를 참조하면, 상기 콘택플러그에 접속되는 제1루테늄막(23)을 전체표면상부에 일정두께 형성한다.
이때, 상기 제1루테늄막(23)은 CVD 방법으로 형성한다.
그리고, 상기 CVD 방법은 기상상태의 Tris(2,4-octanedionato) 루테늄을 소오스로 하여 0.2 ∼ 1.0 ㏄/분 만큼 유지하며, 웨이퍼 온도를 300 ∼ 400 ℃, 반응로의 압력을 2 mtorr ∼ 10 torr, NH3 가스를 100 ∼ 1000 sccm, O2 가스를 10 ∼ 50 sccm, Ar 가스를 100 ∼ 1000 sccm을 조건으로 하여, 상기 제1루테늄막(23)을 100 ∼ 500 Å 두께로 형성한 것이다.
여기서, 상기 NH3 가스의 사용은 루테늄막 내에 함유되는 산소를 제거하기 위한 것이다.
도 4e를 참조하면, 상기 제1루테늄막(23)을 에치백하거나, 상기 저장전극 영역을 매립한 다음 CMP 하는 공정으로 상기 저장전극 영역의 저부 및 측벽에만상기 제1루테늄막(23)을 남긴다.
그 다음, 상기 희생절연막(21)을 제거하여 상기 콘택플러그에 접속되는 실리더형 저장전극(25)을 형성한다.
이때, 상기 희생절연막(21)은 하부절연층(13) 및 제1루테늄막(23)과의 식각선택비 차이를 이용하여 제거한다.
그 다음, 상기 저장전극(25)을 RTP 처리한다. 이때, 상기 RTP 처리공정은 저장전극(25)을 이루는 제1루테늄막(23)의 표면 거칠기를 개선하기 위한 것이다.
여기서, 상기 RTP 처리공정은 N2 또는 Ar 그리고 NH3 가스의 양을 10 sccm ∼ 10 slm 으로 하고, 반응로의 온도를 600 ∼ 1000 ℃ 로 하며 처리시간은 10 ∼300 초로 한다.
도 4f를 참조하면, 캐패시터의 유전체막으로 사용하는 탄탈륨산화막(27)을 상기 저장전극(27) 표면에 형성한다.
상기 탄탈륨산화막(27) 형성공정은 탄탈륨 에칠레이트 ( TA(OC2H5)5 )를 170 ∼ 190 ℃ 온도의 기화기에서 기상상태로 만들어 이를 소오스로 사용하고, 반응가스인 O2 가스를 10 ∼ 1000 sccm 으로 사용하고, 반응로 내의 압력을 0.1 ∼ 2.0 torr 로 유지하고, 웨이퍼 온도를 300 ∼ 400 ℃ 로 하여 실시한다.
이때, 상기 탄탈륨 산화막(27) 대신 BST, PZT, SBT, BLT 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성할 수도 있다.
그 다음, 상기 탄탈륨산화막(27)을 플라즈마처리한다.
이때, 상기 플라즈마처리공정은 300 ∼ 500 ℃ 의 온도에서 질소가스와 산소가스 플라즈마를 이용하여 실시한다. 여기서, 상기 플라즈마처리공정 대신 O2, N2O, O3 가스 플라즈마 처리와 UV/O3 처리할 수도 있다.
그 다음, 질소가스 분위기를 갖는 500 ∼ 700 ℃ 의 퍼니스에서 어닐링하거나 RTP 어닐링한다.
도 4g를 참조하면, 상기 탄탈륨산화막(27) 상부에 플레이트전극(29)을 형성한다.
이때, 상기 플레이트전극(29)은 TiN 이나 제2루테늄막으로 형성한다.
도 5a 는 본 발명에 의한 루테늄막 증착공정으로 형성된 루테늄막의 RMS를 도시하고, 도 5b 는 300 ∼ 350 ℃ 온도에서 루테늄막의 스퍼터 시간에 따른 원자농도를 도시한 그래프도로서, RMS 가 1.505 ㎚ 이고 산소함유량이 적게 나타남을 도시한 것이다. 도 5b는 260℃에서 증착한 후, 후속 열공정이 없다는 뜻으로 Ru 증착만 형성한 것이다.
도 6a 는 루테늄막의 증착공정 다음의 RTP 공정후 RMS 가 1.51 ㎚ 임을 도시하고, 도 6b 는 상기 RTP 공정을 600 ℃에서 60 초 동안 실시한 후의 원자 농도를 도시한다.
도 7a 및 도 7b 는 본 발명에 따른 루테늄막의 막질 구조를 도시한 샘 ( SEM ) 사진을 도시한다.
상기 도 7a 는 320℃에서 증착한 루테늄막을 도시하고, 도 7b는 320℃에서 증착하고 600 ℃ 의 N2 분위기에서 60 초 동안 RTP 어닐링 ( anneal ) 한 루테늄막을 도시한 것으로서, 어닐링 전,후에 Ru 박막이 뭉치거나, 갈라지는 현상이 없음을 도시한 것이다.
본 발명의 다른 실시예는 캐패시터를 스택구조 또는 또다른 삼차원적 구조로 형성하는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 종래보다 높은 증착 온도에서 루테늄막을 형성하여 표면 거칠기를 개선하고 후속 어닐링 공정시 애그로머레이션에 의해 장벽금속층이 노출되는 현상을 방지하여 소자의 전기적 특성 열화를 방지할 수 있는 효과를 제공한다.

Claims (16)

  1. 반도체기판 상부에 저장전극 콘택홀이 구비되는 하부절연층을 형성하는 공정과,
    상기 콘택홀을 매립하는 콘택플러그를 형성하는 공정과,
    상기 콘택플러그에 접속되는 루테늄막으로 저장전극을 형성하되, 상기 루테늄막은 300 ∼ 350 ℃ 의 온도에서 CVD 방법으로 증착하는 공정과,
    상기 루테늄막 표면을 질소가스 분위기에서 10 ∼ 300 초동안 RTP 처리하는 공정과,
    상기 루테늄막 표면에 유전체막을 형성하는 공정과,
    상기 유전체막을 어닐링하고 그 상부에 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 콘택플러그는 폴리실리콘막, Ti 및 TiN 의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 루테늄막은 기상상태의 Tris(2,4-octanedionato) 루테늄을 소오스로 하여 0.2 ∼ 1.0 ㏄/분 만큼 유지하며 CVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 루테늄막은 웨이퍼 온도를 300 ∼ 400 ℃, 반응로의 압력을 2 mtorr ∼ 10 torr, NH3 가스를 100 ∼ 1000 sccm, O2 가스를 10 ∼ 50 sccm, Ar 가스를 100 ∼ 1000 sccm을 조건으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 루테늄막은 100 ∼ 500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 RTP 처리공정은 N2, NH3 가스의 양을 10 sccm ∼ 10 slm 으로 하고, 반응로의 온도를 600 ∼ 1000 ℃ 로 하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 RTP 처리공정은 Ar, NH3 가스의 양을 10 sccm ∼ 10 slm 으로 하고, 반응로의 온도를 600 ∼ 1000 ℃ 로 하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 유전체막은 탄탈륨산화막, BST, PZT, SBT, BLT 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 제 8 항에 있어서,
    상기 탄탈륨산화막은 탄탈륨 에칠레이트 ( TA(OC2H5)5 )를 170 ∼ 190 ℃ 온도의 기화기에서 기상상태로 만들어 소오스로 사용하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 제 8 항에 있어서,
    상기 탄탈륨산화막은 반응가스인 O2 가스 유량을 10 ∼ 1000 sccm 으로 하고, 반응로 내의 압력을 0.1 ∼ 2.0 torr 로 하며, 웨이퍼 온도를 300 ∼ 400 ℃ 로 하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 제 1 항에 있어서,
    상기 유전체막의 어닐링공정은 플라즈마 처리공정, 퍼니스 처리공정 및 RTP 공정중 임의로 선택된 한가지로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  12. 제 11 항에 있어서,
    상기 플라즈마처리공정은 300 ∼ 500 ℃ 의 온도에서 질소가스와 산소가스 플라즈마를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  13. 제 11 항에 있어서,
    상기 플라즈마처리공정은 O2, N2O, O3 가스 플라즈마 처리공정과 UV/O3 처리공정으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  14. 제 11 항에 있어서,
    상기 퍼니스 처리공정이나 RTP 처리공정은 질소가스 분위기를 갖는 500 ∼ 700 ℃ 온도에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  15. 제 1 항에 있어서,
    상기 플레이트전극은 TiN 이나 루테늄막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  16. 제 1 항에 있어서,
    상기 저장전극은 스택구조로 형성하거나 별도의 추가공정을 이용하여 삼차원구조로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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