CN102543704B - 栅极氧化层的形成方法 - Google Patents

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Abstract

本发明提供一种栅极氧化层的形成方法，包括：提供衬底，通过热氧化工艺，在所述衬底上形成栅极氧化层，其中，所述热氧化工艺的反应气体至少包含有氧化亚氮。本发明通过热氧化工艺，在至少包含有氧化亚氮的气体中通过氧化工艺生成栅极氧化层，使得所述栅极氧化层中具有微量或痕量的氮元素，所述氮元素可以阻止后续注入的掺杂离子扩散到栅极氧化层内，避免扩散至栅极氧化层内的掺杂离子对栅极氧化层造成损伤，使得所述栅极氧化层具有良好的薄膜特性，改善栅极氧化层的漏电现象，提高半导体器件的电学性能。

Description

栅极氧化层的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种栅极氧化层的形成方法。
背景技术
集成电路尤其是超大规模集成电路中的主要器件是金属氧化物半导体(Metal Oxide Semiconductor，简称MOS)。集成电路自发明以来，其在性能和功能上的进步是突飞猛进的，并且MOS器件的几何尺寸一直在不断缩小，目前其特征尺寸已经进入纳米尺度。
如图1所示为MOS晶体管结构示意图，所述MOS晶体管包括衬底010，位于所述衬底010上的栅极结构，所述栅极结构包括位于衬底010上的栅极氧化层020及栅极021；位于所述栅极结构两侧衬底010内的源区/漏区031。具体地，公开号为CN101079376A的中国专利申请中提供一种所述栅极结构的形成方法。
其中，栅极氧化层020位于衬底010和栅极021间，当器件尺寸缩小时，栅极氧化层020的厚度同时相应地变薄。然而，当厚度缩减到达某一程度时，栅极氧化层020因太薄而无法提供栅极021导电材料与位于其下方的衬底010足够的电学绝缘。更重要是，较薄的栅极氧化层020易于让后续注入的掺杂离子扩散到栅极氧化层020内，对栅极氧化层020造成损伤，造成栅极氧化层020的漏电现象，进而降低半导体器件的电学性能。所以提高栅极氧化层质量，改善栅极氧化层的漏电现象至关重要。
发明内容
本发明解决的问题是提供一种栅极氧化层的形成方法，提高栅极氧化层质量，改善栅极氧化层的漏电现象，提高半导体器件的电学性能。
为解决上述问题，本发明提供一种栅极氧化层的形成方法，包括：
提供衬底，采用热氧化工艺在所述衬底上形成栅极氧化层，其中，所述热氧化工艺的反应气体至少包含有氧化亚氮。
可选的，所述氧化亚氮的流量范围为1slm～20slm。
可选的，所述热氧化工艺的反应气体为氧化亚氮。
可选的，所述热氧化工艺的反应气体为氧化亚氮和氧气。
可选的，所述热氧化工艺的反应气体为氧化亚氮、氧气和惰性气体。
可选的，所述栅极氧化层的厚度范围为8埃～40埃。
可选的，所述热氧化工艺为快速热氧化。
可选的，所述热氧化工艺的温度范围为700～1100℃，腔室压力5～780托，反应时间约为5～60秒。
可选的，还包括对部分所述栅极氧化层进行氮化。
可选的，所述氮化为等离子体氮化或者热处理氮化。
可选的，所述热处理氮化的气体为一氧化氮或者氨气。
可选的，对所述栅极氧化层进行氮化后，还包括对所述栅极氧化层进行退火。
可选的，所述退火温度为900～1100℃。
与现有技术相比，上述方案具有以下优点：本发明通过热氧化工艺，在至少包含有氧化亚氮的气体中氧化生成栅极氧化层，使得所述栅极氧化层中具有微量或痕量的氮元素，所述氮元素可以阻止后续注入的掺杂离子扩散到栅极氧化层内，避免对栅极氧化层造成损伤，使得所述栅极氧化层具有良好的薄膜特性，改善栅极氧化层的漏电现象，提高半导体器件的电学性能。
附图说明
图1为现有技术半导体器件形成方法结构示意图。
图2为本发明一个实施例的栅极氧化层形成方法流程示意图。
图3至图8为本发明一个实施例的栅极氧化层形成方法结构示意图。
如图9为本发明和现有技术形成的NMOS晶体管的栅极氧化层的电性厚度和漏电流分布对比示意图。
如图10为本发明和现有技术形成的PMOS晶体管的栅极氧化层的电性厚度和漏电流分布对比示意图。
具体实施方式
栅极氧化层位于衬底和栅极结构间，当器件尺寸缩小时，栅极氧化层的厚度同时相应地变薄。然而，当厚度缩减到达某一程度时，栅极氧化层因太薄而无法提供栅极导电材料与位于其下方的半导体衬底足够的电学绝缘。更重要是，较薄的栅极氧化层易于让注入的掺杂离子扩散到栅极氧化层内，对栅极氧化层造成损伤。
针对上述发现，为提高栅极氧化层的薄膜特性，以改善后续的离子工艺对栅极氧化层的破坏现象，并降低栅极氧化层的漏电现象，发明人提供一种栅极氧化层的形成方法，包括：提供衬底，采用热氧化工艺在所述衬底上形成栅极氧化层，其中，所述热氧化工艺的反应气体至少包含有氧化亚氮。
下面以栅极的形成方法为实施例，对本发明栅极氧化层的形成方法进行说明。如图2所示，为本发明一个实施例的栅极的形成方法，包括：
步骤S1，提供衬底，对所述衬底离子注入形成N型阱或P型阱，并对所述衬底进行预清洗；
步骤S2，通过热氧化工艺，在所述衬底上形成栅极氧化层，所述热氧化工艺的反应气体至少包含有氧化亚氮；
步骤S3，对位于所述衬底上的栅极氧化层进行氮化；
步骤S4，对所述栅极氧化层进行退火；
步骤S5，在所述栅极氧化层上形成多晶硅层；
步骤S6，图案化刻蚀位于衬底上的多晶硅层和栅极氧化层，以形成栅极。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
图3至图8为本发明一个实施例的栅极氧化层的形成方法结构示意图。
如图3所示，首先提供衬底200，所述衬底200为N型衬底或P型衬底，本实施例中，所述衬底为N型衬底。对所述衬底200进行离子注入工艺，在所述衬底200内形成N型阱或P型阱(未图示)，通过浅沟道隔离制程(STI)形成沟道(未图示)并填充隔离介质210隔离出有源区。
接着，采用稀释的氢氟酸(HF)溶液对衬底200进行预清洗，除掉衬底200表面的污染物和氧化层。
如图4所示，通过热氧化工艺，在所述衬底200上形成栅极氧化层220，所述热氧化环境300至少包含有氧化亚氮。所述氧化亚氮的流量为1slm～20slm。
所述热氧化工艺可以为蒸汽原位生成(situ stream-generated，ISSG)或者是快速热氧化工艺(RTO)，所述栅极氧化层220的厚度为8～40埃。
本实施例中，所述热氧化工艺为快速热氧化工艺(RTO)。在RTO腔室内，利用照射器快速加热并干燥衬底200表面，以在氧气环境下形成栅极氧化层220。所述热氧化环境至少包含有氧化亚氮。
所述热氧化环境的温度范围为700～1100℃，腔室压力为5～780托，反应时间约为5～60秒。本实施例中，所述热氧化工艺的反应气体为氧化亚氮，所述氧化亚氮的流量为10slm，所述热氧化工艺的温度为800℃，腔室压力为50托，反应时间为30秒。
作为其他实施例，所述热氧化工艺的反应气体还可以为氧化亚氮和氧气的混合气体，或者是氧化亚氮、氧气和惰性气体的混合气体。
通过反应气体中的氧化亚氮对衬底200进行氧化，在所述衬底200上形成氧化硅作为栅极氧化层220，且所述栅极氧化层220上形成有微量或痕量的氮元素，所述氮元素可以阻止后续注入的掺杂离子扩散到栅极氧化层220内，对栅极氧化层220造成损伤，使得所述栅极氧化层220具有良好的薄膜特性，减小栅极氧化层220的漏电现象，降低栅极氧化层220的漏电流值。
作为其他实施例，所述衬底200的快速热氧化反应也可以利用湿法制程进行，如蒸汽原位生成(situ stream-generated，ISSG)，并伴随有例如总流速为1～20slm的含氧化亚氮的反应气体，所述反应气体可以为氧化亚氮、或者氧化亚氮和氧气的混合气体，或者是氧化亚氮和惰性气体的混合气体。本实施例中，所述热氧化环境的温度范围为700～1100℃，腔室压力为5～780托，反应时间约为5～60秒。
如图5所示，在氮化环境310中，对位于衬底200上的栅极氧化层220进行氮化，在所述栅极氧化层220内形成氮氧化硅。所述氮化为等离子体氮化或者热处理氮化。
与具有相同厚度但没有氮氧化硅的栅极氧化层220比较，具有氮氧化硅的栅极氧化层220具有较大的电学绝缘能力。此外，氮氧化硅也具有阻止掺杂离子扩散到栅极氧化层220的能力。
所述氮化工艺可以通过去耦合等离子体氮化(decoupled plasmanitridation，DPN)工艺完成，利用DPN工艺所形成的氮氧化硅可作为掺杂离子的阻障，因此在离子注入后的热处理步骤中，氮氧化硅将阻挡掺杂离子扩散至栅极氧化层220中。所述氮氧化硅可保持栅极氧化层220的电学绝缘特性以及防止电学效能降低的问题。尤其地，当工艺技术推进到60纳米以下技术门槛后，DPN工艺已成为制作半导体元件不可或缺的工艺技术。
所述氮化工艺还可以为热处理氮化，以对所述栅极氧化层进行氮化，所述热处理氮化的气体为一氧化氮或者氨气。
如图6所示，在退火环境320中，对衬底200进行退火，退火的目的是消除膜层内部，包括栅极氧化层220的缺陷和内应力，减小电阻率。其原理是薄膜内的原子会在热作用下进行重新分布而使得缺陷消失。本实施例中，所述退火温度为900～1100℃。
作为较佳实施例，氮化工艺与退火工艺在原位(in situ)机台的连续两个反应室中进行。这样可以节省将半导体器件从只能进行氮化工艺的设备传送到只能进行退火艺的设备的传送间隔时间。因此原位机台退火可提高产量，并满足在氮化工艺后与下一个工艺(如多晶硅沉积)间的等待时间的限制。
如图7所示，在所述氮化后的栅极氧化层220上形成多晶硅层240，所述多晶硅240形成方法可以为化学气相沉积法。
如图8所示，对所述栅极氧化层220及多晶硅层240图案化，并依次刻蚀所述所述栅极氧化层220及多晶硅层240，形成栅极。具体地，在所述多晶硅层240上形成图案化的光刻胶层(未图示)，以所述光刻胶层为掩膜，依次刻蚀所述所述栅极氧化层220及多晶硅层240，形成栅极。
本发明通过热氧化工艺，在至少包含有氧化亚氮的气体中氧化生成栅极氧化层220，使得所述栅极氧化层220中具有微量或痕量的氮元素，所述氮元素可以阻止后续掺杂的离子，如源漏区的掺杂离子扩散到栅极氧化层220内，对栅极氧化层220造成损伤，使得所述栅极氧化层220具有良好的薄膜特性，改善栅极氧化层220的漏电现象，提高半导体器件的电学性能。
为了进一步说明本发明技术方案的效果，发明人将本发明形成的半导体器件与现有技术形成的半导体器件的相关性能进行比较，具体如下表所示：
Figure BDA0000042551590000071
参考上表，本发明工艺包括：首先在至少含有氧化亚氮的热氧化工艺中形成栅极氧化层，再通过对所述栅极氧化层进行氮化形成氮氧化硅，最后在氮氧化硅上形成多晶硅层，并对所述多晶硅层、氮氧化硅层及栅极氧化层进行刻蚀，以形成栅极。而现有技术是指首先通过含有氧气的热氧化工艺形成栅极氧化层，再通过对所述栅极氧化层进行氮化形成氮氧化硅，最后在氮氧化硅层上形成多晶硅层。
具体地，第一列为所述氮氧化硅中的掺杂的氮元素浓度，第二列为所述氮离子浓度的分布均匀度；第三列为栅极氧化层的厚度，其中T为现有技术形成的栅极氧化层的厚度；第四列为形成有所述栅极氧化层的晶圆厚度的均匀度。
由上表可以发现，通过本发明形成的半导体器件上述性能与现有技术相比均有少许提高或者改良，但是变化比例较小，基本不会对半导体器件的性能造成较大的影响。
进一步地，发明人还比较本发明和现有技术形成半导体器件的栅极氧化层的电性厚度和漏电流性能。如图9所示为NMOS晶体管的栅极氧化层的电性厚度和漏电流分布示意图，如图10所示为PMOS晶体管的栅极氧化层和漏电流分布图示意图。其中横坐标表示的是栅极氧化层的电性厚度，纵坐标为对应的半导体器件的漏电流值。现有技术共采用了3个参考工艺，分别为参考1、参考2及参考3。如图9所示的现有技术和本发明的数据均在同一个参考坐标系下获得；同样地，如图10所示的现有技术和本发明的数据均在同一个参考坐标系下获得。
具体地，提供图1所示的MOS晶体管结构，所述MOS晶体管包括衬底010，位于所述衬底010上的栅极结构，所述栅极结构包括位于衬底010上的栅极氧化层020及栅极021；位于所述栅极结构两侧衬底010内的源区/漏区031。
对源区、漏区和栅极021分别施加工作电压，使栅极氧化层020下方衬底010内的沟道区形成有与衬底010掺杂离子类型相反的沟道电流，即所述MOS晶体管处于反转状态，所述栅极021、栅极氧化层020和衬底010形成一个栅极氧化层电容，通过测量所述栅极氧化层电容的数值，可以获得栅极氧化层020对应的电学厚度。对应地，所述栅极氧化层020的电学厚度越小，其对应的栅极氧化层的电容越大，MOS晶体管性能更好，但是较薄的栅极氧化层容易导致隧穿效应，破坏栅极氧化层的绝缘性能。
综合图9和图10可以发现，对于相等的电学厚度的栅极氧化层，本发明方法形成的栅极氧化层的漏电流比现有技术的漏电流值更低；同样地，对于相等的漏电流值，其对应的栅极氧化层的电学厚度越小，即通过本发明形成的栅极氧化层，可以使得栅极氧化层的电学厚度和漏电流数值两者均得到优化。
由上述比较可以发现，本发明通过热氧化工艺，在至少包含有氧化亚氮的气体中氧化生成栅极氧化层，使得所述栅极氧化层中具有微量或痕量的氮元素，所述氮元素可以阻止后续注入的掺杂离子扩散到栅极氧化层内，对栅极氧化层造成损伤，使得所述栅极氧化层具有良好的薄膜特性，改善栅极氧化层的漏电现象，提高半导体器件的电学性能。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种栅极氧化层的形成方法，其特征在于，
提供衬底，采用热氧化工艺在所述衬底上形成栅极氧化层，其中，所述热氧化工艺的反应气体至少包含有氧化亚氮；
热氧化工艺的温度是700度-800度；
所述栅极氧化层的厚度范围为8埃～40埃。
2.根据权利要求1所述栅极氧化层的形成方法，其特征在于，所述氧化亚氮的流量范围为1slm～20slm。
3.根据权利要求2所述栅极氧化层的形成方法，其特征在于，所述热氧化工艺的反应气体为氧化亚氮。
4.根据权利要求2所述栅极氧化层的形成方法，其特征在于，所述热氧化工艺的反应气体为氧化亚氮和氧气。
5.根据权利要求2所述栅极氧化层的形成方法，其特征在于，所述热氧化工艺的反应气体为氧化亚氮、氧气和惰性气体。
6.根据权利要求1所述栅极氧化层的形成方法，其特征在于，所述热氧化工艺为快速热氧化。
7.根据权利要求1所述栅极氧化层的形成方法，其特征在于，所述热氧化工艺的腔室压力5～780托，反应时间约为5～60秒。
8.根据权利要求1所述栅极氧化层的形成方法，其特征在于，还包括对部分所述栅极氧化层进行氮化。
9.根据权利要求8所述栅极氧化层的形成方法，其特征在于，所述氮化为等离子体氮化或者热处理氮化。
10.根据权利要求9所述栅极氧化层的形成方法，其特征在于，所述热处理氮化的气体为一氧化氮或者氨气。
11.根据权利要求8所述栅极氧化层的形成方法，其特征在于，对所述栅极氧化层进行氮化后，还包括对所述栅极氧化层进行退火。
12.根据权利要求11所述栅极氧化层的形成方法，其特征在于，所述退火温度为900～1100℃。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448742B (zh) * 2015-12-30 2019-02-26 东莞市义仁汽车租赁有限公司 一种碳化硅材料上制备栅介质的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803330B2 (en) * 2001-10-12 2004-10-12 Cypress Semiconductor Corporation Method for growing ultra thin nitrided oxide
US6943078B1 (en) * 2000-08-31 2005-09-13 Micron Technology, Inc. Method and structure for reducing leakage current in capacitors
US7183143B2 (en) * 2003-10-27 2007-02-27 Macronix International Co., Ltd. Method for forming nitrided tunnel oxide layer
CN101266929A (zh) * 2007-03-16 2008-09-17 日产自动车株式会社 碳化硅半导体装置的制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6610354B2 (en) * 2001-06-18 2003-08-26 Applied Materials, Inc. Plasma display panel with a low k dielectric layer
KR100440073B1 (ko) * 2001-12-10 2004-07-14 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US7517814B2 (en) * 2005-03-30 2009-04-14 Tokyo Electron, Ltd. Method and system for forming an oxynitride layer by performing oxidation and nitridation concurrently

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943078B1 (en) * 2000-08-31 2005-09-13 Micron Technology, Inc. Method and structure for reducing leakage current in capacitors
US6803330B2 (en) * 2001-10-12 2004-10-12 Cypress Semiconductor Corporation Method for growing ultra thin nitrided oxide
US7183143B2 (en) * 2003-10-27 2007-02-27 Macronix International Co., Ltd. Method for forming nitrided tunnel oxide layer
CN101266929A (zh) * 2007-03-16 2008-09-17 日产自动车株式会社 碳化硅半导体装置的制造方法

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