CN102468162B - Nmos晶体管的制作方法 - Google Patents

Nmos晶体管的制作方法 Download PDF

Info

Publication number
CN102468162B
CN102468162B CN201010532046.XA CN201010532046A CN102468162B CN 102468162 B CN102468162 B CN 102468162B CN 201010532046 A CN201010532046 A CN 201010532046A CN 102468162 B CN102468162 B CN 102468162B
Authority
CN
China
Prior art keywords
nmos pass
pass transistor
implantation
manufacture method
drain region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201010532046.XA
Other languages
English (en)
Other versions
CN102468162A (zh
Inventor
谢欣云
陈志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Beijing Corp
Priority to CN201010532046.XA priority Critical patent/CN102468162B/zh
Publication of CN102468162A publication Critical patent/CN102468162A/zh
Application granted granted Critical
Publication of CN102468162B publication Critical patent/CN102468162B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

一种NMOS场效应晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构，栅极结构两侧的半导体衬底包括非晶化注入区；在所述非晶化注入区形成NMOS晶体管的源/漏区，其中形成源/漏区包括对所述非晶化注入区进行氮离子注入；在所述NMOS晶体管上沉积应力层；对所述NMOS晶体管的源/漏区进行热处理，激活源/漏区的掺杂离子；去除所述NMOS晶体管上的应力层。本发明通过对NMOS晶体管源/漏区的氮离子注入和对NMOS晶体管的热处理，改善了工艺节点小于45nm的NMOS晶体管沟道宽度变窄时，阈值电压滚降的现象。

Description

NMOS晶体管的制作方法
技术领域
本发明涉及半导体技术领域，特别涉及一种NMOS晶体管及其制作方法。
背景技术
N型金属-半导体-氧化物场效应晶体管(NMOSFET)，是集成电路中最常见的元件之一，而饱和电流值是衡量NMOSFET性能的重要指标，饱和电流值越高表明NMOSFET的电流驱动性能越好。
在现有的技术中，通过在NMOSFET器件上沉积应力层来提高导电沟道载流子的迁移率，进而可以有效的提高晶体管饱和电流值。然而，随着半导体器件向高密度和小尺寸发展，特别是对于工艺节点在45nm以下的NMOS晶体管(窄器件)，就会出现窄宽度效应(narrow width effect)变差的现象，即随着NMOS晶体管沟道宽度变小，器件的阈值电压滚降。
阈值电压Vt是NMOS晶体管的一个重要的电参数，也是制造工艺中重要的控制参数。一个NMOS晶体管的阈值电压的稳定性是评价其性能好坏的重要指标，阈值电压随物理条件的变化而产生的漂移越小，则NMOS晶体管的性能越可靠。显然，上述通过在NMOSFET器件上沉积应力层来提高饱和电流的方法仍然存在有不便与缺陷。
在公开号为CN 1992343A的中国专利申请中还可以发现更多关于现有技术的信息。
因此，随着工艺节点的降低，在增加NMOS晶体管中的载流子的迁移率同时降低NMOS晶体管的窄宽度效应变差趋势，对增强NMOS晶体管性能是十分重要的。
发明内容
本发明解决的问题是提供一种NMOS晶体管的制作方法，所述方法制作的NMOS晶体管载流子的迁移率高，且能够改善工艺节点在45nm以下的NMOS晶体管阈值电压随沟道宽度变窄而滚降的趋势。
为解决上述问题，本发明提供一种NMOS晶体管的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有栅极结构，栅极结构两侧的半导体衬底包括非晶化注入区；
在所述非晶化注入区形成NMOS晶体管的源/漏区，其中形成源/漏区包括对所述非晶化注入区进行氮离子注入；
在所述NMOS晶体管上沉积应力层；
对所述NMOS晶体管的源/漏区进行热处理，激活源/漏区的掺杂离子；
去除所述NMOS晶体管上的应力层。
可选的，所述非晶化注入区采用离子注入的方法形成。
可选的，所述非晶化注入区离子注入的掺杂离子为锗或砷中任意一种或几种的组合，离子注入的能量范围为10KeV至20KeV，剂量范围为1E14/cm-2至1E15/cm2。
可选的，在所述非晶化注入区依次进行轻掺杂离子注入、氮离子注入和重掺杂离子注入，形成NMOS晶体管的源/漏区。
可选的，在所述非晶化注入区依次进行氮离子注入、轻掺杂离子注入和重掺杂离子注入，形成NMOS晶体管的源/漏区。
可选的，在所述非晶化注入区依次进行轻掺杂离子注入、重掺杂离子注入和氮离子注入，形成NMOS晶体管的源/漏区。
可选的，所述氮离子注入的能量范围为3KeV至20KeV，剂量范围为1E14/cm2至3E15/cm2。
可选的，所述在NMOS晶体管上沉积应力层采用化学气相沉积的方法。
可选的，所述应力层为氮化硅或氮化硅层，所述应力层的厚度范围为250埃至500埃。
可选的，采用热处理的方法实现对半导体衬底的掺杂离子激活，该热处理为快速热退火。
可选的，所述快速热退火的温度峰值范围为900℃至1070℃，退火时间为5秒至60秒，所述退火的气体为氮气。
可选的，采用干法刻蚀或湿法腐蚀或两种方法结合去除NMOS晶体管上的应力层。
与现有技术相比，本发明具有以下优点：
本发明通过在形成源/漏区时进行氮离子注入，并利用热处理激活这些掺杂离子来提高窄器件寄生MOS的阈值电压，进而提高整个NMOS晶体管的阈值电压，改善了工艺节点在45nm以下的NMOS晶体管阈值电压随其沟道宽度变窄而滚降的现象。
附图说明
图1是本发明中NMOS晶体管制造方法流程示意图。
图2～图7是本发明的NMOS晶体管制作方法剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有制作NMOS晶体管技术通过在NMOS晶体管上沉积应力层来改善其载流子迁移率，进而改善NMOS晶体管的性能。发明人发现，随着器件特征尺寸的缩小，这种提高载流子迁移率的方法会导致NMOS晶体管的窄宽度效应变差，即随着器件沟道宽度变窄，其阈值电压出现滚降的现象，使利用现有技术制造的NMOS晶体管可靠性降低。
为了解决上述问题，发明人提出一种NMOS晶体管的制作方法，所述方法利用源/漏区氮离子注入并通过热处理激活源/漏区的掺杂离子来提高晶体管的阈值电压，从而改善NMOS晶体管的窄宽度效应变差的现象。
本发明一种制造NMOS晶体管的制作方法，包括：
步骤S101，提供半导体衬底，所述半导体衬底上形成有栅极结构，栅极结构两侧的半导体衬底包括非晶化注入区；
步骤S102，在所述非晶化注入区形成NMOS晶体管的源/漏区，其中形成源/漏区包括对所述非晶化注入区进行氮离子注入；
步骤S103，在所述NMOS晶体管上沉积应力层；
步骤S104，对所述NMOS晶体管的源/漏区进行热处理，激活源/漏区的掺杂离子；
步骤S105，去除所述NMOS晶体管上的应力层。
下面将结合具体的实施例对本发明的技术方案进行详细的说明。请结合附图2～图7，为本发明一个实施例的NMOS晶体管制作方法剖面结构流程示意图。
首先，请参考图2，提供半导体衬底200，所述半导体衬底200上形成有栅极结构，栅极结构两侧的半导体衬底包括非晶化注入区203。所述半导体衬底200的材质可以为硅、锗硅、绝缘体上硅(SOI)等。所述半导体衬底200上的栅极结构包括栅介质层205和位于所述栅介质层205上方的多晶硅栅极206。所述栅介质层205的材质为氧化硅、氮氧化硅等。所述栅介质层205、多晶硅栅极206的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不作赘述。
以栅极结构为掩膜，在所述栅极结构两侧的半导体衬底内形成非晶化注入区203。所述非晶化注入的目的在于减小器件尺寸减小所带来的击穿效应(punch through)以及由其引起的结漏电(junction leakage)，并提高器件的瞬时增强扩散(TED)效应。
所述非晶化离子注入区203通过离子注入形成，该步非晶化处理是利用原子量较大的离子源，如锗或砷中的任意一种或几种的组合对衬底进行非晶化离子注入处理而实现的。为了破坏硅衬底的晶格结构，其注入的能量与注入的剂量应满足一定的条件，离子注入的能量范围为10KeV至20KeV，剂量范围为1E14/cm2至1E15/cm2。
接着，请参考图3，以栅极结构为掩膜，进行轻掺杂离子注入，在半导体衬底内形成深度大于非晶化注入区深度的源/漏延伸区208。形成源/漏延伸区208的方法为本技术领域人员公知技术。所述轻掺杂离子注入的掺杂离子为磷离子或砷离子。
作为一个实施例，当轻掺杂离子注入的离子为磷离子时，离子注入的能量范围为1KeV至20KeV，离子注入剂量范围为1E14/cm2至1E15/cm2；作为又一实施例，当轻掺杂离子注入的离子为砷离子时，离子注入能量范围为2KeV至35KeV，离子注入剂量范围为1E14/cm2至1E15/cm2。
接着，请参考图4，在所述栅极结构两侧的半导体衬底上形成侧墙211。本实施例中，所述侧墙211可以为单层结构，其材质为氮化硅。在其他实施例中，所述侧墙211还可以为多层结构，例如为氧化硅-氮化硅-氧化硅组成的ONO结构。
所述侧墙211的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
接着，参考图5，以所述栅极结构为掩膜，进行氮离子注入和重掺杂离子注入，在半导体衬底200内形成源/漏区。
先进行氮离子注入，所述氮离子注入的能量范围为3KeV至20KeV，剂量范围为1E14至3E15/cm2。再进行重掺杂离子注入，对于NMOS晶体管，所述源/漏区重掺杂离子注入的离子导电类型为N型，重掺杂离子注入的离子可以为磷离子或砷离子，离子注入的能量范围为8KeV至30KeV，剂量范围为1.5E14/cm2至6E15/cm2。
需要说明的是，在其他实施例中，所述氮离子注入可以在轻掺杂离子注入之前进行。在另外一个实施例中，所述氮离子注入还可在重掺杂离子注入之后进行。
接着，参考图6，在所述NMOS晶体管上沉积应力层213。所述应力层的材料可为氮化硅、四乙氧基硅(TEOS)、氮氧化硅(SiON)、氧化物或富含硅的氮化物，更佳的为SiN或SiON。沉积的厚度为200埃到1000埃，更佳的范围为250埃到500埃。上述应力层213可以采用快速升温化学气相沉积(RTCVD)形成。
然后，进行热处理，激活所述源/漏区的N型掺杂离子和氮离子。所述热处理为快速热退火。所述快速热退火的温度峰值范围为900℃至1070℃，退火时间为5秒至60秒，在上述的温度峰值范围内，可以有效激活所述源/漏区的掺杂离子，修复离子注入工艺在半导体衬底200内造成的损伤，并且，不会引起所述源/漏区的掺杂离子横向扩散，防止器件穿通。
本实施例中，所述退火的气体为氮气。所述氮气可以有效修复离子注入工艺在半导体衬底表面造成的损伤。在其他的实施例中，所述退火工艺的气体还可以为氮气和氧气的混合气体，其中氧气的在混合气体中的体积比例为1％至10％，以保护半导体衬底200表面，减小注入剂量损失。
通过对NMOS晶体管源/漏区的氮离子注入以及退火激活源/漏区的掺杂离子，可以有效的提高窄器件寄生MOS的阈值电压，进而提高整个晶体管的阈值电压，改善其器件性能。
最后，去除NMOS晶体管表面的应力层213。所述应力层可以采用干法刻蚀或湿法腐蚀或两种方法结合去出除，去除应力层之后的NMOS晶体管的示意图如图7。
作为一个实施例，采用干法刻蚀去除应力层213，如等离子体刻蚀工艺进行刻蚀，刻蚀至衬底200表面。在刻蚀过程中，在反应室内，采用等离子体刻蚀工艺进行刻蚀。在刻蚀器件，刻蚀的方向可以通过控制等离子源的偏置功率和阴极(也就是衬底)偏压功率来实现。以所述应力层为氮化硅为例，刻蚀剂可以采用SF6、CHF3、CF4、氯气Cl2、氮气N2、氦气He和氧气O2的混合气体，通过控制刻蚀速率和刻蚀时间使刻蚀过程停止在衬底200表面。
基于上述方法，制作的NMOS晶体管如图7所示，所述NMOS晶体管包括：
半导体衬底200；
栅极结构，位于所述半导体衬底200上方，所述栅极结构包括位于所述半导体衬底表面栅介质层205和位于栅介质层205上方的多晶硅栅极206；
侧墙211，位于所述栅极结构两侧的半导体衬底200上；
源/漏区，位于所述栅极结构两侧的半导体衬底200内。
综上，本发明提供的NMOS晶体管的制作方法，所述方法利用源/漏区氮离子注入和对源/漏区掺杂离子的热处理激活来提高窄器件寄生MOS的阈值电压，进而提高整个NMOS晶体管的阈值电压，本发明的制作方法更适用于工艺节点在45nm以下的NMOS晶体管制作工艺。本发明的制作方法获得的NMOS晶体管电流驱动性能好，器件的阈值电压稳定。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (11)

1.一种NMOS晶体管的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有栅极结构；
在栅极结构两侧的半导体衬底内注入离子，形成非晶化注入区；
在所述非晶化注入区形成NMOS晶体管的源/漏区，其中形成源/漏区包括
对所述非晶化注入区进行氮离子注入；
在所述NMOS晶体管上沉积应力层；
对所述NMOS晶体管的源/漏区进行热处理，激活源/漏区的掺杂离子；
去除所述NMOS晶体管上的应力层。
2.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，所述非晶化注入区离子注入的掺杂离子为锗或砷中任意一种或几种的组合，离子注入的能量范围为10KeV至20KeV，剂量范围为1E14/cm2至1E15/cm2。
3.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，在所述非晶化注入区形成源/漏区包括：在所述非晶化注入区依次进行轻掺杂离子注入、氮离子注入和重掺杂离子注入。
4.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，在所述非晶化注入区形成源/漏区包括：在所述非晶化注入区依次进行氮离子注入、轻掺杂离子注入和重掺杂离子注入。
5.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，在所述非晶化注入区形成源/漏区包括：在所述非晶化注入区依次进行轻掺杂离子注入、重掺杂离子注入和氮离子注入。
6.如权利要求3至5任一项所述的NMOS晶体管的制作方法，其特征在于，所述氮离子注入的能量范围为3KeV至20KeV，剂量范围为1E14/cm2至3E15/cm2。
7.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，采用化学气相沉积的方法在NMOS晶体管上沉积应力层。
8.如权利要求7所述的NMOS晶体管的制造方法，其特征在于，所述应力层为氮化硅、四乙氧基硅、氮氧化硅、氧化物或富含硅的氮化物，所述应力层的厚度范围为250埃至500埃。
9.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，所述热处理为快速热退火。
10.如权利要求9所述的NMOS晶体管的制造方法，其特征在于，所述快速热退火的温度峰值范围为900℃至1070℃，退火时间为5秒至60秒，所述退火的气体为氮气。
11.如权利要求1所述的NMOS晶体管的制造方法，其特征在于，去除应力层采用干法刻蚀或湿法腐蚀或两种方法结合去除。
CN201010532046.XA 2010-10-29 2010-10-29 Nmos晶体管的制作方法 Active CN102468162B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010532046.XA CN102468162B (zh) 2010-10-29 2010-10-29 Nmos晶体管的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010532046.XA CN102468162B (zh) 2010-10-29 2010-10-29 Nmos晶体管的制作方法

Publications (2)

Publication Number Publication Date
CN102468162A CN102468162A (zh) 2012-05-23
CN102468162B true CN102468162B (zh) 2014-03-12

Family

ID=46071640

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010532046.XA Active CN102468162B (zh) 2010-10-29 2010-10-29 Nmos晶体管的制作方法

Country Status (1)

Country Link
CN (1) CN102468162B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104952783A (zh) * 2014-03-31 2015-09-30 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构、其制作方法及包括其的半导体器件
CN108074980A (zh) * 2016-11-14 2018-05-25 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1614785A (zh) * 2003-11-07 2005-05-11 松下电器产业株式会社 存储器混装半导体装置及其制造方法
CN101322228A (zh) * 2005-11-30 2008-12-10 先进微装置公司 通过倾斜式预非晶化而减少受应变的晶体管中的晶体缺陷的技术
CN101379601A (zh) * 2005-11-07 2009-03-04 德州仪器公司 用于减少应变硅中的缺陷的基于氮的植入
CN101719514A (zh) * 2008-10-08 2010-06-02 佳能株式会社 场效应晶体管及其制造工艺

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741699B2 (en) * 2006-06-09 2010-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having ultra-shallow and highly activated source/drain extensions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1614785A (zh) * 2003-11-07 2005-05-11 松下电器产业株式会社 存储器混装半导体装置及其制造方法
CN101379601A (zh) * 2005-11-07 2009-03-04 德州仪器公司 用于减少应变硅中的缺陷的基于氮的植入
CN101322228A (zh) * 2005-11-30 2008-12-10 先进微装置公司 通过倾斜式预非晶化而减少受应变的晶体管中的晶体缺陷的技术
CN101719514A (zh) * 2008-10-08 2010-06-02 佳能株式会社 场效应晶体管及其制造工艺

Also Published As

Publication number Publication date
CN102468162A (zh) 2012-05-23

Similar Documents

Publication Publication Date Title
KR101811796B1 (ko) 급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자 및 그 제조방법
TWI382536B (zh) 低雜訊電晶體及其製法
JP2009272423A (ja) 半導体装置及びその製造方法
CN101572250B (zh) 半导体器件、p型MOS晶体管及其制作方法
CN102054695B (zh) 提高半导体元器件的性能的方法
CN103187297B (zh) 鳍式场效应晶体管的制作方法
US8728894B2 (en) Method for fabricating an NMOS transistor
CN103515238B (zh) Nmos晶体管及形成方法、cmos结构及形成方法
CN102569090B (zh) Nmos晶体管的形成方法
WO2021179934A1 (zh) 一种半导体器件及其制造方法
CN102044438B (zh) Mos晶体管及其制造方法
CN102468162B (zh) Nmos晶体管的制作方法
CN102800595A (zh) Nmos晶体管形成方法及对应cmos结构形成方法
CN102737995B (zh) 半导体器件的制作方法
CN103000501B (zh) Nmos晶体管形成方法
CN102237396B (zh) 半导体器件及其制造方法
CN101996885A (zh) Mos晶体管及其制作方法
CN101383326A (zh) Mos晶体管及其制造方法
CN102867755A (zh) 一种形成具有低gidl电流的nmos器件的方法
CN102800593B (zh) 晶体管形成方法
CN104425271A (zh) Mos晶体管及其形成方法
CN101740391B (zh) Nmos晶体管的制作方法
CN102420138A (zh) 晶体管的制作方法
CN105336694A (zh) 一种锗基cmos的制备方法
CN105529267A (zh) 一种mosfet器件及其制造方法、电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant