TWI382536B - 低雜訊電晶體及其製法 - Google Patents

低雜訊電晶體及其製法 Download PDF

Info

Publication number
TWI382536B
TWI382536B TW097103023A TW97103023A TWI382536B TW I382536 B TWI382536 B TW I382536B TW 097103023 A TW097103023 A TW 097103023A TW 97103023 A TW97103023 A TW 97103023A TW I382536 B TWI382536 B TW I382536B
Authority
TW
Taiwan
Prior art keywords
noise
gate
reducing agent
gate dielectric
agent
Prior art date
Application number
TW097103023A
Other languages
English (en)
Other versions
TW200837951A (en
Inventor
Adrian Berthold
Michael Bianco
Reinhard Mahnkopf
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of TW200837951A publication Critical patent/TW200837951A/zh
Application granted granted Critical
Publication of TWI382536B publication Critical patent/TWI382536B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

低雜訊電晶體及其製法
一般說來，本發明係關於電晶體及製造電晶體之方法。尤其，本發明係關於低雜訊電晶體及製造低雜訊電晶體之方法。
低頻或1/f雜訊(亦指為閃爍訊)在場效電晶體(例如，MOSFET裝置)中為支配性的雜訊源。雖然不希望受理論約束，1/f雜訊可由瞬時捕獲於閘極介電質及/或介於閘極介電質及電晶體通道間之介面中之載子(例如，電子或電洞)導致。載子至阱或缺陷中心(例如，矽懸鍵)中、至閘極介電質中、及回到通道中之隨機移位可導致通過電晶體之電流變動，其表示為1/f雜訊。
朝向較小及較快的半導體裝置之推進已使得降低1/f雜訊之需要增加。1/f雜訊之效應可部分減少，其係藉由在最初階段中使用具有大裝置面積之電晶體，以便1/f雜訊在一放大電路之隨後階段中不會放大到與訊號相同程度。不過，此方法無法防止1/f雜訊在稍後使用較小電晶體之放大階段中引入電路。此外，對這類可按比例縮小之裝置來說，尺寸可能受限於對一或多個大的早期階段電晶體之需要。因此，需要有新的方法來減少1/f雜訊。
本發明之一實施例為一場效電晶體，包含：一半導體材料，該半導體材料包含一源極區域、一汲極區域、及介於該 源極及汲極區域間之一通道區域；一閘極堆疊，其形成在該通道區域上方，該閘極堆疊包含一閘極介電質，其形成在該半導體材料上方、及一閘極電極，其形成在該閘極介電質上方；及一減雜訊劑，其配置在該閘極電極、該閘極介電質、該源極區域、及該汲極區域中，該減雜訊劑減少該電晶體之1/f雜訊。
本發明之另一實施例為形成一場效電晶體之方法，包含：在一半導體材料上方形成一閘極堆疊，該閘極堆疊包含一閘極介電質，其形成於該半導體材料上方、及一閘極電極，其形成於該閘極介電質上方；引入一減雜訊劑至該閘極電極中，該減雜訊劑減少該電晶體之1/f雜訊；及由該閘極電極移動至少一部分的該劑至該閘極介電質。
本發明之另一實施例為形成一場效電晶體之方法，包含：在一基板上方形成一閘極堆疊，該閘極堆疊包含一閘極電極及一閘極介電質，該閘極介電質係介於該閘極電極及該基板間；引入一減雜訊劑至該閘極電極中及至該基板中，該減雜訊劑減少該電晶體之1/f雜訊；及由該閘極電極及由該基板移動至少一部分的該劑至該閘極介電質中。
下列詳細敘述參照伴隨之圖式，其經由說明顯示特定細節及本發明可於其中實行之實施例。這些實施例係以足夠的細節敘述以致能使那些熟悉此技術者實行本發明。其他實施例可使用，且結構、邏輯、及電性改變可在不偏離本發明之範圍的情況下達成。不同的實施例不需彼此排除，因為某些 實施例可與一或多個其他實施例結合以形成新的實施例。
參照圖1，其提供基板10。基板可為矽基板或其他適當的基板。基板可為絕緣層上覆矽(SOI)基板。SOI基板可，舉例來說，由佈植氧加以分離(Separation by Implantation of Oxygen，SIMOX)之製程形成。基板可為藍寶石矽(SOS)基板。參照圖2，隔離區域20係定義於基板中。在所示之實施例中，隔離區域20係顯示為蝕刻至基板10中之溝渠，其已填滿絕緣材料(例如，二氧化矽(SiO2 )或其他適當的絕緣材料)，以將一電晶體胞與鄰接的電晶體胞隔離。在所示之實施例中，隔離區域20使用淺溝渠隔離(STI)製程形成。不過，在本發明之其他實施例中，隔離區域可以其他方式形成，例如區域性矽氧化(local oxidation of silicon，LOCOS)製程。
參照圖3，p型井30形成在基板10中。p型井可由以p型摻雜物摻雜基板來形成。p型摻雜物之一範例為硼。
參照圖4，在p型井30形成後，閘極介電質材料42形成在基板10上方。閘極介電質材料42可包含一氧化物。氧化物之一範例為二氧化矽(SiO2 )。在本發明之一實施例中，閘極介電質材料42可為由生長製程形成之一氧化物(例如，二氧化矽)。氧化物之另一範例為氧化鉭。閘極介電質材料42可包含一氮化物。氮化物之一範例為氮化矽。閘極介電質材料42可包含一氮化氧化物。閘極介電質材料可包含一氮氧化物。介電質材料42可包含氮氧化矽(SiON)。閘極介電質材料42可包含SiOx Ny 。閘極介電質材料42可包含一高介 電常數介電質。如一範例，高介電常數介電質可具有一介電質常數大於二氧化矽之介電質常數。在另一範例中，高介電常數介電質可具有大於約3.9之介電常數。閘極介電質材料42可由兩種或多種材料之複合物形成。在本發明之一實施例中，閘極介電質材料42可具有介於約3 nm至約6 nm間之厚度。
參照圖5，閘極電極材料46接著形成在閘極介電質材料42上方。閘極電極材料46可包含一多晶矽材料。閘極電極材料46可包含一導電材料。閘極電極材料46可包含一金屬材料，例如純金屬或金屬合金。閘極電極材料46可形成如兩種或多種材料之複合物。在本發明之一或多個實施例中，閘極電極材料46可具有約100 nm至約200 nm之厚度。
接著閘極電極材料46及閘極介電質材料42進行光罩曝光及蝕刻以形成示於圖6之閘極堆疊50。閘極堆疊50包含由圖5之閘極介電質材料42形成之閘極介電質52。閘極堆疊50進一步包含由圖5之閘極電極材料46形成之閘極電極56。
閘極介電質52由閘極介電質材料形成。須注意閘極介電質可藉由兩種或多種不同材料之複合物所形成。同樣地，閘極介電質可藉由兩種或多種不同材料層之堆疊所形成。
閘極電極由閘極電極材料形成。須注意閘極電極可藉由兩種或多種不同材料之複合物所形成。同樣地，閘極電極可藉由兩種或多種不同材料層之堆疊所形成。如一範例，閘極電極可包含配置在多晶矽層頂部上方之金屬層。或者，閘極 電極可包含配置在多晶矽層頂部上方之矽化物層。矽化物層之一範例為矽化鎢。
另外，閘極堆疊50可包含除了閘極介電質52及閘極電極56外之額外的層。舉例來說，閘極堆疊可能在閘極介電質52及基板10間包含一額外的閘極前層(pre－gate layer)。同樣地，閘極堆疊50亦可能在閘極介電質及閘極電極間包含一緩衝層。
在閘極堆疊50形成後，示於圖6之結構以n型輕摻雜汲極佈植(LDD)適當摻雜以形成輕(n型)摻雜LDD區域62及66。使用的摻雜物可為砷。結果的結構示於圖7。
如圖8所示，介電質側壁間隔物72及76接著形成在閘極堆疊50之側壁上。介電質側壁間隔物可藉由沈積介電質材料在圖7所示之結構之頂部及側壁表面上，並接著異向性蝕刻介電質材料來形成。介電質側壁間隔物可由氮化物、氧化物(例如，矽酸四乙酯(TEOS)氧化物)、或氧化物及氮化物之組合形成。介電質側壁間隔物可藉由首先在閘極堆疊50之側壁上形成一第一間隔物(例如，氮化物間隔物)，接著在第一間隔物之側壁上形成一第二間隔物(例如，TEOS間隔物)來形成。
參照圖9，在形成介電質側壁間隔物72、76後，圖8所示之結構接著再次以n型摻雜物摻雜以形成更重摻雜的n＋型源極/汲極區域82及86。砷可用作摻雜物。
參照圖10，在形成源極/汲極區域82、86後(此處亦指為源極/汲極對)，減雜訊劑接著引入圖9之結構中。一般說 來，減雜訊劑(此處亦指為NR劑)可為任何減少電晶體之1/f雜訊之材料。如同上文所提及，雖然不希望受理論約束，1/f訊可由瞬時捕獲於閘極介電質及/或介於閘極介電質及電晶體通道間之介面中之載子(例如，電子或電洞)導致。載子至阱或缺陷中心(例如，矽懸鍵)中、至閘極介電質中、及回到通道中之隨機移位可導致通過電晶體之電流變動，其表示為1/f雜訊。因此，在本發明之一或多個實施例中，NR劑可為任何有效減少電晶體中這類阱之數目之材料。
在本發明之一或多個實施例中，NR劑可包含一或多種鹵素元素。在本發明之一或多個實施例中，減雜訊劑可包含由氟、氯、溴、碘、及砈構成之群組所選擇之一或多種元素。在本發明之一或多個實施例中，NR劑可包含氟元素。在本發明之一或多個實施例中，減雜訊劑可包含氘。在本發明之一或多個實施例中，減雜訊劑可包含氫。
在本發明之一或多個實施例中，減雜訊劑可為鹵素元素。在本發明之一或多個實施例中，減雜訊劑可包含由氟、氯、溴、碘、及砈構成之群組所選擇之一或多種元素。在本發明之一或多個實施例中，NR劑可包含氟元素。在本發明之一或多個實施例中，減雜訊劑可包含氘。在本發明之一或多個實施例中，減雜訊劑可包含氫。
在本發明之一或多個實施例中，減雜訊劑可為原子形式(舉例來說，氟原子、氯原子、溴原子、碘原子、及/或砈原子)。原子可為離子形式。在本發明之一或多個實施例中，減雜訊劑可為分子形式(舉例來說，包含元素氟之分子、包 含元素氯之分子、包含元素溴之分子、包含元素碘之分子、及/或包含元素砈之分子)。分子可為離子形式。
在圖10所示之實施例中，NR劑係引入至閘極電極56中。NR劑亦引入至源極及汲極區域82及86中。NR劑可使用離子佈植製程引入至閘極電極及源極/汲極區域中。離子佈植物種在圖10中顯示為物種90。一光阻光罩可用於保護那些未佈植NR劑的結構之面積。
在本發明之一實施例中，NR劑(亦即，減雜訊劑)離子佈植至電極堆疊之閘極電極中，但實質上沒有任何NR劑離子佈植至閘極介電質中。在本發明之另一實施例中，離子佈植閘極介電質中與離子佈植整個閘極堆疊中之NR劑之比小於10%。在本發明之另一實施例中，離子佈植閘極介電質中與離子佈植整個閘極堆疊中之NR劑之比小於5%。在本發明之另一實施例中，離子佈植閘極介電質中與離子佈植整個閘極堆疊中之NR劑之比小於1%。由於實質上沒有任何減雜訊劑或非常少量的減雜訊劑會離子佈植至閘極介電質中，閘極介電質因而可遭受少量或不遭受來自此處所述之減雜訊製程之損害。
在本發明之一實施例中，使用一離子佈植能量以便NR劑離子佈植至電極堆疊之閘極電極中，但實質上沒有任何NR劑會引入閘極介電質中。在本發明之一實施例中，離子佈植能量可為約10 keV或更大。在本發明之另一實施例中，離子佈植能量可為約10 keV至約20 keV。在本發明之另一實施例中，離子佈植能量可為約10 keV至約15 keV。在本發明之另一實施例中，離子佈植小於或等於約15 keV。如一範例，在本發明之一實施例中，離子佈植能量 可為約15 keV。
在本發明之一實施例中，包含減雜訊劑之離子佈植物種之劑量可大於約1E15離子/平方公分。在本發明之另一實施例中，離子佈植物種之劑量可介於約1E15離子/平方公分至約2E16離子/平方公分。在本發明之一實施例中，離子佈植物種之劑量可大於或等於約5E15離子/平方公分。在本發明之一實施例中，包含減雜訊劑之離子佈植物種之劑量可大於或等於約1E16離子/平方公分。如一範例，在本發明之一實施例中，離子佈植物種之劑量可為約5E15離子/平方公分。
在本發明之一或多個實施例中，減雜訊劑可藉由離子佈植一或多種包含減雜訊劑之離子物種來離子佈植至閘極電極及/或基板之源極/汲極區域中。離子物種可包含減雜訊劑原子之離子。同樣地，離子物種可包含包含減雜訊劑分子之離子。舉例來說，如果減雜訊劑為氟，則氟可藉由含氟離子之離子佈植來離子佈植。含氟離子可為，舉例來說，氟原子之離子(例如，F＋)。包含氟的離子可為，舉例來說，含氟分子之離子(例如，二氟化矽離子或三氟化矽離子)。如範例，可離子佈植之其他分子包含二氟化硼(BF2 )、三氟化硼(BF3 )、PF3 、PF5 、AsF3 、AsF5 、SbF3 、SbF5 、XeF2 、六氟化氙(XeF6 )、SiF、ClF5 及之離子。同樣地，氯可藉由氯原子之離子(例如，Cl＋)之離子佈植來離子佈植至閘極電極及/或基板之源極/汲極區域中。氯可由氯分子之離子(例如，ClF5 、BCl3 、及SiCl4 )進行離子佈植。
如一範例，減雜訊劑可為氟。在此實例中，氟可藉由離子佈植F＋離子來引入至閘極電極及/或基板之源極/汲極區域中。同樣 地，氟可藉由以二氟化硼及/或三氟化硼之離子行離子佈植來引入。
在圖10所示之實施例中，減雜訊劑離子佈植至與閘極堆疊間隔配置之源極/汲極區域82、86中。鄰接閘極堆疊之LDD區域62、66可藉由介電質側壁間隔物72、76而免受離子佈植製程。因此，介電質側壁間隔物可防止橫向鄰接閘極堆疊之基板面積免於離子佈植製程之損害。
如製程中之下一步驟，圖10所示之結構(已經以減雜訊劑離子佈植)遭受一退火製程。較佳的是，退火製程有效導致閘極電極中之至少一部分的NR劑及/或基板之源極/汲極區域中之至少一部分的NR劑擴散至閘極介電質中。更佳的是，退火製程有效導致閘極電極中之至少一部分的NR劑和源極/汲極區域中之至少一部分的NR劑擴散至閘極介電質中。
退火製程可，舉例來說，為一快速熱退火製程。在本發明之一實施例中，退火製程可加熱結構至大於約700℃之溫度。在本發明之一實施例中，退火製程可加熱結構至大於約800℃之溫度。在本發明之一實施例中，退火製程可加熱結構至大於約900℃之溫度。在本發明之一實施例中，退火製程可加熱結構至介於約700℃及約1200℃間之溫度。在本發明之一實施例中，退火製程可加熱結構至介於約800℃及約1100℃間之溫度。在本發明之另一實施例中，退火製程可加熱結構至介於約900℃及約1000℃間之溫度。如一範例，退火製程可加熱結構至約990℃之溫度。
在本發明之一實施例中，退火製程可加熱結構約10秒或更少。在本發明之一實施例中，退火製程可加熱結構約3至約7秒。 在本發明之一實施例中，退火製程可加熱結構約4至約6秒。如一範例，退火製程可加熱結構約5秒。
因此，NR劑在不透過離子佈植製程將其放置該處的情況下引入至閘極介電質中。因此，同時在不希望受到理論約束情形下，可透過離子佈植製程引入減雜訊劑至閘極介電質中，而不損害閘極介電質。
用於由閘極電極擴散NR劑至閘極介電質之相同的退火製程，可與用來使源極及汲極區域退火之退火製程相同。因此，可不需要個別的退火步驟。不過，在本發明之另一實施例中，用於由閘極電極擴散減雜訊劑至閘極介電質之退火製程，與用於使源極及汲極區域之退火製程，兩製程可以是分開的。
更一般地，在本發明之一或多個實施例中，減雜訊劑可在閘極堆疊形成後之任何時間離子佈植至電晶體結構中。在本發明之另一實施例中，減雜訊劑(亦即，NR劑)可在閘極堆疊形成後但在輕摻雜源極/汲極區域形成前(亦即，在圖7所示之LDD區域形成前)，離子佈植至圖6所示之結構中。因此，在此實例中，NR劑將離子佈植至閘極堆疊和鄰接閘極堆疊之基板區域中。經過離子佈植之鄰接閘極堆疊之基板之橫向距離可透過光罩技術適當地控制。在本發明之一實施例中，僅閘極電極而非鄰近的基板可以減雜訊劑離子佈植。
同樣地，在本發明之另一實施例中，減雜訊劑可在LDD區域62、66形成後並在圖8所示之介電質側壁間隔物72、76形成前，離子佈植至圖7所示之結構中。在本發明之另一實施例中，減雜訊劑可在側壁間隔物72、76形成後，但在圖9所示之源極/汲極 區域82、86形成前，離子佈植至圖8所示之結構中。同樣地，參照圖8，在上文曾討論到，介電質側壁間隔物可藉由在閘極堆疊之側壁上形成第一側壁間隔物，並接著在第一側壁間隔物之側壁上形成第二側壁間隔物來形成。因此，NR劑可在第一側壁間隔物形成後，但在第二側壁間隔物形成前行離子佈植。
因此，在本發明之一或多個實施例中，NR劑可在閘極堆疊形成後之任何時間行離子佈植。在本發明之一或多個實施例中，可僅離子佈植閘極電極而不離子佈植基板之鄰近區域。在本發明之一或多個實施例中，基板之一或多個區域亦可以減雜訊(亦即，NR)劑離子佈植。在一或多個實施例中，至少一部分的基板之LDD區域可以NR劑離子佈植。在本發明之一或多個實施例中，至少一部分的源極/汲極區域可以NR劑離子佈植。
在本發明尚有另一實施例中，其可離子佈植減雜訊劑至基板之一或多個區域(其可或不包含至少一部分的基板之源極/汲極區域)中而又不離子佈植NR劑至閘極電極中。在此實例中，由於退火製程，NR劑將由基板之一或多個NR劑佈植區域進入閘極介電質。
此外，如上文所述，在本發明之一實施例中，用於退火源極/汲極區域之退火製程可為與用於由閘極電極及/或源極/汲極區域擴散NR劑至閘極介電質中相同的退火製程。在本發明之另一實施例中，可有一或多個個別的退火步驟以用於由閘極電極及/或由基板之其他區域(例如，由基板之源極/汲極區域)擴散NR劑至閘極介電質中。
須注意此處所述之減雜訊方法可應用以形成n通道及p 通道電晶體兩者。圖10顯示具有p型井30，及n型源極/汲極區域82、86之n通道電晶體之形成。不過，p通道電晶體可藉由以n型井取代p型井30及藉由以p型源極/汲極區域取代n型源極/汲極區域而輕易形成。另外，該方法可應用於形成平面場效(FET)電晶體(舉例來說，MOSFET)和多重閘極場效電晶體(舉例來說，多閘場效電晶體(mugFET))。多重閘極電晶體可為鰭式場效電晶體(finFET)。在finFET中，通道區域、源極區域、及汲極區域可位於凸起的半導體鰭中。
在本發明之一或多個實施例中，須注意用於減雜訊劑之離子佈植製程為個別的，且與用於製造電晶體之源極/汲極區域之離子佈植製程有所區別。在本發明之一或多個實施例中，用於減雜訊劑之離子佈植製程為與此LDD佈植製程有所區別之個別製程。因此，在本發明之一或多個實施例中，摻雜LDD區域之處理步驟和摻雜源極/汲極區域之處理步驟是與引入減雜訊劑(至閘極電極或至源極/汲極區域中任一者)之處理步驟有所區別的。
進一步須注意一或多個n通道及/或p通道電晶體可使用此處所述之技術製造。電晶體可為更大的積體電路之一部分。積體電路可，舉例來說，為邏輯裝置、記憶體裝置、或嵌入記憶體裝置之邏輯裝置。積體電路可包含許多電晶體。在本發明之一或多個實施例中，當形成積體電路時，可能僅有一部分的積體電路之電晶體混入減雜訊劑。在本發明之一或多個實施例中，可能是n通道電晶體包含減雜訊劑而p通道電晶體則無。
在本發明之一或多個實施例中，進一步須注意減雜訊劑可有效減少電晶體之1/f雜訊至少30%(當與沒有減雜訊劑之相同電晶體比較時)。在本發明之一或多個實施例中，減雜訊劑可有效減少電晶體之1/f達訊至少40%。在本發明之一或多個實施例中，減雜訊劑可有效減少電晶體之1/f達訊至少50%。
雖然本發明已就某些實施例加以敘述，對那些熟悉此技術者來說，顯而易見的是許多變更及修改可在不偏離本發明之情況下達成。因此，預期所有這類變更及修改係包含在本發明之精神及範圍內。
10‧‧‧基板
20‧‧‧隔離區域
30‧‧‧p型井
42‧‧‧閘極介電質材料
46‧‧‧閘極電極材料
50‧‧‧閘極堆疊
52‧‧‧閘極介電質
56‧‧‧閘極電極
62‧‧‧輕(n型)摻雜LDD區域
66‧‧‧輕(n型)摻雜LDD區域
72‧‧‧介電質側壁間隔物
76‧‧‧介電質側壁間隔物
82‧‧‧n＋型源極/汲極區域
86‧‧‧n＋型源極/汲極區域
90‧‧‧物種
為了更完整地了解本發明及其優點，現將參照下列敘述與伴隨之圖式，其中：圖1顯示本發明之部分完成之電晶體結構其一實施例的一基板之一實施例；圖2顯示將隔離區域合併至來自圖1之基板中；圖3顯示將p型井合併至來自圖2之結構中；圖4顯示閘極介電質材料之形成；圖5顯示閘極電極材料之形成；圖6顯示閘極堆疊之形成；圖7顯示在來自圖6之結構中之LDD區域之形成；圖8顯示在來自圖7之閘極堆疊之側壁上之介電質側壁間隔物之形成；圖9顯示來自圖8之結構中之源極/汲極區域之形成； 及圖10顯示將包含減雜訊劑之材料離子佈植至圖9中之閘極電極及源極/汲極區域結構中。
10‧‧‧基板
20‧‧‧隔離區域
30‧‧‧p型井
52‧‧‧閘極介電質
56‧‧‧閘極電極
62‧‧‧輕(n型)摻雜LDD區域
66‧‧‧輕(n型)摻雜LDD區域
72‧‧‧介電質側壁間隔物
76‧‧‧介電質側壁間隔物
82‧‧‧n＋型源極/汲極區域
86‧‧‧n＋型源極/汲極區域
90‧‧‧物種

Claims (31)

  1. 一種場效電晶體，包含：一半導體材料，該半導體材料包含一源極區域、一汲極區域、及一通道區域，其介於該源極及汲極區域間；一閘極堆疊，其形成於該通道區域上方，該閘極堆疊包含一閘極介電質，其形成於該半導體材料上方、及一閘極電極，其形成於該閘極介電質上方；及一減雜訊劑，其配置在該閘極電極、該閘極介電質、該源極區域、及該汲極區域中；其中，該減雜訊劑係藉由佈植劑量大於5x1015 cm-2 之減雜訊劑而被引入。
  2. 如專利申請範圍第1項所定義之場效電晶體，其中該減雜訊劑有效減少該電晶體之1/f雜訊至少30%。
  3. 如專利申請範圍第1項所定義之場效電晶體，其中該減雜訊劑包含至少一個由氟、氯、溴、碘、砈、氫及氘構成之群組所選擇之元素。
  4. 如專利申請範圍第1項所定義之場效電晶體，其中該減雜訊劑為由氟、氯、溴、碘、砈、氫及氘構成之群組所選擇之一元素。
  5. 如專利申請範圍第1項所定義之場效電晶體，其中該減雜訊劑包含氟。
  6. 如專利申請範圍第1項所定義之場效電晶體，其中該減雜訊劑為氟。
  7. 如專利申請範圍第1項所定義之場效電晶體，其中該減雜訊 劑有效減少在該閘極介電質中及/或在介於該閘極介電質，及該通道區域間之介面處之懸鍵阱之數目。
  8. 如專利申請範圍第1項所定義之場效電晶體，其中該閘極介電質包含一氧化物。
  9. 如專利申請範圍第1項所定義之場效電晶體，其中該閘極電極包含一多晶矽。
  10. 如專利申請範圍第1項所定義之場效電晶體，其中該電晶體為一finFET電晶體，該半導體材料為該finFET之一鰭。
  11. 如專利申請範圍第1項所定義之場效電晶體，其中該半導體材料為該電晶體之一基板。
  12. 一種形成一場效電晶體之方法，包含：在一半導體材料上方形成一閘極堆疊，該閘極堆疊包含一閘極介電質，其形成於該半導體材料上方、及一閘極電極，其形成於該閘極介電質上方；引入一減雜訊劑至該閘極電極中；及由該閘極電極移動至少一部分的該減雜訊劑至該閘極介電質。
  13. 如專利申請範圍第12項所定義之方法，其中該減雜訊劑係在實質上不放置任何該減雜訊劑至該閘極介電質中之情況下引入該閘極電極中。
  14. 如專利申請範圍第12項所定義之方法，其中該引入步驟包含引入該減雜訊劑至該半導體材料中，且該移動步驟包含由該半導體材料移動至少一部分的該減雜訊劑至該閘極介電質中。
  15. 如專利申請範圍第12項所定義之方法，其進一步包含在該半導體材料中形成一源極/汲極對，該源極/汲極對在引入該減雜訊劑前形成，該減雜訊劑係引入該源極/汲極對中，該移動步驟由該源極/汲極對移動至少一部分該減雜訊劑至該閘極介電質中。
  16. 如專利申請範圍第12項所定義之方法，其中該減雜訊劑包含至少一個由氟、氯、溴、碘、砈、氫及氘構成之群組所選擇之元素。
  17. 如專利申請範圍第12項所定義之方法，其中該減雜訊劑為由氟、氯、溴、碘、砈、氫及氘構成之群組所選擇之一元素。
  18. 如專利申請範圍第12項所定義之方法，其中該減雜訊劑包含氟。
  19. 如專利申請範圍第12項所定義之方法，其中該減雜訊劑為氟。
  20. 如專利申請範圍第12項所定義之方法，更進一步包含在引入該減雜訊劑前，於該閘極堆疊之一側壁表面上方形成一介電質側壁間隔物。
  21. 如專利申請範圍第12項所定義之方法，其中該引入步驟包含一離子佈植步驟。
  22. 如專利申請範圍第12項所定義之方法，其中該移動步驟係藉由一退火步驟導致之擴散來執行。
  23. 如專利申請範圍第12項所定義之方法，其中該半導體材料為一半導體基板。
  24. 如專利申請範圍第12項所定義之方法，其中該半導體材料為一finFET之一鰭。
  25. 如專利申請範圍第12項所定義之方法，其中該減雜訊劑藉由減少在該閘極介電質中及/或在介於該閘極介電質，及一通道區域間之介面處之懸鍵阱之數目來減少1/f雜訊。
  26. 如專利申請範圍第12項所定義之方法，其中該減雜訊劑減少該電晶體之1/f雜訊至少30%。
  27. 如專利申請範圍第12項所定義之方法，其中該引入一減雜訊劑包含佈植劑量大於5x1015 cm-2 之減雜訊劑。
  28. 一種形成一半導體裝置之方法，包含：在一半導體材料上方形成一閘極堆疊，該閘極堆疊包含一閘極介電質，其形成於該半導體材料上方、及一閘極電極，其形成於該閘極介電質上方；形成一介電質側壁間隔物在該閘極堆疊之側壁上；在形成該介電質側壁間隔物後，將源極/汲極摻雜物佈植至該半導體材料中；在形成該側壁間隔物後，引入一減雜訊劑至至少該閘極電極中，其中，該減雜訊劑係被引入至該半導體裝置中部份但非全部的所有n通道電晶體中；及在引入該減雜訊劑後及在佈植該源極/汲極摻雜物後，執行一退火程序。
  29. 如專利申請範圍第28項所定義之方法，其中該減雜訊劑為由氟、氯、溴、碘、砈、氫及氘構成之群組所選擇之一元素。
  30. 如專利申請範圍第28項所定義之方法，其中該減雜訊劑包含氟。
  31. 一種場效電晶體，包含：一半導體材料，該半導體材料包含一源極區域、一汲極區域、及一通道區域，其介於該源極及汲極區域間；一閘極堆疊，其形成於該通道區域上方，該閘極堆疊包含一閘極介電質，其形成於該半導體材料上方、及一閘極電極，其形成於該閘極介電質上方；及一減雜訊劑，包含氟，其配置在該閘極電極、該閘極介電質、該源極區域、及該汲極區域中；其中該電晶體為一finFET電晶體，該半導體材料為該finFET之一鰭。
TW097103023A 2007-01-29 2008-01-28 低雜訊電晶體及其製法 TWI382536B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/699,202 US8076228B2 (en) 2007-01-29 2007-01-29 Low noise transistor and method of making same

Publications (2)

Publication Number Publication Date
TW200837951A TW200837951A (en) 2008-09-16
TWI382536B true TWI382536B (zh) 2013-01-11

Family

ID=39587476

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097103023A TWI382536B (zh) 2007-01-29 2008-01-28 低雜訊電晶體及其製法

Country Status (3)

Country Link
US (1) US8076228B2 (zh)
DE (1) DE102008000141B4 (zh)
TW (1) TWI382536B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7651920B2 (en) * 2007-06-29 2010-01-26 Infineon Technologies Ag Noise reduction in semiconductor device using counter-doping
US8143936B2 (en) * 2008-09-12 2012-03-27 Intel Mobile Communications GmbH Application of control signal and forward body-bias signal to an active device
US9171726B2 (en) * 2009-11-06 2015-10-27 Infineon Technologies Ag Low noise semiconductor devices
WO2011140541A2 (en) * 2010-05-07 2011-11-10 The George Washington University Method of 1/f noise level reduction and manipulation in semiconductor based devices
JP5944648B2 (ja) * 2011-10-26 2016-07-05 旭化成エレクトロニクス株式会社 半導体装置の製造方法
US8828834B2 (en) 2012-06-12 2014-09-09 Globalfoundries Inc. Methods of tailoring work function of semiconductor devices with high-k/metal layer gate structures by performing a fluorine implant process
US9184233B2 (en) * 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US9263270B2 (en) 2013-06-06 2016-02-16 Globalfoundries Inc. Method of forming a semiconductor device structure employing fluorine doping and according semiconductor device structure
US9455321B1 (en) * 2015-05-06 2016-09-27 United Microelectronics Corp. Method for fabricating semiconductor device
CN109119326B (zh) 2017-06-22 2022-04-19 联华电子股份有限公司 半导体结构及其制造方法
US10163657B1 (en) * 2017-08-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11676961B2 (en) 2020-11-01 2023-06-13 Texas Instruments Incorporated Semiconductor device with low noise transistor and low temperature coefficient resistor
EP4340038A1 (en) 2022-09-15 2024-03-20 Infineon Technologies AG Transistor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191463B1 (en) * 1997-07-15 2001-02-20 Kabushiki Kaisha Toshiba Apparatus and method of improving an insulating film on a semiconductor device

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748131A (en) 1987-02-06 1988-05-31 The Aerospace Corporation Method for increasing radiation hardness of MOS gate oxides
US5321283A (en) 1991-07-30 1994-06-14 Microwave Technology, Inc. High frequency JFET
US5382533A (en) 1993-06-18 1995-01-17 Micron Semiconductor, Inc. Method of manufacturing small geometry MOS field-effect transistors having improved barrier layer to hot electron injection
US5514902A (en) 1993-09-16 1996-05-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having MOS transistor
US5571734A (en) * 1994-10-03 1996-11-05 Motorola, Inc. Method for forming a fluorinated nitrogen containing dielectric
US5515902A (en) * 1994-11-04 1996-05-14 Hoffman; Robert E. Reinforced shutter panel
JPH08316465A (ja) 1995-05-12 1996-11-29 Matsushita Electron Corp 半導体装置およびその製造方法
US5605848A (en) 1995-12-27 1997-02-25 Chartered Semiconductor Manufacturing Pte Ltd. Dual ion implantation process for gate oxide improvement
US5767558A (en) 1996-05-10 1998-06-16 Integrated Device Technology, Inc. Structures for preventing gate oxide degradation
US20020125479A1 (en) 1996-12-09 2002-09-12 Gunther Lippert MOSFET and method of its fabrication
US6069062A (en) 1997-09-16 2000-05-30 Varian Semiconductor Equipment Associates, Inc. Methods for forming shallow junctions in semiconductor wafers
JP3523151B2 (ja) 1999-09-17 2004-04-26 Ｎｅｃエレクトロニクス株式会社 Ｍｏｓトランジスタの製造方法
KR100305681B1 (ko) 1999-10-04 2001-11-02 윤종용 반도체소자 및 그 제조방법
US6713360B2 (en) 2001-12-28 2004-03-30 Texas Instruments Incorporated System for reducing segregation and diffusion of halo implants into highly doped regions
US6826025B2 (en) 2002-05-20 2004-11-30 International Business Machines Corporation Method and apparatus for providing ESD protection and/or noise reduction in an integrated circuit
US20040031970A1 (en) 2002-08-13 2004-02-19 Srinivasan Chakravarthi Process for retarding lateral diffusion of phosphorous
US20040102013A1 (en) 2002-11-27 2004-05-27 Jack Hwang Codoping of source drains using carbon or fluorine ion implants to improve polysilicon depletion
CN1253929C (zh) 2003-03-04 2006-04-26 松下电器产业株式会社 半导体装置及其制造方法
US20040188774A1 (en) 2003-03-31 2004-09-30 Sanyo Electric Co., Ltd. Semiconductor device and method of fabricating semiconductor device
US6847089B2 (en) 2003-04-03 2005-01-25 Texas Instruments Incorporated Gate edge diode leakage reduction
US7018880B2 (en) 2003-12-22 2006-03-28 Texas Instruments Incorporated Method for manufacturing a MOS transistor having reduced 1/f noise
US7208409B2 (en) 2004-03-17 2007-04-24 Texas Instruments Incorporated Integrated circuit metal silicide method
US7485528B2 (en) * 2006-07-14 2009-02-03 Micron Technology, Inc. Method of forming memory devices by performing halogen ion implantation and diffusion processes
US7371648B2 (en) 2006-09-01 2008-05-13 Texas Instruments Incorporated Method for manufacturing a transistor device having an improved breakdown voltage and a method for manufacturing an integrated circuit using the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191463B1 (en) * 1997-07-15 2001-02-20 Kabushiki Kaisha Toshiba Apparatus and method of improving an insulating film on a semiconductor device

Also Published As

Publication number Publication date
US20080179695A1 (en) 2008-07-31
US8076228B2 (en) 2011-12-13
DE102008000141B4 (de) 2014-02-20
DE102008000141A1 (de) 2008-08-07
TW200837951A (en) 2008-09-16

Similar Documents

Publication Publication Date Title
TWI382536B (zh) 低雜訊電晶體及其製法
US7381649B2 (en) Structure for a multiple-gate FET device and a method for its fabrication
JP4782821B2 (ja) 自己整合損傷層を有するデバイス構造体
US20120104498A1 (en) Semiconductor device having localized extremely thin silicon on insulator channel region
US20130126951A1 (en) Method of Fabricating FinFET Device and Structure Thereof
US9269804B2 (en) Gate recessed FDSOI transistor with sandwich of active and etch control layers
US20050212060A1 (en) Semiconductor device and method for manufacturing the same
US9865505B2 (en) Method for reducing N-type FinFET source and drain resistance
US20140027854A1 (en) Fluctuation Resistant FDSOI Transistor with Implanted Subchannel
JP2007180402A (ja) 半導体装置及びその製造方法
US20060189066A1 (en) Semiconductor device having optimized shallow junction geometries and method for fabrication thereof
US20160111322A1 (en) Finfet semiconductor device having local buried oxide
JP2003188373A (ja) 半導体装置およびその製造方法
US6974730B2 (en) Method for fabricating a recessed channel field effect transistor (FET) device
US8728894B2 (en) Method for fabricating an NMOS transistor
US6391728B1 (en) Method of forming a highly localized halo profile to prevent punch-through
JP3123465B2 (ja) Ｍｉｓトランジスタの製造方法
CN103730370A (zh) 提升mosfet性能和nbti的方法和结构
CN109087859B (zh) 一种半导体器件的制造方法
JP2007059812A (ja) 半導体装置およびその製造方法
JP2008098640A (ja) 半導体装置の製造方法
US10553701B2 (en) Semiconductor device with improved narrow width effect and method of making thereof
JP2005026661A (ja) リフレッシュタイムを改善させた半導体素子の製造方法
KR100853982B1 (ko) 3차원 전계효과 트랜지스터 및 그 제조방법
KR101231229B1 (ko) 반도체 소자의 트랜지스터 제조 방법