JPH08316465A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08316465A JPH08316465A JP7114456A JP11445695A JPH08316465A JP H08316465 A JPH08316465 A JP H08316465A JP 7114456 A JP7114456 A JP 7114456A JP 11445695 A JP11445695 A JP 11445695A JP H08316465 A JPH08316465 A JP H08316465A
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- gate insulating
- semiconductor substrate
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- semiconductor device
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Abstract
(57)【要約】
【目的】 ゲート絶縁膜を破壊したりすることなく良好
な生産性で、１／ｆ雑音を低減することのできる半導体
装置を実現する。 【構成】 ｐ型シリコン（１００）基板１にＬＯＣＯＳ
絶縁膜２を形成した後、ゲート絶縁膜３を形成する前の
基板１の表面にフッ素イオンを注入量１×１０12〜１×
１０14ｃｍ-2で注入する。その後、ゲート絶縁膜３を形
成すると同時に、ゲート絶縁膜３形成時の熱処理により
フッ素原子４がゲート絶縁膜３と基板１との界面に拡散
する。その後、ポリシリコンのゲート電極５を形成し、
ｎ型のソース・ドレイン領域６形成のための砒素イオン
注入を行い、最後に、ソース・ドレイン領域６の活性化
のために９００℃、３０分のアニールを窒素ガス雰囲気
で行うと、ゲート絶縁膜３と基板１との界面にフッ素原
子４が固定したＭＯＳＦＥＴを作製できる。
な生産性で、１／ｆ雑音を低減することのできる半導体
装置を実現する。 【構成】 ｐ型シリコン（１００）基板１にＬＯＣＯＳ
絶縁膜２を形成した後、ゲート絶縁膜３を形成する前の
基板１の表面にフッ素イオンを注入量１×１０12〜１×
１０14ｃｍ-2で注入する。その後、ゲート絶縁膜３を形
成すると同時に、ゲート絶縁膜３形成時の熱処理により
フッ素原子４がゲート絶縁膜３と基板１との界面に拡散
する。その後、ポリシリコンのゲート電極５を形成し、
ｎ型のソース・ドレイン領域６形成のための砒素イオン
注入を行い、最後に、ソース・ドレイン領域６の活性化
のために９００℃、３０分のアニールを窒素ガス雰囲気
で行うと、ゲート絶縁膜３と基板１との界面にフッ素原
子４が固定したＭＯＳＦＥＴを作製できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置の一例として固体撮像
装置のアンプ部について、以下に詳細に説明する。ビデ
オカメラに使用されているＣＣＤ固体撮像素子の信号電
荷の検出方法としては、フローティング・ディフュージ
ョン・アンプ(Floating Diffusion Ampli-fier：以下、
「ＦＤＡ」という）法が一般的となっている。図４にＦ
ＤＡ法の回路構成を示す。
装置のアンプ部について、以下に詳細に説明する。ビデ
オカメラに使用されているＣＣＤ固体撮像素子の信号電
荷の検出方法としては、フローティング・ディフュージ
ョン・アンプ(Floating Diffusion Ampli-fier：以下、
「ＦＤＡ」という）法が一般的となっている。図４にＦ
ＤＡ法の回路構成を示す。
【０００３】図４において、７は垂直転送部（ＨＣＣＤ
部）、８はＦＤ（浮遊拡散領域）である。ＦＤＡ法で構
成されたアンプは、ＦＤ８をリセット電位ＶRDにリセッ
トするためのリセットＦＥＴ：ＱR と、２段または３段
のソースフォロワ回路（図４には２段の例を示す）を構
成するＭＯＳＦＥＴ：Ｑ1 〜Ｑ4 とからなる。通常、リ
セットＦＥＴ：ＱR は埋め込み型ＦＥＴで構成し、ソー
スフォロワ回路を構成するＭＯＳＦＥＴ：Ｑ1 〜Ｑ4 は
表面型ＦＥＴで構成されている。
部）、８はＦＤ（浮遊拡散領域）である。ＦＤＡ法で構
成されたアンプは、ＦＤ８をリセット電位ＶRDにリセッ
トするためのリセットＦＥＴ：ＱR と、２段または３段
のソースフォロワ回路（図４には２段の例を示す）を構
成するＭＯＳＦＥＴ：Ｑ1 〜Ｑ4 とからなる。通常、リ
セットＦＥＴ：ＱR は埋め込み型ＦＥＴで構成し、ソー
スフォロワ回路を構成するＭＯＳＦＥＴ：Ｑ1 〜Ｑ4 は
表面型ＦＥＴで構成されている。
【０００４】電荷検出の動作原理としては、ＦＤ８の電
位を一度リセットＦＥＴ：ＱR をオンすることでリセッ
ト電位ＶRDに保ち、その後、リセットＦＥＴ：ＱR をオ
フした状態でＦＤ８に転送された信号電荷を導入して、
その電位変化を２段ソースフォロワ回路を通して出力す
る。ここで、信号電荷をＱS 、センス容量をＣS （ＦＤ
容量＋ＦＥＴ：Ｑ1 のゲート容量＋浮遊容量）、２段ソ
ースフォロワ回路の電圧ゲインをＧV とすると、ＣＣＤ
の信号出力ＶOUT は、次の数１で示される。
位を一度リセットＦＥＴ：ＱR をオンすることでリセッ
ト電位ＶRDに保ち、その後、リセットＦＥＴ：ＱR をオ
フした状態でＦＤ８に転送された信号電荷を導入して、
その電位変化を２段ソースフォロワ回路を通して出力す
る。ここで、信号電荷をＱS 、センス容量をＣS （ＦＤ
容量＋ＦＥＴ：Ｑ1 のゲート容量＋浮遊容量）、２段ソ
ースフォロワ回路の電圧ゲインをＧV とすると、ＣＣＤ
の信号出力ＶOUT は、次の数１で示される。
【０００５】
【数１】ＶOUT ＝ＧV ・ＶS ＝ＧV ・ＱS ／ＣS なお、数１において、ＶS は信号電荷ＱS によるＦＤの
電位変化を示す。図４のＦＤＡ法の出力回路の雑音は、
リセット動作によるリセット雑音、２段ソースフォロワ
回路を構成するＦＥＴの１／ｆ雑音や熱雑音が主成分と
なる。ただし、リセット雑音に関しては、相関２重サン
プリング法を用いることにより除去することが可能であ
り、また熱雑音に関しては、短チャンネルＦＥＴを使用
することによりかなり低減することが可能となる。
電位変化を示す。図４のＦＤＡ法の出力回路の雑音は、
リセット動作によるリセット雑音、２段ソースフォロワ
回路を構成するＦＥＴの１／ｆ雑音や熱雑音が主成分と
なる。ただし、リセット雑音に関しては、相関２重サン
プリング法を用いることにより除去することが可能であ
り、また熱雑音に関しては、短チャンネルＦＥＴを使用
することによりかなり低減することが可能となる。
【０００６】
【発明が解決しようとする課題】したがって、出力回路
雑音を小さくする場合には、最終的に１／ｆ雑音成分の
影響が大きくなり、１／ｆ雑音が固体撮像素子の信号対
雑音（Ｓ／Ｎ）比の向上を阻害する要因となっている。
なお、１／ｆ雑音を低減するには、ＦＥＴの界面準位の
低減が必要であり、その１つの方法として、ゲート電極
形成後に、フッ素イオンをイオン注入法を用いてゲート
電極中に注入し、拡散させてゲート絶縁膜と基板との界
面にフッ素原子を導入する方法があるが、この方法で
は、基板中にある欠陥のフッ素原子のトラップ機能はほ
とんどないため、基板中にフッ素原子はほとんど存在し
ない。この場合、１×１０15ｃｍ-2以上の注入量でない
と界面準位の低下が図れないため、フッ素イオン注入時
にイオンビームによるチャージアップでゲート絶縁膜の
破壊が生じたり、注入量が大きいため処理時間が長くな
り、生産性が悪いという問題があった。
雑音を小さくする場合には、最終的に１／ｆ雑音成分の
影響が大きくなり、１／ｆ雑音が固体撮像素子の信号対
雑音（Ｓ／Ｎ）比の向上を阻害する要因となっている。
なお、１／ｆ雑音を低減するには、ＦＥＴの界面準位の
低減が必要であり、その１つの方法として、ゲート電極
形成後に、フッ素イオンをイオン注入法を用いてゲート
電極中に注入し、拡散させてゲート絶縁膜と基板との界
面にフッ素原子を導入する方法があるが、この方法で
は、基板中にある欠陥のフッ素原子のトラップ機能はほ
とんどないため、基板中にフッ素原子はほとんど存在し
ない。この場合、１×１０15ｃｍ-2以上の注入量でない
と界面準位の低下が図れないため、フッ素イオン注入時
にイオンビームによるチャージアップでゲート絶縁膜の
破壊が生じたり、注入量が大きいため処理時間が長くな
り、生産性が悪いという問題があった。
【０００７】この発明の目的は、ゲート絶縁膜を破壊し
たりすることなく良好な生産性で、１／ｆ雑音を低減す
ることのできる半導体装置およびその製造方法を提供す
ることである。
たりすることなく良好な生産性で、１／ｆ雑音を低減す
ることのできる半導体装置およびその製造方法を提供す
ることである。
【０００８】
【課題を解決するための手段】請求項１記載の半導体装
置は、半導体基板表面にソース・ドレイン領域を形成
し、半導体基板上にゲート絶縁膜を介してゲート電極を
形成した半導体装置であって、半導体基板表面，ゲート
絶縁膜中またはゲート絶縁膜と半導体基板との界面にフ
ッ素イオンをイオン注入法により注入量１×１０12〜１
×１０14ｃｍ-2で注入を行い、その後の熱処理によりゲ
ート絶縁膜と半導体基板との界面にフッ素原子を固定し
たことを特徴とする。
置は、半導体基板表面にソース・ドレイン領域を形成
し、半導体基板上にゲート絶縁膜を介してゲート電極を
形成した半導体装置であって、半導体基板表面，ゲート
絶縁膜中またはゲート絶縁膜と半導体基板との界面にフ
ッ素イオンをイオン注入法により注入量１×１０12〜１
×１０14ｃｍ-2で注入を行い、その後の熱処理によりゲ
ート絶縁膜と半導体基板との界面にフッ素原子を固定し
たことを特徴とする。
【０００９】請求項２記載の半導体装置の製造方法は、
半導体基板表面にソース・ドレイン領域を形成し、半導
体基板上にゲート絶縁膜を介してゲート電極を形成した
半導体装置の製造方法であって、ゲート絶縁膜を形成す
る前に、半導体基板表面にフッ素イオンをイオン注入法
により注入量１×１０12〜１×１０14ｃｍ-2で注入を行
い、その後の熱処理によりゲート絶縁膜と半導体基板と
の界面にフッ素原子を拡散させることを特徴とする。
半導体基板表面にソース・ドレイン領域を形成し、半導
体基板上にゲート絶縁膜を介してゲート電極を形成した
半導体装置の製造方法であって、ゲート絶縁膜を形成す
る前に、半導体基板表面にフッ素イオンをイオン注入法
により注入量１×１０12〜１×１０14ｃｍ-2で注入を行
い、その後の熱処理によりゲート絶縁膜と半導体基板と
の界面にフッ素原子を拡散させることを特徴とする。
【００１０】請求項３記載の半導体装置の製造方法は、
半導体基板表面にソース・ドレイン領域を形成し、半導
体基板上にゲート絶縁膜を介してゲート電極を形成した
半導体装置の製造方法であって、ゲート絶縁膜中にフッ
素イオンをイオン注入法により注入量１×１０12〜１×
１０14ｃｍ-2で注入を行い、その後の熱処理によりゲー
ト絶縁膜と半導体基板との界面にフッ素原子を拡散させ
ることを特徴とする。
半導体基板表面にソース・ドレイン領域を形成し、半導
体基板上にゲート絶縁膜を介してゲート電極を形成した
半導体装置の製造方法であって、ゲート絶縁膜中にフッ
素イオンをイオン注入法により注入量１×１０12〜１×
１０14ｃｍ-2で注入を行い、その後の熱処理によりゲー
ト絶縁膜と半導体基板との界面にフッ素原子を拡散させ
ることを特徴とする。
【００１１】請求項４記載の半導体装置の製造方法は、
半導体基板表面にソース・ドレイン領域を形成し、半導
体基板上にゲート絶縁膜を介してゲート電極を形成した
半導体装置の製造方法であって、ゲート絶縁膜と半導体
基板との界面にフッ素イオンをイオン注入法により注入
量１×１０12〜１×１０14ｃｍ-2で注入を行い、その後
の熱処理によりゲート絶縁膜と半導体基板との界面にフ
ッ素原子を拡散させることを特徴とする。
半導体基板表面にソース・ドレイン領域を形成し、半導
体基板上にゲート絶縁膜を介してゲート電極を形成した
半導体装置の製造方法であって、ゲート絶縁膜と半導体
基板との界面にフッ素イオンをイオン注入法により注入
量１×１０12〜１×１０14ｃｍ-2で注入を行い、その後
の熱処理によりゲート絶縁膜と半導体基板との界面にフ
ッ素原子を拡散させることを特徴とする。
【００１２】請求項５記載の半導体装置の製造方法は、
半導体基板表面にソース・ドレイン領域を形成し、半導
体基板上にゲート絶縁膜を介してゲート電極を形成した
半導体装置の製造方法であって、ゲート絶縁膜はフッ素
原子を含有したガスを添加して形成することを特徴とす
る。請求項６記載の半導体装置の製造方法は、半導体基
板上に、アレイ状に配列したフォトダイオードおよび垂
直転送部と、信号電荷を電圧に変換するためにＭＯＳＦ
ＥＴを含むアンプ部とを備えた半導体装置の製造方法で
あって、ＭＯＳＦＥＴのゲート絶縁膜を形成する前に、
半導体基板表面にフッ素イオンをイオン注入法により注
入量１×１０12〜１×１０14ｃｍ-2で注入を行い、その
後の熱処理によりゲート絶縁膜と半導体基板との界面に
フッ素原子を拡散させることを特徴とする。
半導体基板表面にソース・ドレイン領域を形成し、半導
体基板上にゲート絶縁膜を介してゲート電極を形成した
半導体装置の製造方法であって、ゲート絶縁膜はフッ素
原子を含有したガスを添加して形成することを特徴とす
る。請求項６記載の半導体装置の製造方法は、半導体基
板上に、アレイ状に配列したフォトダイオードおよび垂
直転送部と、信号電荷を電圧に変換するためにＭＯＳＦ
ＥＴを含むアンプ部とを備えた半導体装置の製造方法で
あって、ＭＯＳＦＥＴのゲート絶縁膜を形成する前に、
半導体基板表面にフッ素イオンをイオン注入法により注
入量１×１０12〜１×１０14ｃｍ-2で注入を行い、その
後の熱処理によりゲート絶縁膜と半導体基板との界面に
フッ素原子を拡散させることを特徴とする。
【００１３】請求項７記載の半導体装置の製造方法は、
半導体基板上に、アレイ状に配列したフォトダイオード
および垂直転送部と、信号電荷を電圧に変換するために
ＭＯＳＦＥＴを含むアンプ部とを備えた半導体装置の製
造方法であって、ＭＯＳＦＥＴのゲート絶縁膜形成後で
ゲート電極を形成する前に、またはゲート電極を形成し
た後に、ゲート絶縁膜中にフッ素イオンをイオン注入法
により注入量１×１０ 12〜１×１０14ｃｍ-2で注入を行
い、その後の熱処理によりゲート絶縁膜と半導体基板と
の界面にフッ素原子を拡散させることを特徴とする。
半導体基板上に、アレイ状に配列したフォトダイオード
および垂直転送部と、信号電荷を電圧に変換するために
ＭＯＳＦＥＴを含むアンプ部とを備えた半導体装置の製
造方法であって、ＭＯＳＦＥＴのゲート絶縁膜形成後で
ゲート電極を形成する前に、またはゲート電極を形成し
た後に、ゲート絶縁膜中にフッ素イオンをイオン注入法
により注入量１×１０ 12〜１×１０14ｃｍ-2で注入を行
い、その後の熱処理によりゲート絶縁膜と半導体基板と
の界面にフッ素原子を拡散させることを特徴とする。
【００１４】請求項８記載の半導体装置の製造方法は、
半導体基板上に、アレイ状に配列したフォトダイオード
および垂直転送部と、信号電荷を電圧に変換するために
ＭＯＳＦＥＴを含むアンプ部とを備えた半導体装置の製
造方法であって、ＭＯＳＦＥＴのゲート絶縁膜形成後で
ゲート電極を形成する前に、またはゲート電極を形成し
た後に、ゲート絶縁膜と半導体基板との界面にフッ素イ
オンをイオン注入法により注入量１×１０12〜１×１０
14ｃｍ-2で注入を行い、その後の熱処理によりゲート絶
縁膜と半導体基板との界面にフッ素原子を拡散させるこ
とを特徴とする。
半導体基板上に、アレイ状に配列したフォトダイオード
および垂直転送部と、信号電荷を電圧に変換するために
ＭＯＳＦＥＴを含むアンプ部とを備えた半導体装置の製
造方法であって、ＭＯＳＦＥＴのゲート絶縁膜形成後で
ゲート電極を形成する前に、またはゲート電極を形成し
た後に、ゲート絶縁膜と半導体基板との界面にフッ素イ
オンをイオン注入法により注入量１×１０12〜１×１０
14ｃｍ-2で注入を行い、その後の熱処理によりゲート絶
縁膜と半導体基板との界面にフッ素原子を拡散させるこ
とを特徴とする。
【００１５】請求項９記載の半導体装置の製造方法は、
半導体基板上に、アレイ状に配列したフォトダイオード
および垂直転送部と、信号電荷を電圧に変換するために
ＭＯＳＦＥＴを含むアンプ部とを備えた半導体装置の製
造方法であって、ＭＯＳＦＥＴのゲート絶縁膜はフッ素
原子を含有したガスを添加して形成することを特徴とす
る。
半導体基板上に、アレイ状に配列したフォトダイオード
および垂直転送部と、信号電荷を電圧に変換するために
ＭＯＳＦＥＴを含むアンプ部とを備えた半導体装置の製
造方法であって、ＭＯＳＦＥＴのゲート絶縁膜はフッ素
原子を含有したガスを添加して形成することを特徴とす
る。
【００１６】
【作用】この発明の半導体装置およびその製造方法によ
れば、ＭＯＳＦＥＴのゲート絶縁膜を形成する前に、半
導体基板表面にフッ素イオンをイオン注入法により注入
量１×１０12〜１×１０14ｃｍ-2で注入し、その後の熱
処理によりゲート絶縁膜と半導体基板との界面にフッ素
原子を拡散させることにより、フッ素原子がゲート絶縁
膜と基板との界面のダングリングボンドを埋めるため、
界面準位が低下し、その結果、ＭＯＳＦＥＴの１／ｆ雑
音が減少する。また、ゲート絶縁膜を形成する前にイオ
ン注入を行うため、ゲート絶縁膜を破壊することなく、
注入量も少なくてすみ、フッ素イオン注入は従来の中電
流注入機で注入可能であり、処理時間も短くできる。な
お、ゲート絶縁膜と基板との界面にフッ素原子を固定す
るために、注入量が１×１０12ｃｍ-2以上であれば界面
準位低減の効果はある。
れば、ＭＯＳＦＥＴのゲート絶縁膜を形成する前に、半
導体基板表面にフッ素イオンをイオン注入法により注入
量１×１０12〜１×１０14ｃｍ-2で注入し、その後の熱
処理によりゲート絶縁膜と半導体基板との界面にフッ素
原子を拡散させることにより、フッ素原子がゲート絶縁
膜と基板との界面のダングリングボンドを埋めるため、
界面準位が低下し、その結果、ＭＯＳＦＥＴの１／ｆ雑
音が減少する。また、ゲート絶縁膜を形成する前にイオ
ン注入を行うため、ゲート絶縁膜を破壊することなく、
注入量も少なくてすみ、フッ素イオン注入は従来の中電
流注入機で注入可能であり、処理時間も短くできる。な
お、ゲート絶縁膜と基板との界面にフッ素原子を固定す
るために、注入量が１×１０12ｃｍ-2以上であれば界面
準位低減の効果はある。
【００１７】また、ゲート絶縁膜を形成した後に、ゲー
ト絶縁膜中またはゲート絶縁膜と半導体基板との界面に
フッ素イオンをイオン注入法により注入量１×１０12〜
１×１０14ｃｍ-2で注入し、その後の熱処理によりゲー
ト絶縁膜と半導体基板との界面にフッ素原子を拡散させ
ることにより、フッ素原子がゲート絶縁膜と基板との界
面のダングリングボンドを埋めるため、界面準位が低下
し、その結果、ＭＯＳＦＥＴの１／ｆ雑音が減少する。
また、フッ素イオン注入量は注入欠陥を避けるために１
×１０14ｃｍ-2以下にしている。このため、フッ素イオ
ン注入は従来の中電流注入機で注入可能であり、処理時
間も短く、注入時のイオンビームによるチャージアップ
でのゲート絶縁膜の破壊も避けることができる。なお、
ゲート絶縁膜と基板との界面にフッ素原子を固定するた
めに、注入量が１×１０12ｃｍ-2以上であれば界面準位
低減の効果はある。
ト絶縁膜中またはゲート絶縁膜と半導体基板との界面に
フッ素イオンをイオン注入法により注入量１×１０12〜
１×１０14ｃｍ-2で注入し、その後の熱処理によりゲー
ト絶縁膜と半導体基板との界面にフッ素原子を拡散させ
ることにより、フッ素原子がゲート絶縁膜と基板との界
面のダングリングボンドを埋めるため、界面準位が低下
し、その結果、ＭＯＳＦＥＴの１／ｆ雑音が減少する。
また、フッ素イオン注入量は注入欠陥を避けるために１
×１０14ｃｍ-2以下にしている。このため、フッ素イオ
ン注入は従来の中電流注入機で注入可能であり、処理時
間も短く、注入時のイオンビームによるチャージアップ
でのゲート絶縁膜の破壊も避けることができる。なお、
ゲート絶縁膜と基板との界面にフッ素原子を固定するた
めに、注入量が１×１０12ｃｍ-2以上であれば界面準位
低減の効果はある。
【００１８】また、ゲート絶縁膜をフッ素原子を含有し
たガスを添加して形成することにより、ゲート絶縁膜と
基板との界面にフッ素原子を導入でき、フッ素原子がゲ
ート絶縁膜と基板との界面のダングリングボンドを埋め
るため、界面準位が低下し、その結果、ＭＯＳＦＥＴの
１／ｆ雑音が減少する。また、フッ素イオン注入を行わ
ないため、ゲート絶縁膜を破壊することなく、処理時間
も短くできる。
たガスを添加して形成することにより、ゲート絶縁膜と
基板との界面にフッ素原子を導入でき、フッ素原子がゲ
ート絶縁膜と基板との界面のダングリングボンドを埋め
るため、界面準位が低下し、その結果、ＭＯＳＦＥＴの
１／ｆ雑音が減少する。また、フッ素イオン注入を行わ
ないため、ゲート絶縁膜を破壊することなく、処理時間
も短くできる。
【００１９】
【実施例】まず、この発明の第１の実施例について図１
を参照しながら説明する。図１はこの発明の第１の実施
例の半導体装置の製造方法を示す工程順断面図である。
図１（ａ）に示すように、ｐ型シリコン（１００）基板
１にＬＯＣＯＳ絶縁膜２を形成する。つぎに、図１
（ｂ）に示すように、ゲート絶縁膜３を形成する前の基
板１の表面にフッ素イオンを加速エネルギーが３０ｋｅ
Ｖで注入量５×１０ 13ｃｍ-2注入する（矢印Ｆ）。つぎ
に、図１（ｃ）に示すように、ゲート絶縁膜３を形成す
ると同時に、ゲート絶縁膜３形成時の熱処理によりフッ
素原子４がゲート絶縁膜３と基板１との界面に拡散す
る。その後、ポリシリコンのゲート電極５を形成する。
つぎに、図１（ｄ）に示すように、ゲート電極５をセル
フアラインマスクとしてｎ型のソース・ドレイン領域６
形成のための砒素イオン注入（矢印Ａｓ）を行い、最後
に、ソース・ドレイン領域６の活性化のために９００
℃、３０分のアニールを窒素ガス雰囲気で行うと、ゲー
ト絶縁膜３と基板１との界面にフッ素原子４が固定した
ＭＯＳＦＥＴ構造を作製することができる。
を参照しながら説明する。図１はこの発明の第１の実施
例の半導体装置の製造方法を示す工程順断面図である。
図１（ａ）に示すように、ｐ型シリコン（１００）基板
１にＬＯＣＯＳ絶縁膜２を形成する。つぎに、図１
（ｂ）に示すように、ゲート絶縁膜３を形成する前の基
板１の表面にフッ素イオンを加速エネルギーが３０ｋｅ
Ｖで注入量５×１０ 13ｃｍ-2注入する（矢印Ｆ）。つぎ
に、図１（ｃ）に示すように、ゲート絶縁膜３を形成す
ると同時に、ゲート絶縁膜３形成時の熱処理によりフッ
素原子４がゲート絶縁膜３と基板１との界面に拡散す
る。その後、ポリシリコンのゲート電極５を形成する。
つぎに、図１（ｄ）に示すように、ゲート電極５をセル
フアラインマスクとしてｎ型のソース・ドレイン領域６
形成のための砒素イオン注入（矢印Ａｓ）を行い、最後
に、ソース・ドレイン領域６の活性化のために９００
℃、３０分のアニールを窒素ガス雰囲気で行うと、ゲー
ト絶縁膜３と基板１との界面にフッ素原子４が固定した
ＭＯＳＦＥＴ構造を作製することができる。
【００２０】以上のようにこの第１の実施例によれば、
ＭＯＳＦＥＴのゲート絶縁膜３を形成する前に、基板１
表面にフッ素イオンをイオン注入法により注入し、その
後の熱処理によりゲート絶縁膜３と基板１との界面にフ
ッ素原子４を拡散させることにより、フッ素原子４がゲ
ート絶縁膜３と基板１との界面のダングリングボンドを
埋めるため、界面準位が低下し、その結果、ＭＯＳＦＥ
Ｔの１／ｆ雑音が減少する。また、ゲート絶縁膜３を形
成する前にイオン注入を行うため、ゲート絶縁膜３を破
壊することなく、また、フッ素イオン注入量は５×１０
13ｃｍ-2としたが、１×１０14ｃｍ-2以下の少ない注入
量ですみ、フッ素イオン注入は従来の中電流注入機で注
入可能であり、処理時間も短くでき、生産性を向上する
ことができる。なお、ゲート絶縁膜３と基板１との界面
にフッ素原子を固定するために、注入量が１×１０12ｃ
ｍ-2以上であれば界面準位低減の効果はある。
ＭＯＳＦＥＴのゲート絶縁膜３を形成する前に、基板１
表面にフッ素イオンをイオン注入法により注入し、その
後の熱処理によりゲート絶縁膜３と基板１との界面にフ
ッ素原子４を拡散させることにより、フッ素原子４がゲ
ート絶縁膜３と基板１との界面のダングリングボンドを
埋めるため、界面準位が低下し、その結果、ＭＯＳＦＥ
Ｔの１／ｆ雑音が減少する。また、ゲート絶縁膜３を形
成する前にイオン注入を行うため、ゲート絶縁膜３を破
壊することなく、また、フッ素イオン注入量は５×１０
13ｃｍ-2としたが、１×１０14ｃｍ-2以下の少ない注入
量ですみ、フッ素イオン注入は従来の中電流注入機で注
入可能であり、処理時間も短くでき、生産性を向上する
ことができる。なお、ゲート絶縁膜３と基板１との界面
にフッ素原子を固定するために、注入量が１×１０12ｃ
ｍ-2以上であれば界面準位低減の効果はある。
【００２１】つぎに、この発明の第２の実施例について
図２を参照しながら説明する。図２はこの発明の第２の
実施例の半導体装置の製造方法を示す工程順断面図であ
る。図２（ａ）に示すように、ｐ型シリコン（１００）
基板１にＬＯＣＯＳ絶縁膜２を形成後、ゲート絶縁膜３
をパイロ酸化法で約５０ｎｍ堆積する。その後、図２
（ｂ）に示すように、フッ素イオンをゲート絶縁膜３上
から加速エネルギーが１５ｋｅＶで注入量５×１０13ｃ
ｍ-2注入する（矢印Ｆ）。これにより、フッ素原子４は
ゲート絶縁膜３中に注入される。その後、図２（ｃ）に
示すように、ポリシリコンのゲート電極５を形成する。
最後に、図２（ｄ）に示すように、ｎ型のソース・ドレ
イン形成のために注入量が１×１０15ｃｍ-2の砒素イオ
ン注入（矢印Ａｓ）を行い、ｎ型のソース・ドレイン領
域６を形成し、ソース・ドレイン領域６の活性化のため
に窒素雰囲気で９００℃、３０分の熱処理を行う。この
ソース・ドレイン領域６の活性化のための熱処理時に、
フッ素原子４がゲート絶縁膜３と基板１との界面に拡散
し、ゲート絶縁膜３と基板１との界面にフッ素原子４が
固定したＭＯＳＦＥＴ構造を作製することができる。
図２を参照しながら説明する。図２はこの発明の第２の
実施例の半導体装置の製造方法を示す工程順断面図であ
る。図２（ａ）に示すように、ｐ型シリコン（１００）
基板１にＬＯＣＯＳ絶縁膜２を形成後、ゲート絶縁膜３
をパイロ酸化法で約５０ｎｍ堆積する。その後、図２
（ｂ）に示すように、フッ素イオンをゲート絶縁膜３上
から加速エネルギーが１５ｋｅＶで注入量５×１０13ｃ
ｍ-2注入する（矢印Ｆ）。これにより、フッ素原子４は
ゲート絶縁膜３中に注入される。その後、図２（ｃ）に
示すように、ポリシリコンのゲート電極５を形成する。
最後に、図２（ｄ）に示すように、ｎ型のソース・ドレ
イン形成のために注入量が１×１０15ｃｍ-2の砒素イオ
ン注入（矢印Ａｓ）を行い、ｎ型のソース・ドレイン領
域６を形成し、ソース・ドレイン領域６の活性化のため
に窒素雰囲気で９００℃、３０分の熱処理を行う。この
ソース・ドレイン領域６の活性化のための熱処理時に、
フッ素原子４がゲート絶縁膜３と基板１との界面に拡散
し、ゲート絶縁膜３と基板１との界面にフッ素原子４が
固定したＭＯＳＦＥＴ構造を作製することができる。
【００２２】以上のようにこの第２の実施例によれば、
ゲート絶縁膜３中にフッ素イオンをイオン注入法により
注入し、その後の熱処理によりゲート絶縁膜３と基板１
との界面にフッ素原子４を拡散させることにより、フッ
素原子４がゲート絶縁膜３と基板１との界面のダングリ
ングボンドを埋めるため、界面準位が低下し、その結
果、ＭＯＳＦＥＴの１／ｆ雑音が減少する。また、フッ
素イオン注入量は５×１０13ｃｍ-2としたが、フッ素イ
オン注入量はゲート絶縁膜３の破壊等の注入欠陥を避け
るために１×１０14ｃｍ-2以下であればよい。このた
め、フッ素イオン注入は従来の中電流注入機で注入可能
であり、処理時間も短く、生産性を向上することができ
る。なお、ゲート絶縁膜３と基板１との界面にフッ素原
子を固定するために、注入量が１×１０12ｃｍ-2以上で
あれば界面準位低減の効果はある。
ゲート絶縁膜３中にフッ素イオンをイオン注入法により
注入し、その後の熱処理によりゲート絶縁膜３と基板１
との界面にフッ素原子４を拡散させることにより、フッ
素原子４がゲート絶縁膜３と基板１との界面のダングリ
ングボンドを埋めるため、界面準位が低下し、その結
果、ＭＯＳＦＥＴの１／ｆ雑音が減少する。また、フッ
素イオン注入量は５×１０13ｃｍ-2としたが、フッ素イ
オン注入量はゲート絶縁膜３の破壊等の注入欠陥を避け
るために１×１０14ｃｍ-2以下であればよい。このた
め、フッ素イオン注入は従来の中電流注入機で注入可能
であり、処理時間も短く、生産性を向上することができ
る。なお、ゲート絶縁膜３と基板１との界面にフッ素原
子を固定するために、注入量が１×１０12ｃｍ-2以上で
あれば界面準位低減の効果はある。
【００２３】つぎに、この発明の第３の実施例について
図３を参照しながら説明する。図３はこの発明の第３の
実施例の半導体装置の製造方法を示す工程順断面図であ
る。図３（ａ）に示すように、ｐ型シリコン（１００）
基板１にＬＯＣＯＳ絶縁膜２を形成後、ゲート絶縁膜３
をパイロ酸化法で約５０ｎｍ堆積する。その後、図３
（ｂ）に示すように、フッ素イオンをゲート絶縁膜３上
から加速エネルギーが３０ｋｅＶで注入量５×１０13ｃ
ｍ-2注入する（矢印Ｆ）。これにより、フッ素原子４が
ゲート絶縁膜３と基板１との界面に注入される。その
後、図３（ｃ）に示すように、ポリシリコンのゲート電
極５を形成する。最後に、図３（ｄ）に示すように、ｎ
型のソース・ドレイン領域６形成のために注入量が１×
１０15ｃｍ -2の砒素イオン注入（矢印Ａｓ）を行い、ｎ
型のソース・ドレイン領域６を形成し、そしてソース・
ドレイン領域６の活性化のために窒素雰囲気で９００
℃、３０分の熱処理を行う。このソース・ドレイン領域
６の活性化のための熱処理時に、フッ素原子４がゲート
絶縁膜３と基板１との界面に固定する。
図３を参照しながら説明する。図３はこの発明の第３の
実施例の半導体装置の製造方法を示す工程順断面図であ
る。図３（ａ）に示すように、ｐ型シリコン（１００）
基板１にＬＯＣＯＳ絶縁膜２を形成後、ゲート絶縁膜３
をパイロ酸化法で約５０ｎｍ堆積する。その後、図３
（ｂ）に示すように、フッ素イオンをゲート絶縁膜３上
から加速エネルギーが３０ｋｅＶで注入量５×１０13ｃ
ｍ-2注入する（矢印Ｆ）。これにより、フッ素原子４が
ゲート絶縁膜３と基板１との界面に注入される。その
後、図３（ｃ）に示すように、ポリシリコンのゲート電
極５を形成する。最後に、図３（ｄ）に示すように、ｎ
型のソース・ドレイン領域６形成のために注入量が１×
１０15ｃｍ -2の砒素イオン注入（矢印Ａｓ）を行い、ｎ
型のソース・ドレイン領域６を形成し、そしてソース・
ドレイン領域６の活性化のために窒素雰囲気で９００
℃、３０分の熱処理を行う。このソース・ドレイン領域
６の活性化のための熱処理時に、フッ素原子４がゲート
絶縁膜３と基板１との界面に固定する。
【００２４】以上のようにこの第３の実施例によれば、
ゲート絶縁膜３と基板１との界面にフッ素イオンをイオ
ン注入法により注入し、その後の熱処理によりゲート絶
縁膜３と基板１との界面にフッ素原子４を拡散させるこ
とにより、フッ素原子４がゲート絶縁膜３と基板１との
界面のダングリングボンドを埋めるため、界面準位が低
下し、その結果、ＭＯＳＦＥＴの１／ｆ雑音が減少す
る。また、フッ素イオン注入量は５×１０13ｃｍ-2とし
たが、第２の実施例同様、１×１０12ｃｍ-2以上で１×
１０14ｃｍ-2以下であれば、界面準位低減の効果は得ら
れ、かつゲート絶縁膜３の破壊等の注入欠陥も避けら
れ、処理時間も短く、生産性を向上することができる。
ゲート絶縁膜３と基板１との界面にフッ素イオンをイオ
ン注入法により注入し、その後の熱処理によりゲート絶
縁膜３と基板１との界面にフッ素原子４を拡散させるこ
とにより、フッ素原子４がゲート絶縁膜３と基板１との
界面のダングリングボンドを埋めるため、界面準位が低
下し、その結果、ＭＯＳＦＥＴの１／ｆ雑音が減少す
る。また、フッ素イオン注入量は５×１０13ｃｍ-2とし
たが、第２の実施例同様、１×１０12ｃｍ-2以上で１×
１０14ｃｍ-2以下であれば、界面準位低減の効果は得ら
れ、かつゲート絶縁膜３の破壊等の注入欠陥も避けら
れ、処理時間も短く、生産性を向上することができる。
【００２５】上記実施例において製造した半導体装置
は、基板１中に直接少量であるが、フッ素原子を導入し
ているため、基板１中の欠陥もトラップ可能である。ま
た、第２および第３の実施例では、フッ素イオンの注入
を、ゲート絶縁膜３の形成後でポリシリコンのゲート電
極５を形成する前に行ったが、ゲート電極５を形成した
後に行ってもよい。
は、基板１中に直接少量であるが、フッ素原子を導入し
ているため、基板１中の欠陥もトラップ可能である。ま
た、第２および第３の実施例では、フッ素イオンの注入
を、ゲート絶縁膜３の形成後でポリシリコンのゲート電
極５を形成する前に行ったが、ゲート電極５を形成した
後に行ってもよい。
【００２６】また、第１，第２，第３の実施例におい
て、フッ素イオン注入する代わりに、第４の実施例とし
て、ゲート絶縁膜３を形成するに際し、三フッ化窒素
（ＮＦ3）ガスのようにフッ素原子を含有したガスを添
加してゲート絶縁膜３を形成しても、界面準位の低減に
は効果があり、１／ｆ雑音の低減を図ることが可能であ
り、また、フッ素イオン注入を行わないため、ゲート絶
縁膜３の破壊等の注入欠陥も避けられ、処理時間も短
く、生産性を向上することができる。
て、フッ素イオン注入する代わりに、第４の実施例とし
て、ゲート絶縁膜３を形成するに際し、三フッ化窒素
（ＮＦ3）ガスのようにフッ素原子を含有したガスを添
加してゲート絶縁膜３を形成しても、界面準位の低減に
は効果があり、１／ｆ雑音の低減を図ることが可能であ
り、また、フッ素イオン注入を行わないため、ゲート絶
縁膜３の破壊等の注入欠陥も避けられ、処理時間も短
く、生産性を向上することができる。
【００２７】なお、上記実施例においては、単体ＭＯＳ
ＦＥＴ構造のトランジスタを例として説明したが、固体
撮像装置のアンプ部のソースフォロワ回路のＦＥＴの作
製に適用することにより、ＦＥＴの１／ｆ雑音を低減
し、固体撮像装置のＳ／Ｎ改善を図ることができる。
ＦＥＴ構造のトランジスタを例として説明したが、固体
撮像装置のアンプ部のソースフォロワ回路のＦＥＴの作
製に適用することにより、ＦＥＴの１／ｆ雑音を低減
し、固体撮像装置のＳ／Ｎ改善を図ることができる。
【００２８】
【発明の効果】以上のようにこの発明は、ＭＯＳＦＥＴ
のゲート絶縁膜を形成する前に、半導体基板表面にフッ
素イオンをイオン注入法により注入量１×１０12〜１×
１０14ｃｍ-2で注入し、その後の熱処理によりゲート絶
縁膜と半導体基板との界面にフッ素原子を拡散させるこ
とにより、フッ素原子がゲート絶縁膜と基板との界面の
ダングリングボンドを埋めるため、界面準位が低下し、
その結果、ＭＯＳＦＥＴの１／ｆ雑音が減少する。ま
た、ゲート絶縁膜を形成する前にイオン注入を行うた
め、ゲート絶縁膜を破壊することなく、注入量も少なく
てすみ、フッ素イオン注入は従来の中電流注入機で注入
可能であり、処理時間も短くでき、生産性を向上するこ
とができる。なお、ゲート絶縁膜と基板との界面にフッ
素原子を固定するために、注入量が１×１０12ｃｍ-2以
上であれば界面準位低減の効果はある。
のゲート絶縁膜を形成する前に、半導体基板表面にフッ
素イオンをイオン注入法により注入量１×１０12〜１×
１０14ｃｍ-2で注入し、その後の熱処理によりゲート絶
縁膜と半導体基板との界面にフッ素原子を拡散させるこ
とにより、フッ素原子がゲート絶縁膜と基板との界面の
ダングリングボンドを埋めるため、界面準位が低下し、
その結果、ＭＯＳＦＥＴの１／ｆ雑音が減少する。ま
た、ゲート絶縁膜を形成する前にイオン注入を行うた
め、ゲート絶縁膜を破壊することなく、注入量も少なく
てすみ、フッ素イオン注入は従来の中電流注入機で注入
可能であり、処理時間も短くでき、生産性を向上するこ
とができる。なお、ゲート絶縁膜と基板との界面にフッ
素原子を固定するために、注入量が１×１０12ｃｍ-2以
上であれば界面準位低減の効果はある。
【００２９】また、ゲート絶縁膜を形成した後に、ゲー
ト絶縁膜中またはゲート絶縁膜と半導体基板との界面に
フッ素イオンをイオン注入法により注入量１×１０12〜
１×１０14ｃｍ-2で注入し、その後の熱処理によりゲー
ト絶縁膜と半導体基板との界面にフッ素原子を拡散させ
ることにより、フッ素原子がゲート絶縁膜と基板との界
面のダングリングボンドを埋めるため、界面準位が低下
し、その結果、ＭＯＳＦＥＴの１／ｆ雑音が減少する。
また、フッ素イオン注入量は注入欠陥を避けるために１
×１０14ｃｍ-2以下にしている。このため、フッ素イオ
ン注入は従来の中電流注入機で注入可能であり、処理時
間も短く、注入時のイオンビームによるチャージアップ
でのゲート絶縁膜の破壊も避けることができ、生産性を
向上することができる。なお、ゲート絶縁膜と基板との
界面にフッ素原子を固定するために、注入量が１×１０
12ｃｍ-2以上であれば界面準位低減の効果はある。
ト絶縁膜中またはゲート絶縁膜と半導体基板との界面に
フッ素イオンをイオン注入法により注入量１×１０12〜
１×１０14ｃｍ-2で注入し、その後の熱処理によりゲー
ト絶縁膜と半導体基板との界面にフッ素原子を拡散させ
ることにより、フッ素原子がゲート絶縁膜と基板との界
面のダングリングボンドを埋めるため、界面準位が低下
し、その結果、ＭＯＳＦＥＴの１／ｆ雑音が減少する。
また、フッ素イオン注入量は注入欠陥を避けるために１
×１０14ｃｍ-2以下にしている。このため、フッ素イオ
ン注入は従来の中電流注入機で注入可能であり、処理時
間も短く、注入時のイオンビームによるチャージアップ
でのゲート絶縁膜の破壊も避けることができ、生産性を
向上することができる。なお、ゲート絶縁膜と基板との
界面にフッ素原子を固定するために、注入量が１×１０
12ｃｍ-2以上であれば界面準位低減の効果はある。
【００３０】また、ゲート絶縁膜をフッ素原子を含有し
たガスを添加して形成することにより、ゲート絶縁膜と
基板との界面にフッ素原子を導入でき、フッ素原子がゲ
ート絶縁膜と基板との界面のダングリングボンドを埋め
るため、界面準位が低下し、その結果、ＭＯＳＦＥＴの
１／ｆ雑音が減少する。また、フッ素イオン注入を行わ
ないため、ゲート絶縁膜を破壊することなく、処理時間
も短くでき、生産性を向上することができる。
たガスを添加して形成することにより、ゲート絶縁膜と
基板との界面にフッ素原子を導入でき、フッ素原子がゲ
ート絶縁膜と基板との界面のダングリングボンドを埋め
るため、界面準位が低下し、その結果、ＭＯＳＦＥＴの
１／ｆ雑音が減少する。また、フッ素イオン注入を行わ
ないため、ゲート絶縁膜を破壊することなく、処理時間
も短くでき、生産性を向上することができる。
【００３１】さらに、固体撮像装置としての半導体装置
のアンプ部のソースフォロワ回路のＦＥＴの作製に適用
することにより、ＦＥＴの１／ｆ雑音を低減し、固体撮
像装置のＳ／Ｎ改善を図ることができる。
のアンプ部のソースフォロワ回路のＦＥＴの作製に適用
することにより、ＦＥＴの１／ｆ雑音を低減し、固体撮
像装置のＳ／Ｎ改善を図ることができる。
【図１】この発明の第１の実施例の半導体装置の製造方
法を示す工程順断面図である。
法を示す工程順断面図である。
【図２】この発明の第２の実施例の半導体装置の製造方
法を示す工程順断面図である。
法を示す工程順断面図である。
【図３】この発明の第３の実施例の半導体装置の製造方
法を示す工程順断面図である。
法を示す工程順断面図である。
【図４】フローティング・ディフュージョン・アンプ法
による固体撮像装置のアンプ部の構成を示した図であ
る。
による固体撮像装置のアンプ部の構成を示した図であ
る。
１ ｐ型シリコン（１００）基板 ２ ＬＯＣＯＳ絶縁膜 ３ ゲート絶縁膜 ４ フッ素原子 ５ ポリシリコンのゲート電極 ６ ｎ型のソース・ドレイン領域
Claims (9)
- 【請求項１】 半導体基板表面にソース・ドレイン領域
を形成し、前記半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成した半導体装置であって、 前記半導体基板表面，前記ゲート絶縁膜中または前記ゲ
ート絶縁膜と前記半導体基板との界面にフッ素イオンを
イオン注入法により注入量１×１０12〜１×１０14ｃｍ
-2で注入を行い、その後の熱処理により前記ゲート絶縁
膜と前記半導体基板との界面にフッ素原子を固定したこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板表面にソース・ドレイン領域
を形成し、前記半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成した半導体装置の製造方法であって、 前記ゲート絶縁膜を形成する前に、前記半導体基板表面
にフッ素イオンをイオン注入法により注入量１×１０12
〜１×１０14ｃｍ-2で注入を行い、その後の熱処理によ
り前記ゲート絶縁膜と前記半導体基板との界面にフッ素
原子を拡散させることを特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体基板表面にソース・ドレイン領域
を形成し、前記半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成した半導体装置の製造方法であって、 前記ゲート絶縁膜中にフッ素イオンをイオン注入法によ
り注入量１×１０12〜１×１０14ｃｍ-2で注入を行い、
その後の熱処理により前記ゲート絶縁膜と前記半導体基
板との界面にフッ素原子を拡散させることを特徴とする
半導体装置の製造方法。 - 【請求項４】 半導体基板表面にソース・ドレイン領域
を形成し、前記半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成した半導体装置の製造方法であって、 前記ゲート絶縁膜と前記半導体基板との界面にフッ素イ
オンをイオン注入法により注入量１×１０12〜１×１０
14ｃｍ-2で注入を行い、その後の熱処理により前記ゲー
ト絶縁膜と前記半導体基板との界面にフッ素原子を拡散
させることを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板表面にソース・ドレイン領域
を形成し、前記半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成した半導体装置の製造方法であって、 前記ゲート絶縁膜はフッ素原子を含有したガスを添加し
て形成することを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板上に、アレイ状に配列したフ
ォトダイオードおよび垂直転送部と、信号電荷を電圧に
変換するためにＭＯＳＦＥＴを含むアンプ部とを備えた
半導体装置の製造方法であって、 前記ＭＯＳＦＥＴのゲート絶縁膜を形成する前に、前記
半導体基板表面にフッ素イオンをイオン注入法により注
入量１×１０12〜１×１０14ｃｍ-2で注入を行い、その
後の熱処理により前記ゲート絶縁膜と前記半導体基板と
の界面にフッ素原子を拡散させることを特徴とする半導
体装置の製造方法。 - 【請求項７】 半導体基板上に、アレイ状に配列したフ
ォトダイオードおよび垂直転送部と、信号電荷を電圧に
変換するためにＭＯＳＦＥＴを含むアンプ部とを備えた
半導体装置の製造方法であって、 前記ＭＯＳＦＥＴのゲート絶縁膜形成後でゲート電極を
形成する前に、または前記ゲート電極を形成した後に、
前記ゲート絶縁膜中にフッ素イオンをイオン注入法によ
り注入量１×１０12〜１×１０14ｃｍ-2で注入を行い、
その後の熱処理により前記ゲート絶縁膜と前記半導体基
板との界面にフッ素原子を拡散させることを特徴とする
半導体装置の製造方法。 - 【請求項８】 半導体基板上に、アレイ状に配列したフ
ォトダイオードおよび垂直転送部と、信号電荷を電圧に
変換するためにＭＯＳＦＥＴを含むアンプ部とを備えた
半導体装置の製造方法であって、 前記ＭＯＳＦＥＴのゲート絶縁膜形成後でゲート電極を
形成する前に、または前記ゲート電極を形成した後に、
前記ゲート絶縁膜と前記半導体基板との界面にフッ素イ
オンをイオン注入法により注入量１×１０12〜１×１０
14ｃｍ-2で注入を行い、その後の熱処理により前記ゲー
ト絶縁膜と前記半導体基板との界面にフッ素原子を拡散
させることを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体基板上に、アレイ状に配列したフ
ォトダイオードおよび垂直転送部と、信号電荷を電圧に
変換するためにＭＯＳＦＥＴを含むアンプ部とを備えた
半導体装置の製造方法であって、 前記ＭＯＳＦＥＴのゲート絶縁膜はフッ素原子を含有し
たガスを添加して形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7114456A JPH08316465A (ja) | 1995-05-12 | 1995-05-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7114456A JPH08316465A (ja) | 1995-05-12 | 1995-05-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316465A true JPH08316465A (ja) | 1996-11-29 |
Family
ID=14638189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7114456A Pending JPH08316465A (ja) | 1995-05-12 | 1995-05-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316465A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JP2001156291A (ja) * | 1999-09-17 | 2001-06-08 | Nec Corp | Ｍｏｓトランジスタの製造方法 |
| KR100312918B1 (ko) * | 1997-07-15 | 2002-01-12 | 니시무로 타이죠 | 반도체장치및그제조방법 |
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| US10438951B2 (en) | 2017-03-24 | 2019-10-08 | Asahi Kasei Microdevices Corporation | Semiconductor device and manufacturing method thereof |
-
1995
- 1995-05-12 JP JP7114456A patent/JPH08316465A/ja active Pending
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