JP2005353999A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 ボロンの突き抜けの問題とＮＢＴＩの問題とをともに解消することのできる半導体装置およびその製造方法を提供する。
【解決手段】 シリコン基板１の上には、ゲート絶縁膜１２とゲート電極８とが形成されていて、ゲート絶縁膜１２は、少なくともハフニウム、酸素、フッ素および窒素を含む。そして、フッ素の濃度は、シリコン基板１との界面付近で高くてゲート電極８に近づくほど漸次減少し、窒素の濃度は、ゲート電極８との界面付近で高くてシリコン基板１に近づくほど漸次減少する。ここで、シリコン基板１との界面付近におけるフッ素の濃度は１×１０１９ｃｍ−３以上であることが好ましい。また、ゲート電極８との界面付近における窒素の濃度は１×１０２０ｃｍ−３以上であることが好ましい。
【選択図】 図１

Description

本発明は半導体装置およびその製造方法に関し、より詳細には、シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置およびその製造方法に関する。
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置ではトランジスタなどの素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
ゲート絶縁膜を構成する材料としては、従来よりＳｉＯ２（酸化ケイ素）膜が用いられてきた。一方、ゲート電極の微細化に伴いゲート絶縁膜の薄膜化が進むと、キャリア（電子および正孔）がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになる。例えば、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）２００１によれば、６５ｎｍ世代と考えられている２００７年には、シリコン酸化膜換算膜厚（または、等価酸化膜厚（ＥＯＴ，ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ））で１．２ｎｍ〜１．６ｎｍのゲート絶縁膜が要求されている。しかしながら、ＳｉＯ２膜を用いた場合には、トンネル電流によるゲートリーク電流が許容値を超えてしまうことから、ＳｉＯ２膜に代わる新たな材料の採用が必要とされている。
そこで、ＳｉＯ２膜に代えて、より比誘電率の高い材料をゲート絶縁膜として使用する研究が行われている。高誘電率の絶縁膜（以下、Ｈｉｇｈ−ｋ膜という。）としては、現在、ＨｆＯ２（酸化ハフニウム）膜、ＨｆＡｌＯｘ（ハフニウムアルミネート）膜およびＨｆＳｉＯｘ（ハフニウムシリケート）膜などが注目されている。
しかし、Ｈｉｇｈ−ｋ膜では層分離や結晶化などの現象が起こりやすいために、ゲート電極に含まれるボロン（Ｂ）がＨｉｇｈ−ｋ膜を通り抜けて基板に到達し、トランジスタの閾値電圧を大きく変化させるという問題があった。これに対しては、従来より、Ｈｉｇｈ−ｋ膜中に窒素（Ｎ）を含有させることによってボロンの突き抜けを抑制する方法が提案されている（例えば、非特許文献１および２参照。）。
ディエター・ケイ・シュローダー（Ｄｉｅｔｅｒ Ｋ．Ｓｃｈｒｏｄｅｒ）ら、Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、２００３年、ｐ．１−１８ エム・エイ・クエベド−ロペス（Ｍ．Ａ．Ｑｕｅｖｅｄｏ−Ｌｏｐｅｚ）ら、ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、２００３年、ｐ．４６６９−４６７０
しかしながら、Ｈｉｇｈ−ｋ膜に窒素を含有させると、基板に対して低い電圧を高温下でゲート電極に印加し続けたときの駆動能力の低下（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ，以下、ＮＢＴＩという。）が大きくなるという問題があった。これに対して、Ｈｉｇｈ−ｋ膜中に含まれるフッ素は、ＮＢＴＩなどの信頼性を改善するが、ボロンの突き抜けを助長するという問題があった。
このように、窒素とフッ素は、ボロンの突き抜けの問題とＮＢＴＩの問題に対して、それぞれ相反する効果をもたらす。したがって、従来のように、両者を単純に混合させただけではこれらの問題を同時に解決することはできない。
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、ボロンの突き抜けの問題とＮＢＴＩの問題とをともに解消することのできる半導体装置およびその製造方法を提供することにある。
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
本願の第１の発明は、シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置において、ゲート絶縁膜は、少なくともハフニウム、酸素、フッ素および窒素を含み、フッ素の濃度は、シリコン基板との界面付近で高くてゲート電極に近づくほど漸次減少し、窒素の濃度は、ゲート電極との界面付近で高くてシリコン基板に近づくほど漸次減少することを特徴とするものである。
本願の第１の発明において、シリコン基板との界面付近におけるフッ素の濃度は１×１０１９ｃｍ−３以上であることが好ましい。また、ゲート電極との界面付近における窒素の濃度は１×１０２０ｃｍ−３以上であることが好ましい。
本願の第２の発明は、シリコン基板に素子分離領域を形成する工程と、このシリコン基板にフッ素をイオン注入する工程と、シリコン基板を熱酸化して、シリコン基板の表面にフッ素含有シリコン酸化膜を形成する工程と、このフッ素含有シリコン酸化膜の上に高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上に窒化シリコン膜を形成する工程と、この窒化シリコン膜の上にシリコン膜を形成する工程と、このシリコン膜を加工してゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法に関する。
本願の第２の発明は、ゲート電極を形成する工程の後に、このゲート電極をマスクとして窒化シリコン膜、高誘電率絶縁膜およびフッ素含有シリコン酸化膜を加工し、ゲート絶縁膜を形成する工程をさらに有することができる。
本願の第３の発明は、シリコン基板に素子分離領域を形成する工程と、このシリコン基板を熱酸化して、シリコン基板の表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜の上に高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の表面をプラズマ窒化処理する工程と、このプラズマ窒化処理後の高誘電率絶縁膜の上にシリコン膜を形成する工程と、このシリコン膜を加工してゲート電極を形成する工程と、このゲート電極をマスクとして、シリコン基板にフッ素をイオン注入する工程と、シリコン基板を熱処理してフッ素を拡散させ、シリコン酸化膜をフッ素含有シリコン酸化膜にする工程とを有することを特徴とする半導体装置の製造方法に関する。
本願の第３の発明において、シリコン膜を形成する工程の後に、さらに、このシリコン膜の上にシリコン酸化膜を形成する工程を有することが好ましい。この場合、ゲート電極を形成する工程は、このシリコン酸化膜とシリコン膜とを加工する工程である。
また、本願の第３の発明は、ゲート電極を形成する工程の後に、このゲート電極をマスクとした高誘電率絶縁膜と、この高誘電率絶縁膜の下層のシリコン酸化膜との加工によってゲート絶縁膜を形成する工程をさらに有することができる。この場合、ゲート電極を形成する工程は、シリコン膜を加工する工程であってもよいし、シリコン膜と、このシリコン膜の上に形成されたシリコン酸化膜とを加工する工程であってもよい。
本願の第２および第３の発明において、フッ素をイオン注入する際のドーズ量は、１×１０１２ｃｍ−２〜１×１０１６ｃｍ−２の範囲内とすることが好ましい。
また、本願の第２および第３の発明において、高誘電率絶縁膜は、ＨｆＯ２膜、ＨｆＡｌＯｘ膜およびＨｆＳｉＯｘ膜よりなる群から選ばれるいずれか１の膜とすることができる。
本願の第１の発明によれば、ゲート絶縁膜が、少なくともハフニウム、酸素、フッ素および窒素を含み、フッ素の濃度は、シリコン基板との界面付近で高くてゲート電極に近づくほど漸次減少し、窒素の濃度は、ゲート電極との界面付近で高くてシリコン基板に近づくほど漸次減少するので、シリコン基板との界面付近ではフッ素による影響が支配的となって、ＮＢＴＩなどの信頼性を効果的に向上させることができる。一方、ゲート電極との界面付近では、窒素による影響が支配的となって、ゲート電極からのボロンの突き抜けを効果的に抑制することができる。
また、本願の第２の発明によれば、フッ素含有シリコン酸化膜の上に高誘電率絶縁膜を形成した後、この高誘電率絶縁膜の上に窒化シリコン膜を形成するので、フッ素の濃度が、シリコン基板との界面付近で高くてゲート電極に近づくほど漸次減少し、窒素の濃度が、ゲート電極との界面付近で高くてシリコン基板に近づくほど漸次減少するゲート絶縁膜を形成することができる。これにより、信頼性の向上とボロンの突き抜けの解消とを同時に実現することができる。
さらに、本願の第３の発明によれば、シリコン酸化膜の上に高誘電率絶縁膜を形成した後、この高誘電率絶縁膜の表面をプラズマ窒化処理し、その後、ゲート電極をマスクとしてシリコン基板にフッ素をイオン注入し、シリコン酸化膜をフッ素含有シリコン酸化膜にするので、フッ素の濃度が、シリコン基板との界面付近で高くてゲート電極に近づくほど漸次減少し、窒素の濃度が、ゲート電極との界面付近で高くてシリコン基板に近づくほど漸次減少するゲート絶縁膜を形成することができる。これにより、信頼性の向上とボロンの突き抜けの解消とを同時に実現することができる。
実施の形態１．
図１は、本実施の形態にかかる半導体装置の断面図の一例である。図に示すように、シリコン基板１の上には、ゲート絶縁膜１２とゲート電極８とが形成されている。そして、本発明では、ゲート絶縁膜１２が、少なくともハフニウム、酸素、フッ素および窒素を含み、フッ素の濃度は、シリコン基板１との界面付近で高くてゲート電極８に近づくほど漸次減少し、窒素の濃度は、ゲート電極８との界面付近で高くてシリコン基板１２に近づくほど漸次減少することを特徴としている。
図２〜図９を用いて、本実施の形態によるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法について説明する。尚、これらの図において、同じ符号を用いた部分は同じ部分であることを示している。
まず、シリコン基板１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域２を形成する。次に、シリコン基板１を熱酸化して、シリコン基板１の表面にシリコン酸化膜（ＳｉＯ２膜）３を形成する。これにより、図２に示す構造が得られる。
本実施の形態は、図２の状態で、シリコン基板１にフッ素（Ｆ）をイオン注入することを第１の特徴としている。この際、フッ素のドーズ量は１×１０１２ｃｍ−２〜１×１０１６ｃｍ−２の範囲内であることが望ましく、一例として、５×１０１５ｃｍ−２とすることができる。
本実施の形態において、シリコン酸化膜３は、フッ素を注入する際にシリコン基板１の表面が汚染されるのを防ぐ働きを有している。したがって、フッ素の注入を終えた後は、フッ酸水溶液などを用いたウェットエッチングによってシリコン酸化膜３を除去する（図３）。尚、本実施の形態においては、シリコン酸化膜３は必ずしも必要ではなく、素子分離領域２の形成に続いてフッ素の注入を行ってもよい。
次に、シリコン基板１を熱酸化すると、シリコン基板１の表面にフッ素を含むシリコン酸化膜（以下、フッ素含有シリコン酸化膜という。）４が形成される（図４）。フッ素含有シリコン酸化膜４の膜厚は、例えば０．５ｎｍ程度とすることができる。
フッ素含有シリコン酸化膜４を形成した後は、この上にＨｉｇｈ−ｋ膜５を形成する（図５）。本実施の形態においては、Ｈｉｇｈ−ｋ膜として、ハフニウム（Ｈｆ）および酸素（Ｏ）を含むものを用いる。具体的には、ＨｆＯ２（酸化ハフニウム）膜、ＨｆＡｌＯｘ（ハフニウムアルミネート）膜またはＨｆＳｉＯｘ（ハフニウムシリケート）膜などを用いることができる。例えば、フッ素含有シリコン酸化膜４の上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、膜厚３ｎｍ程度のＨｆＳｉＯｘ膜を形成することができる。
Ｈｉｇｈ−ｋ膜５を形成した後は、ＰＤＡ（Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌｉｎｇ、高温熱処理）を施すことによって、Ｈｉｇｈ−ｋ膜５の改質処理を行うことが好ましい。これにより、Ｈｉｇｈ−ｋ膜５に含まれる不純物に起因する水素の量を１０分の１程度にまで減少させることができる。また、一般に、Ｈｉｇｈ−ｋ膜５の表面には不純物としてのＣ（炭素）が吸着され易い。しかし、ＰＤＡを施すことによって、こうした不純物も除去することができる。
次に、Ｈｉｇｈ−ｋ膜５の上に窒化シリコン（ＳｉＮ）膜６を形成する（図６）。窒化シリコン膜６は、例えば、ＣＶＤ法によって形成された膜厚１ｎｍ程度の膜とすることができる。このように、本実施の形態においては、Ｈｉｇｈ−ｋ膜とゲート電極との間に窒化シリコン膜を形成することを第２の特徴としている。
次に、窒化シリコン膜６の上に、ゲート電極材料としての多結晶シリコン膜７を形成する（図７）。多結晶シリコン膜７は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成した、膜厚１５０ｎｍ程度の膜とすることができる。尚、本実施の形態においては、多結晶シリコン膜の代わりにアモルファスシリコン膜を用いてもよい。また、シリコン膜の代わりにシリコンゲルマニウム膜を用いてもよい。
次に、多結晶シリコン膜７に適当な不純物をイオン注入した後に、フォトリソグラフィー法を用いて多結晶シリコン膜７をゲート電極の形状に加工する。また、さらに、窒化シリコン膜６、Ｈｉｇｈ−ｋ膜２４およびシリコン酸化膜２３も加工することによって、図８に示すゲート電極８およびゲート絶縁膜１２が得られる。
次に、ゲート電極８をマスクにして、シリコン基板１に適当な不純物をイオン注入する。その後、熱処理による活性化を行い、エクステンション領域９を形成する。
尚、短チャネル効果を抑制するために、エクステンション領域９の周囲の不純物濃度を上昇させてハロー領域（図示せず）を形成してもよい。
次に、膜厚１００ｎｍ程度のシリコン酸化膜（図示せず）をＬＰＣＶＤ法を用いて全面に形成した後、反応性イオンエッチングによって、ゲート電極８およびゲート絶縁膜１２の側壁部を除いてシリコン酸化膜を除去する。これにより、ゲート電極８およびゲート絶縁膜１２の側壁部にサイドウォール１０を形成する。
次に、サイドウォール１０の形成されたゲート電極８をマスクとして、シリコン基板１に適当な不純物を注入する。その後、熱処理による活性化を行うことによってソース・ドレイン拡散層１１を形成する（図９）。
このように、本実施の形態では、フッ素含有シリコン酸化膜４、Ｈｉｇｈ−ｋ膜５および窒化シリコン膜６を順に形成した後にゲート電極８を形成する。ここで、フッ素含有シリコン酸化膜４、Ｈｉｇｈ−ｋ膜５および窒化シリコン膜６は、本実施の形態におけるゲート絶縁膜１２を構成している。
窒化シリコン膜６の形成工程の後、複数回の熱処理を経ることによって、ゲート絶縁膜を構成する各膜の間で原子の拡散が起こる。これにより、フッ素がＨｉｇｈ−ｋ膜５や窒化シリコン膜６へと拡散していく一方で、窒素もＨｉｇｈ−ｋ膜５やフッ素含有シリコン膜４へと拡散していく。しかしながら、本実施の形態では、元々、フッ素はＨｉｇｈ−ｋ膜５の下層に局在化しており、窒素はＨｉｇｈ−ｋ膜５の上層に局在化している。したがって、拡散後であってもゲート絶縁膜の深さ方向にフッ素および窒素が均一に分布するようになることはない。
すなわち、本実施の形態によれば、フッ素濃度については、シリコン基板１との界面付近で高くて、ゲート電極８に近づくほど漸次減少し、窒素の濃度については、ゲート電極８との界面付近で高くて、シリコン基板１に近づくほど漸次減少するゲート絶縁膜が得られる。本実施の形態においては、シリコン基板１との界面付近におけるフッ素の濃度が１×１０１９ｃｍ−３以上であることが好ましい。また、ゲート電極８との界面付近における窒素の濃度が１×１０２０ｃｍ−３以上であることが好ましい。
図１０は、本実施の形態におけるゲート絶縁膜について、ゲート絶縁膜の深さ方向に組成が変化する様子を示した図の一例である。尚、図では、Ｈｉｇｈ−ｋ膜としてＨｆＳｉＯｘ膜を用いている。また、深さ４０Å付近が、フッ素含有シリコン膜とシリコン基板との界面である。
図１０より、熱処理によって、フッ素含有シリコン酸化膜からＨｆＳｉＯｘ膜および窒化シリコン膜へフッ素が拡散していることが分かる。また、窒化シリコン膜からもＨｆＳｉＯｘ膜およびフッ素含有シリコン膜へ窒素が拡散していることが分かる。しかしながら、フッ素の濃度はシリコン基板の側で高く、ゲート電極の側に近づくほど次第に低くなる。反対に、窒素の濃度はゲート電極の側で高く、シリコン基板の側に近づくほど次第に低くなる。
ゲート絶縁膜中の組成分布を上記のようにすることによって、次のような効果を得ることができる。すなわち、シリコン基板との界面付近では、フッ素が多く存在するのに対し窒素はほとんど存在しないので、フッ素による影響が支配的となって、ＮＢＴＩなどの信頼性を効果的に向上させることができる。一方、ゲート電極との界面付近では、窒素が多く存在するのに対しフッ素はほとんど存在しないので、窒素による影響が支配的となって、ゲート電極からのボロンの突き抜けを効果的に抑制することができる。したがって、本発明によれば、単純にフッ素と窒素を混合させたにすぎない従来の半導体装置では実現できなかった、信頼性の向上とボロンの突き抜けの解消とを両立させることが可能になる。
図１１は、深さ方向に組成分布が異なる３種類のゲート絶縁膜を用意し、それぞれのＣ−Ｖ曲線を比較した結果の一例である。尚、図では、Ｈｉｇｈ−ｋ膜としてＨｆＳｉＯｘ膜を用いている。図において、本発明とは、ゲート絶縁膜がシリコン基板側で高いフッ素濃度を有し、ゲート電極側で高い窒素濃度を有する場合である。また、比較例１とは、ゲート絶縁膜がその深さ方向に均一な窒素濃度を有するとともに、ゲート電極側で高いフッ素濃度を有する場合である。さらに、比較例２とは、ゲート絶縁膜がフッ素を含まず、その深さ方向に均一な窒素濃度を有する場合である。
図１１より、比較例１では、ゲート電極からのボロンの突き抜けが助長されるために、Ｃ−Ｖ曲線がプラス側にシフトしていることが分かる。一方、本発明のＣ−Ｖ曲線は、比較例２とほとんど変わらない。このことは、本発明によれば、ゲート絶縁膜中にフッ素が存在してもボロンの突き抜けを抑制できることを示している。
図１２は、図１１の３種類のゲート絶縁膜について、ＰＭＯＳＦＥＴ（Ｐ−ｃｈａｎｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の閾値ロールオフ特性を比較した結果の一例である。図より、比較例１では、ゲート電極からのボロンの突き抜けが助長されるために、閾値電圧が全体にプラス側にシフトするとともに、そのばらつきも大きくなっていることが分かる。一方、本発明の閾値電圧は、比較例２とほとんど変わらない。このことは、本発明によれば、ゲート絶縁膜中にフッ素が存在してもボロンの突き抜けを抑制できることを示している。
図１３は、図１１の３種類のゲート絶縁膜について、ＰＭＯＳＦＥＴのＮＢＴＩを比較した結果の一例である。図より、比較例２では全体に寿命の低下が著しくなり、信頼性が低下していることが分かる。一方、フッ素を加えることによって（本発明および比較例１）、比較例２に比較して長い寿命が得られるようになり、信頼性が向上することが分かる。特に、本発明によれば、比較例１に比較してさらに高い信頼性を達成することが可能になる。
実施の形態２．
図１４は、本実施の形態にかかる半導体装置の断面図の一例である。図に示すように、シリコン基板２１の上には、ゲート絶縁膜２８とゲート電極２７とが形成されている。そして、実施の形態１と同様に、ゲート絶縁膜２８が、少なくともハフニウム、酸素、フッ素および窒素を含み、フッ素の濃度は、シリコン基板２１との界面付近で高くてゲート電極２７に近づくほど漸次減少し、窒素の濃度は、ゲート電極２７との界面付近で高くてシリコン基板２１に近づくほど漸次減少することを特徴としている。尚、本実施の形態においてはシリコン酸化膜２６はなくてもよい。
図１５〜図２２を用いて、本実施の形態によるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法について説明する。尚、これらの図において、同じ符号を用いた部分は同じ部分であることを示している。
まず、シリコン基板２１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域２２を形成する（図１５）。次に、フッ酸水溶液などを用いてシリコン基板２１を洗浄する。これにより、シリコン基板２１の表面がウェットエッチングされて、清浄なシリコン基板２１の表面を露出させることができる。
次に、シリコン基板２１を熱酸化して、シリコン基板２１の表面にシリコン酸化膜（ＳｉＯ２膜）２３を形成する（図１６）。シリコン酸化膜２３の膜厚は、例えば０．５ｎｍ程度とすることができる。
次に、シリコン酸化膜２３の上にＨｉｇｈ−ｋ膜２４を形成する（図１７）。本実施の形態においては、Ｈｉｇｈ−ｋ膜２４として、ハフニウム（Ｈｆ）および酸素（Ｏ）を含むものを用いる。具体的には、ＨｆＯ２（酸化ハフニウム）膜、ＨｆＡｌＯｘ（ハフニウムアルミネート）膜またはＨｆＳｉＯｘ（ハフニウムシリケート）膜などを用いることができる。例えば、シリコン酸化膜２３の上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、膜厚３ｎｍ程度のＨｆＳｉＯｘ膜を形成することができる。
Ｈｉｇｈ−ｋ膜２４を形成した後は、ＰＤＡ（Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｋｉｎｇ、高温熱処理）を施すことによって、Ｈｉｇｈ−ｋ膜２４の改質処理を行うことが好ましい。これにより、Ｈｉｇｈ−ｋ膜２４に含まれる不純物に起因する水素の量を１０分の１程度にまで減少させることができる。また、一般に、Ｈｉｇｈ−ｋ膜２４の表面には不純物としてのＣ（炭素）が吸着され易い。しかし、ＰＤＡを施すことによって、こうした不純物も除去することができる。
本実施の形態においては、Ｈｉｇｈ−ｋ膜２４を形成した後に、Ｈｉｇｈ−ｋ膜２４に対しプラズマ窒化処理を行うことを第１の特徴としている。このようにすることによって、Ｈｉｇｈ−ｋ膜２４の表面付近での窒素濃度を高めることができる。図１８では、模式的に、Ｈｉｇｈ−ｋ膜２４中の窒化された部分を符合２４´で表している。
本発明においては、ＮＨ３ガスやＮＯｘ系のガスを含む雰囲気中で熱処理を行うことによってＨｉｇｈ−ｋ膜の窒化を図る方法は適当でない。本発明は、Ｈｉｇｈ−ｋ膜中における窒素濃度が、Ｈｉｇｈ−ｋ膜とゲート電極との界面付近で高く、シリコン基板の側に行くほど低くなるように分布させることに特徴があるからである。ＮＨ３ガスやＮＯｘ系のガスを含む雰囲気中における熱処理の場合、Ｈｉｇｈ−ｋ膜中の窒素濃度が上記のような分布にならず、シリコン基板の側でも相当程度の濃度を有してしまうことから好ましくない。同様に、イオン注入によってＨｉｇｈ−ｋ膜中に窒素を導入する方法も、窒素濃度をＨｉｇｈ−ｋ膜の表面付近で高くなるように制御することは困難であるため好ましくない。
また、本発明においては、Ｈｉｇｈ−ｋ膜の上にシリコン窒化膜などを堆積する方法も適当でない。例えば、シリコン窒化膜を堆積させた場合、Ｈｉｇｈ−ｋ膜中の窒素濃度が上記のような分布を持つようにすることは可能である。しかしながら、この方法では、ゲート絶縁膜の物理的膜厚が大きくなってしまう。これに対して、プラズマ窒化処理による場合には、ゲート絶縁膜の物理的膜厚を増加させることなしに、Ｈｉｇｈ−ｋ膜の表面付近に多くの窒素を導入することができる。
次に、Ｈｉｇｈ−ｋ膜２４の上に、ゲート電極材料としての多結晶シリコン膜２５を形成する。多結晶シリコン膜２５は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成した、膜厚１５０ｎｍ程度の膜とすることができる。尚、本実施の形態においては、多結晶シリコン膜の代わりにアモルファスシリコン膜を用いてもよい。また、シリコン膜の代わりにシリコンゲルマニウム膜を用いてもよい。
次に、多結晶シリコン膜２５に適当な不純物をイオン注入した後、多結晶シリコン膜２５の上にシリコン酸化膜２６を形成する（図１９）。シリコン酸化膜２６は、例えば、ＬＰＣＶＤ法により成膜した膜厚３０ｎｍ程度の膜とすることができる。
次に、フォトリソグラフィー法を用いて、シリコン酸化膜２６および多結晶シリコン膜２５をゲート電極の形状に加工する。また、さらに、Ｈｉｇｈ−ｋ膜２４およびシリコン酸化膜２３も加工することによって、図２０に示すゲート電極２７およびゲート絶縁膜２８が得られる。
本実施の形態においては、図２０の状態で、ゲート電極２７をマスクとしてシリコン基板２１にフッ素をイオン注入することを第２の特徴とする。この際、フッ素のドーズ量は１×１０１２ｃｍ−２〜１×１０１６ｃｍ−２の範囲内であることが望ましい。但し、本実施の形態においては、実施の形態１におけるよりもフッ素注入後の熱処理工程が少ないので、実施の形態１よりは少なめのドーズ量とすることができる。すなわち、実施の形態１のドーズ量は上記範囲の最大値側とすることが好ましく、実施の形態２のドーズ量は上記範囲の最小値側とすることが好ましい。また、注入エネルギーは、ゲート電極２７にフッ素が注入されない値に制御する。注入した後は熱処理を行い、フッ素を拡散させることによって、シリコン酸化膜２３中にフッ素を導入する。これにより、Ｈｉｇｈ−ｋ膜２４の下層をフッ素含有シリコン酸化膜２９とすることができる（図２１）。
尚、本実施の形態においては、多結晶シリコン膜２５の上にシリコン酸化膜２６が形成された状態でフッ素のイオン注入を行うので、多結晶シリコン膜２５へフッ素が注入されるのを防ぐことができる。したがって、ゲート電極中のフッ素に起因してボロンの突き抜けが起こるのを抑制することが可能になる。但し、ボロンの突き抜けの問題は、ゲート電極よりもゲート絶縁膜に起因するところが大きいので、本実施の形態においては、必ずしもシリコン酸化膜２６を設けなくてもよい。
次に、ゲート電極２７をマスクにして、シリコン基板２１に適当な不純物をイオン注入する。その後、熱処理による活性化を行うことによって、エクステンション領域３０を形成する。
尚、短チャネル効果を抑制するために、エクステンション領域３０の周囲の不純物濃度を上昇させてハロー領域（図示せず）を形成してもよい。
次に、膜厚１００ｎｍ程度のシリコン酸化膜（図示せず）をＬＰＣＶＤ法を用いて全面に形成した後、反応性イオンエッチングによって、ゲート電極２７およびゲート絶縁膜２８の側壁部を除いてシリコン酸化膜を除去する。これにより、ゲート電極２７およびゲート絶縁膜２８の側壁部にサイドウォール３１を形成する。
次に、サイドウォール３１の形成されたゲート電極２７をマスクとして、シリコン基板２１に適当な不純物を注入する。その後、熱処理による活性化を行うことによってソース・ドレイン拡散層３２を形成する（図２２）。
このように、本実施の形態では、シリコン酸化膜２３およびＨｉｇｈ−ｋ膜２４を順に形成した後、Ｈｉｇｈ−ｋ膜２４をプラズマ窒化処理してからこの上にゲート電極２７を形成する。そして、ゲート電極２７をマスクとしてシリコン基板２１にフッ素をイオン注入し、熱処理によってシリコン酸化膜２３中にフッ素を拡散させて、フッ素含有シリコン酸化膜２９を形成する。ここで、フッ素含有シリコン酸化膜２９およびＨｉｇｈ−ｋ膜２４はゲート絶縁膜を構成している。
上記のプラズマ窒化処理や、フッ素のイオン注入後の熱処理の後、複数回の熱処理を経ることによって、ゲート絶縁膜を構成する各膜の間で原子の拡散が起こる。これにより、窒素がＨｉｇｈ−ｋ膜２４からシリコン酸化膜２３（またはフッ素含有シリコン酸化膜２９）へと拡散していく一方で、フッ素もフッ素含有シリコン酸化膜２９からＨｉｇｈ−ｋ膜２４へと拡散していく。しかしながら、本実施の形態では、元々、フッ素はフッ素含有シリコン酸化膜２９に局在化しており、窒素はＨｉｇｈ−ｋ膜２４の表面付近に局在化している。したがって、拡散後であってもゲート絶縁膜２８の深さ方向にフッ素および窒素が均一に分布するようになることはない。
すなわち、本実施の形態によれば、フッ素濃度については、シリコン基板２１との界面付近で高く、ゲート電極２７に近づくほど漸次減少し、窒素の濃度については、ゲート電極２７との界面付近で高く、シリコン基板２１に近づくほど漸次減少するゲート絶縁膜が得られる。本実施の形態においては、シリコン基板２１との界面付近におけるフッ素の濃度が１×１０１９ｃｍ−３以上であることが好ましい。また、ゲート電極２７との界面付近における窒素の濃度が１×１０２０ｃｍ−３以上であることが好ましい。
ゲート絶縁膜中のフッ素および窒素の分布を上記のようにすることによって、次のような効果を得ることができる。すなわち、シリコン基板との界面付近では、フッ素が多く存在するのに対し窒素はほとんど存在しないので、フッ素による影響が支配的となって、ＮＢＴＩなどの信頼性を効果的に向上させることができる。一方、ゲート電極との界面付近では、窒素が多く存在するのに対しフッ素はほとんど存在しないので、窒素による影響が支配的となって、ゲート電極からのボロンの突き抜けを効果的に抑制することができる。したがって、本発明によれば、単純にフッ素と窒素を混合させたにすぎない従来の半導体装置では実現できなかった、信頼性の向上とボロンの突き抜けの解消とを両立させることが可能になる。
尚、本実施の形態においては、エクステンション領域の形成前にフッ素の注入を行ったが、本発明はこれに限られるものではない。例えば、エクステンション領域を形成する際のイオン注入と同時に行ってもよい。また、ハロー領域を形成する場合には、そのイオン注入と同時に行ってもよい。さらに、側壁絶縁膜の形成後に行ってもよいし、ソース・ドレイン拡散層を形成する際のイオン注入と同時に行ってもよい。
実施の形態１にかかる半導体装置の断面図である。 実施の形態１にかかる半導体装置の製造工程を示す断面図である。 実施の形態１にかかる半導体装置の製造工程を示す断面図である。 実施の形態１にかかる半導体装置の製造工程を示す断面図である。 実施の形態１にかかる半導体装置の製造工程を示す断面図である。 実施の形態１にかかる半導体装置の製造工程を示す断面図である。 実施の形態１にかかる半導体装置の製造工程を示す断面図である。 実施の形態１にかかる半導体装置の製造工程を示す断面図である。 実施の形態１にかかる半導体装置の製造工程を示す断面図である。 本発明におけるゲート絶縁膜について、その深さ方向に組成が変化する様子を示す図の一例である。 深さ方向に組成分布が異なる３種類のゲート絶縁膜について、Ｃ−Ｖ曲線を比較した結果の一例である。 図１０の３種類のゲート絶縁膜について、ＰＭＯＳＦＥＴの閾値ロールオフ特性を比較した結果の一例である。 図１０の３種類のゲート絶縁膜について、ＰＭＯＳＦＥＴのＮＢＴＩを比較した結果の一例である。 実施の形態２にかかる半導体装置の断面図である。 実施の形態２にかかる半導体装置の製造工程を示す断面図である。 実施の形態２にかかる半導体装置の製造工程を示す断面図である。 実施の形態２にかかる半導体装置の製造工程を示す断面図である。 実施の形態２にかかる半導体装置の製造工程を示す断面図である。 実施の形態２にかかる半導体装置の製造工程を示す断面図である。 実施の形態２にかかる半導体装置の製造工程を示す断面図である。 実施の形態２にかかる半導体装置の製造工程を示す断面図である。 実施の形態２にかかる半導体装置の製造工程を示す断面図である。
符号の説明
１，２１ シリコン基板
２，２２ 素子分離領域
３，２３，２６ シリコン酸化膜
４，２９ フッ素含有シリコン酸化膜
５，２４ Ｈｉｇｈ−ｋ膜
６ 窒化シリコン膜
７，２５ 多結晶シリコン膜
８，２７ ゲート電極
９，３０ エクステンション領域
１０，３１ サイドウォール
１１，３２ ソース・ドレイン拡散層
１２，２８ ゲート絶縁膜

Claims (10)

  1. シリコン基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置において、
    前記ゲート絶縁膜は、少なくともハフニウム、酸素、フッ素および窒素を含み、
    前記フッ素の濃度は、前記シリコン基板との界面付近で高くて前記ゲート電極に近づくほど漸次減少し、前記窒素の濃度は、前記ゲート電極との界面付近で高くて前記シリコン基板に近づくほど漸次減少することを特徴とする半導体装置。
  2. 前記シリコン基板との界面付近における前記フッ素の濃度は１×１０１９ｃｍ−３以上である請求項１に記載の半導体装置。
  3. 前記ゲート電極との界面付近における前記窒素の濃度は１×１０２０ｃｍ−３以上である請求項１または２に記載の半導体装置。
  4. シリコン基板に素子分離領域を形成する工程と、
    前記シリコン基板にフッ素をイオン注入する工程と、
    前記シリコン基板を熱酸化して、前記シリコン基板の表面にフッ素含有シリコン酸化膜を形成する工程と、
    前記フッ素含有シリコン酸化膜の上に高誘電率絶縁膜を形成する工程と、
    前記高誘電率絶縁膜の上に窒化シリコン膜を形成する工程と、
    前記窒化シリコン膜の上にシリコン膜を形成する工程と、
    前記シリコン膜を加工してゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
  5. 前記ゲート電極を形成する工程の後、前記ゲート電極をマスクとして前記窒化シリコン膜、前記高誘電率絶縁膜および前記フッ素含有シリコン酸化膜を加工し、ゲート絶縁膜を形成する工程をさらに有する請求項４に記載の半導体装置の製造方法。
  6. シリコン基板に素子分離領域を形成する工程と、
    前記シリコン基板を熱酸化して、前記シリコン基板の表面にシリコン酸化膜を形成する工程と、
    前記シリコン酸化膜の上に高誘電率絶縁膜を形成する工程と、
    前記高誘電率絶縁膜の表面をプラズマ窒化処理する工程と、
    前記プラズマ窒化処理後の前記高誘電率絶縁膜の上にシリコン膜を形成する工程と、
    前記シリコン膜を加工してゲート電極を形成する工程と、
    前記ゲート電極をマスクとして、前記シリコン基板にフッ素をイオン注入する工程と、
    前記シリコン基板を熱処理して前記フッ素を拡散させ、前記シリコン酸化膜をフッ素含有シリコン酸化膜にする工程とを有することを特徴とする半導体装置の製造方法。
  7. 前記シリコン膜を形成する工程の後、さらに前記シリコン膜の上にシリコン酸化膜を形成する工程を有し、前記ゲート電極を形成する工程は、該シリコン酸化膜と前記シリコン膜とを加工する工程である請求項５に記載の半導体装置の製造方法。
  8. 前記ゲート電極を形成する工程の後、前記ゲート電極をマスクとして前記高誘電率絶縁膜および前記シリコン酸化膜を加工し、ゲート絶縁膜を形成する工程をさらに有する請求項６または７に記載の半導体装置の製造方法。
  9. 前記フッ素をイオン注入する際のドーズ量は１×１０１２ｃｍ−２〜１×１０１６ｃｍ−２の範囲内である請求項４〜８に記載の半導体装置の製造方法。
  10. 前記高誘電率絶縁膜は、ＨｆＯ２膜、ＨｆＡｌＯｘ膜およびＨｆＳｉＯｘ膜よりなる群から選ばれるいずれか１の膜である請求項４〜９に記載の半導体装置の製造方法。
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