KR100943492B1 - 반도체 소자 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000011810 insulating material Substances 0.000 claims abstract description 15
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052735 hafnium Inorganic materials 0.000 claims abstract description 11
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 9
- 239000011737 fluorine Substances 0.000 claims abstract description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 4
- 239000007789 gas Substances 0.000 claims abstract description 4
- 150000002500 ions Chemical class 0.000 claims abstract description 4
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 9
- -1 fluorine ions Chemical class 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000009832 plasma treatment Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- 239000010703 silicon Substances 0.000 abstract description 17
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 3
- 150000004706 metal oxides Chemical class 0.000 abstract description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 abstract description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 150000002362 hafnium Chemical class 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910003839 Hf—Si Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- Engineering & Computer Science (AREA)
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- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 소자에 있어서, 특히 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 제1 게이트 절연막을 형성하는 단계와, 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계와, 상기 제2 게이트 절연막을 포함한 상기 반도체 기판 전체에 대해 질소(N2) 가스를 사용하는 플라즈마 처리를 진행하는 단계와, 상기 제2 게이트 절연막 상에 게이트 폴리를 형성하는 단계와, 상기 게이트 폴리 상에 불소 이온을 주입하는 단계를 포함하여 이루어지며, 이러한 방법으로 인하여, 게이트 절연물질로 사용되는 고유전상수의 금속 산화물 성분이 반도체 기판의 실리콘 성분과 결합하는 것을 방지해주는 발명이다.
반도체 소자, 불소 이온 주입, 하프늄, 게이트 절연막
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 폴리 실리콘(poly silicon)이 게이트로 사용되었다. 그러나 폴리 실리콘 게이트는 반도체 소자의 크기가 감소함에 따라 높은 게이트 저항 및 다결정 실리콘 공핍 등의 문제를 가지게 되었다.
그에 따라, 폴리 실리콘 게이트가 금속성분의 TiN 게이트나 TaN 게이트 등으로 대체되었다.
한편, 최근 반도체 소자의 미세화가 더 진행됨에 따라 고유전상수(high k) 절연물질과 호환성이 있다는 장점을 가진 FUSI(Fully Silicide Silicon)이 게이트로 개발되고 있다. 여기서, FUSI를 위한 고유전상수 절연물질로 HfO2가 사용된다.
예를 들면, 보통 실리콘 성분의 반도체 기판 상에 SiO2와 같은 실리콘 산화막이 형성된 후에 실리콘 산화막의 상부에 고유전상수 절연물질 하프늄 산화막(HfO2)을 증착한다.
그런데, 고유전상수 절연물질로 HfO2가 사용됨에 따라 반도체 기판의 실리콘 계면에서 하프늄(Hf)과 실리콘(Si)이 결합하여 하프늄 피닝(pinning) 현상이 발생한다. 하프늄 피닝은 금속인 하프늄의 페르미 준위(Fermi level)가 피닝하는 것으로써, 게이트 절연물질로써 고유전상수의 물질을 사용함으로 인해 발생한다.
이와 같이, 하프늄(Hf)이 반도체 기판의 성분인 실리콘(Si)과 결합하여 발생하는 하프늄 피닝 현상은 도 1에 도시된 바와 같은 플랫밴드(Flatband) 전압의 쉬프트(shift)를 야기시키는데, 이는 주로 PMOS에서 발생된다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로써, 게이트 절연물질로써 고유전상수의 금속 산화물이 사용되는 경우에, 반도체 기판의 실리콘 성분과 게이트 절연물질의 금속 성분의 결합을 방지하도록 해주는 데 적당한 반도체 소자 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법의 특징은, 반도체 기판 상에 제1 게이트 절연막을 형성하는 단계와; 상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계와; 상기 제2 게이트 절연막을 포함한 상기 반도체 기판 전체에 대해 질소(N2) 가스를 사용하는 플라즈마 처리를 진행하는 단계와; 상기 제2 게이트 절연막 상에 게이트 폴리를 형성하는 단계와; 상기 게이트 폴리 상에 불소 이온을 주입하는 단계와; 상기 주입된 불소 이온의 반응 촉진을 위한 어닐링을 실시하는 단계와; 상기 게이트 폴리 상에 금속 실리사이드막을 형성하는 단계와; 상기 제 1 게이트 절연막에서 상기 금속 살리사이드막까지 선택적 식각을 수행하여 게이트 스택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
삭제
바람직하게, 상기 게이트 스택의 양측에 측벽 스페이서를 형성하는 단계와, 상기 게이트 스택 및 상기 측벽 스페이서를 포함하는 상기 반도체 기판 전면에 질화물 또는 산화물로써 절연막을 형성하는 단계를 더 포함한다. 그리고 상기 게이트 스택 양측의 소스/드레인 영역에 불순물 이온을 주입하여 소스/드레인을 형성하는 단계를 더 포함한다. 그리고 상기 금속 살리사이드막을 형성하기 위한 금속으로써 Ni(니켈)을 이용한다.
바람직하게, 상기 제1 게이트 절연막을 열 산화물질 SiO2를 성장시켜 형성한다.
바람직하게, 상기 제2 게이트 절연막을 Hf(하프늄) 계열의 고유전상수 절연물질을 증착하여 형성한다. 여기서, 상기 Hf 계열의 고유전상수 절연물질로 HfO2를 증착한다.
본 발명에 따르면, 불소 이온 주입으로 인해 게이트 절연물질로 사용되는 고유전상수의 금속 산화물 성분이 반도체 기판의 실리콘 성분과 결합하는 것을 방지 해주기 때문에, 피닝 현상이 발생하지 않도록 해준다.
특히, 게이트 절연물질로써 사용되는 고유전상수 하프늄 산화물(HfO2)의 하프늄이 반도체 기판의 성분인 실리콘(Si)과 결합하여 발생하는 하프늄 피닝 현상을 방지해주기 때문에, PMOS 등에서 주로 발생하는 플랫밴드(Flatband) 전압의 쉬프트(shift)가 야기되지 않는다. 그에 따라, 트랜지스터 등에서의 NBTI(Negative Bias Temperature Instability) 특성을 개선해 준다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 이미지 센서 및 그 제조 방법의 바람직한 실시 예를 자세히 설명한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 제조 절차를 나타낸 공정 단면도들이며, 도 3은 본 발명에 따른 반도체 소자를 나타낸 단면도이다. 이하, 도 3에 도시된 반도체 소자가 제조되는 공정을 도 2a 내지 2d의 절차를 참조하여 설명한다.
도 2a를 참조하면, 반도체 기판(10) 상에 제1 게이트 절연막(20)을 형성한다. 여기서, 반도체 기판(10)은 실리콘 기판일 수 있다.
제1 게이트 절연막(20)은 열 산화물질인 실리콘 산화물(SiO2)을 반도체 기판(10) 상에 성장시켜 형성된다.
이어, 제1 게이트 절연막(20) 상에 제2 게이트 절연막(30)을 형성한다.
제2 게이트 절연막(30)은 게이트 절연물질인 금속 Hf(하프늄) 계열 고유전상수 절연물질을 증착하여 형성된다. 제2 게이트 절연막(30)은 20Å의 두께로 증착되는 것이 바람직하다. 특히, 제2 게이트 절연막(30)은 하프늄 산화물(HfO2)을 MOCVD(Metal Organic Chemical Vapor Deposition)로 제1 게이트 절연막(20) 상에 증착하여 형성된다. 이때, 증착온도는 500 내지 600℃일 수 있다.
이어, 도 2b에 도시된 바와 같이, 반도체 기판(10)의 거친 실리콘 계면을 개선하기 위해 제2 게이트 절연막(30)을 포함한 상기 반도체 기판(10) 전체에 대해 질소(N2) 가스를 사용하는 플라즈마 처리를 진행한다. 이와 같은 플라즈마 처리에 의해 반도체 기판(10)의 거친 실리콘 계면을 개선하며, 그에 따라 전하의 이동도가 역시 개선된다.
이어, 도 2c에 도시된 바와 같이, 제2 게이트 절연막(30) 상에 게이트 폴리(40)를 형성한다. 게이트 폴리(40)는 LPCVD(Low Pressure Chemical Vapor Deposition)를 이용하여 제2 게이트 절연막(30) 상에 폴리 실리콘(poly silicon)을 성장시켜 형성된다. 이때 증착온도는 500 내지 600℃의 온도이며, 폴리 실리콘을 1800 내지 2000Å의 두께로 성장시켜 게이트 폴리(40)를 형성한다.
이어, 도 2d에 도시된 바와 같이, 게이트 폴리(40) 상에 불소(Fluorine) 이온을 주입한다. 이와 같은 게이트 폴리(40) 상에 불소 이온을 주입함으로써, 상기 제2 게이트 절연막(30)으로써 HfO2가 사용되고 반도체 기판(10)으로써 실리콘 기판이 사용됨에 따라, 제2 게이트 절연막(30)의 Hf와 반도체 기판(10)의 Si가 결합하는 것을 방지한다.
즉, 불소 이온이 주입되어 반도체 기판(10)의 실리콘 계면까지 침투됨에 따라, Hf-Si 결합을 방지한다.
이후에, 상기 주입된 불소 이온의 반응 촉진을 위해, 반도체 기판(10) 전면에 대해 어닐링(anneal)을 더 실시한다.
이와 같이, 제2 게이트 절연막(30)의 금속 성분(Hf)와 반도체 기판(10)의 실리콘 성분 간의 결합 방지를 위한 처리가 완료된 후에, FUSI(Fully Silicide Silicon) 구조의 게이트 스택을 형성하여 반도체 소자를 완성한다.
FUSI 게이트 스택을 형성하는 일 예를 이하 설명한다.
게이트 폴리(40) 상에 금속 살리사이드막(50a)을 형성한다. 여기서, 금속 살리사이드막(50a)을 형성하기 위한 금속으로써 Ni(니켈)을 이용하여 Ni-살리사이드막을 형성한다.
이후에, 제1 게이트 절연막(20)에서 상기 금속 살리사이드막(50a)까지 포함하는 게이트 스택을 형성하기 위한 선택적 식각을 진행한다. 한편, 다른 예로써, 금속 살리사이드막(50a)의 형성 이전에 제1 게이트 절연막(20)에서 상기 게이트 폴리(40)까지 포함하여 선택적 식각을 진행할 수도 있다. 그리고 이후에 금속 살리사이드막(50a,50b)을 게이트 폴리(40) 상부 및 소스/드레인 영역에 형성할 수도 있다.
상기와 같이, 게이트 폴리(40) 상에 금속 살리사이드막(50a)을 형성한 후에, 제1 게이트 절연막(20)에서 상기 금속 살리사이드막(50a)까지 포함하는 게이트 스택의 양측에 측벽 스페이서(60)를 형성한다. 측벽 스페이서(60)는 실리콘 질화물(SiN)로 형성된다.
이어, 상기 언급된 게이트 스택 및 상기 측벽 스페이서(60)를 포함하는 반도체 기판(10) 전면에 라이너 절연막(liner dielectric)(70)을 형성한다. 라이너 절연막(70)은 질화물 또는 산화물을 증착하여 형성되며, 일 예로 실리콘 질화막(SiN)으로 형성된다.
한편, 전술된 모든 공정이 완료된 후 또는 공정 중에 상기 언급된 게이트 스택 양측의 소스/드레인 영역에 불순물 이온을 주입하여 소스/드레인(80)을 형성한다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구 범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 종래에 하프늄(Hf)이 반도체 기판의 성분인 실리콘(Si)과 결합하여 발생하는 하프늄 피닝 현상으로 인한 플랫밴드(Flatband) 전압의 쉬프트(shift)를 나타낸 도표.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 제조 절차를 나타낸 공정 단면도들.
도 3은 본 발명에 따른 반도체 소자를 나타낸 단면도.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 20: 제1 게이트 절연막(SiO2)
30: 제2 게이트 절연막(HfO2) 40: 게이트 폴리
50a,50b: 금속 살리사이드막 60: 측벽 스페이서
70: 라이너 절연막 80: 소스/드레인
Claims (8)
- 반도체 기판 상에 제1 게이트 절연막을 형성하는 단계와;상기 제1 게이트 절연막 상에 제2 게이트 절연막을 형성하는 단계와;상기 제2 게이트 절연막을 포함한 상기 반도체 기판 전체에 대해 질소(N2) 가스를 사용하는 플라즈마 처리를 진행하는 단계와;상기 제2 게이트 절연막 상에 게이트 폴리를 형성하는 단계와;상기 게이트 폴리 상에 불소 이온을 주입하는 단계와;상기 주입된 불소 이온의 반응 촉진을 위한 어닐링을 실시하는 단계와;상기 게이트 폴리 상에 금속 실리사이드막을 형성하는 단계와;상기 제 1 게이트 절연막에서 상기 금속 살리사이드막까지 선택적 식각을 수행하여 게이트 스택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 게이트 스택의 양측에 측벽 스페이서를 형성하는 단계와,상기 게이트 스택 및 상기 측벽 스페이서를 포함하는 상기 반도체 기판 전면에 질화물 또는 산화물로써 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서, 상기 게이트 스택 양측의 소스/드레인 영역에 불순물 이온을 주입하여 소스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서, 상기 금속 살리사이드막을 형성하기 위한 금속으로써 Ni(니켈)을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 제1 게이트 절연막을 열 산화물질 SiO2를 성장시켜 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 제2 게이트 절연막을 Hf(하프늄) 계열의 고유전상수 절연물질을 증착하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 7 항에 있어서, 상기 Hf 계열의 고유전상수 절연물질로 HfO2를 증착하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070124925A KR100943492B1 (ko) | 2007-12-04 | 2007-12-04 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070124925A KR100943492B1 (ko) | 2007-12-04 | 2007-12-04 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090058238A KR20090058238A (ko) | 2009-06-09 |
| KR100943492B1 true KR100943492B1 (ko) | 2010-02-22 |
Family
ID=40988750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070124925A KR100943492B1 (ko) | 2007-12-04 | 2007-12-04 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100943492B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103390559B (zh) * | 2012-05-09 | 2016-08-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040045575A (ko) * | 2002-11-25 | 2004-06-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2005158998A (ja) | 2003-11-26 | 2005-06-16 | Toshiba Corp | 半導体装置の製造方法 |
| JP2005353999A (ja) | 2004-06-14 | 2005-12-22 | Semiconductor Leading Edge Technologies Inc | 半導体装置およびその製造方法 |
| JP2007053392A (ja) * | 2006-10-02 | 2007-03-01 | Toshiba Corp | Ｍｉｓ型電界効果トランジスタの製造方法及び半導体記憶装置の製造方法 |
-
2007
- 2007-12-04 KR KR1020070124925A patent/KR100943492B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040045575A (ko) * | 2002-11-25 | 2004-06-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2005158998A (ja) | 2003-11-26 | 2005-06-16 | Toshiba Corp | 半導体装置の製造方法 |
| JP2005353999A (ja) | 2004-06-14 | 2005-12-22 | Semiconductor Leading Edge Technologies Inc | 半導体装置およびその製造方法 |
| JP2007053392A (ja) * | 2006-10-02 | 2007-03-01 | Toshiba Corp | Ｍｉｓ型電界効果トランジスタの製造方法及び半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090058238A (ko) | 2009-06-09 |
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