JP5199104B2 - 二重の閾値電圧制御手段を有する低閾値電圧の半導体デバイス - Google Patents

二重の閾値電圧制御手段を有する低閾値電圧の半導体デバイス Download PDF

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Description

本発明は、半導体構造体に関し、より具体的には、ＳｉＯ２のものより大きい誘電率及び５０％を超えるＧｅ又はＳｉ含有量を有する誘電体材料と、材料スタック工学処理（engineering）によって閾値電圧／フラットバンド電圧を調整するための少なくとも１つの他の手段とを含む、相補型金属酸化膜半導体（ＣＭＯＳ）構造体、特にｐＦＥＴに関する。本発明において考慮される他の手段は、例えば、電荷を固定するために誘電体の上に絶縁中間層を用いること、及び／又は、工学処理されたチャネル領域を形成することを含む。本発明はまた、このような半導体構造体を製造する方法にも関する。
標準的なシリコン相補型金属酸化膜半導体（ＣＭＯＳ）技術においては、ｐ型電界効果トランジスタ（ｐＦＥＴ）は、二酸化シリコン又は酸窒化シリコン・ゲート誘電体層の上に堆積されたゲート電極として、ホウ素（又は他のアクセプタ）でドープされたｐ型ポリシリコン層を用いるものである。このポリシリコン層を通してゲート電圧が印加されて、ゲート誘電体層の下のｎ型シリコン内に反転チャネルが形成される。
ｐＦＥＴを適切に動作させるために、ポリシリコン（ポリ−Ｓｉ）ゲート電極に印加された僅かな負の電圧において反転が起こり始めるようにすべきである。このことは、図１に示されるようなゲートスタック構造体のバンドアライメントの結果として起こる。具体的には、図１は、ゲートバイアスゼロにおける典型的なｐＦＥＴのポリ−Ｓｉ／ゲート酸化物のゲートスタックにわたる適切なバンドアライメントを示す。図１において、Ｅｃ、Ｅｖ及びＥｆは、それぞれ、シリコン内の伝導帯エッジ、価電子帯エッジ及びフェルミ準位である。ポリ−Ｓｉ／ゲート酸化物／ｎ型シリコンスタックは、０Ｖ付近において反対側に、＋１Ｖ付近において蓄積側に振れるキャパシタを形成する（基板のドーピングに応じて）。したがって、反転が起こり始める電圧と解釈することができる閾値電圧Ｖｔは、約０Ｖであり、キャパシタが蓄積側に振れ始める電圧を丁度超えた電圧であるフラットバンド電圧は、約＋１Ｖである。閾値電圧及びフラットバンド電圧の正確な値は、シリコン基板内のドーピングレベルに依存し、適切な基板ドーピングレベルを選択することによってある程度変化させることができる。
将来の技術においては、二酸化シリコン又は酸窒化シリコン誘電体は、より高い誘電率を有するゲート材料と置き換えられる。これらの材料は「高ｋ」材料として知られており、「高ｋ」という用語は、その誘電率が４．０より高い、好ましくは約７．０より高い絶縁材料を示す。特に指定のない限り、ここで述べられる誘電率は、真空に対するものである。種々の可能性の中でも、酸化ハフニウム、ハフニウムシリケート、又は酸窒化ハフニウムシリコンは、高温での優れた熱安定性のために、従来のゲート誘電体に対する最も適当な置換候補とすることができる。
残念なことに、酸化ハフニウム又はハフニウムシリケートのような誘電体を用いてｐ型電界効果トランジスタが製造されるとき、デバイスのフラットバンド電圧が、約＋１Ｖに近い理想的な位置から約０＋／−３００ｍＶにシフトされる問題がよく知られている。このフラットバンド電圧におけるシフトは、非特許文献１に公表されている。結果として、デバイスの閾値電圧は、約−１Ｖにシフトされる。この閾値電圧のシフトは、Ｈｆベースのゲート酸化物層とポリシリコン層との間の密接な相互作用によるものであると考えられる。１つのモデル（例えば、Ｃ．Ｈｏｂｂｓ他による上記文献を参照されたい）は、そうした相互作用によって、ポリシリコン−ゲート酸化物界面におけるシリコンバンドギャップの状態の密度が増加されて、「フェルミ準位ピンニング（Fermi level pinning）」が引き起こされると推測する。或いは、高ｋ誘電体における酸素欠損により電荷が固定され、閾値電圧を動かすことがある。したがって、閾値電圧は、「正しい」位置になく、すなわち、閾値電圧は、使用可能なＣＭＯＳ（相補型金属酸化膜半導体）技術には高すぎるものである。
上記の閾値電圧シフトの問題に対する１つの可能な解決策は、チャネル注入を用いて閾値をシフトさせることができる基板工学処理によるものである。基板工学処理は、閾値電圧シフトを安定化させるための１つの可能な手段ではあるが、それができるのは限られた範囲までであり、ポリ−Ｓｉゲート電極とハフニウム含有の高誘電率ゲート誘電体とからなるゲートスタックを含むＦＥＴ、特にｐＦＥＴには不適当である。
上述の閾値電圧シフトの問題に対する別の可能な解決策は、例えば、特許文献１、特許文献２、及び特許文献３に記載されるように、導電性材料と誘電体材料の間に絶縁中間層を準備することによるものである。
上記の閾値電圧シフトの問題に対するさらに他の可能な解決策は、誘電体材料のＳｉ含有量を増加させることである。この解決策は、非特許文献２、非特許文献３、非特許文献４、非特許文献５及び非特許文献６によって説明された。
米国特許出願番号第１０／８４５，７１９号 米国特許出願番号第１０／８６３，８３０号 米国特許出願番号第１１／０３５，８８９号 米国特許第６，５４１，０７９号 Ｃ．Ｈｏｂｂｓ他著、名称「Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ ａｔ ｔｈｅ Ｐｏｌｙ−Ｓｉ／Ｍｅｔａｌ Ｏｘｉｄｅ Ｉｎｔｅｒｆａｃｅ」、２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ Ｅ．Ｃａｒｔｉｅｒ他著、名称「Ｓｙｓｔｅｍａｔｉｃ ｓｔｕｄｙ ｏｆ ｐＦＥＴ Ｖｔ ｗｉｔｈ Ｈｆ−ｂａｓｅｄ ｓｔａｃｋｓ ｗｉｔｈ ｐｏｌｙ−Ｓｉ ａｎｄ ＦＵＳＩ ｇａｔｅｓ」、２００４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｅｒｓ、２００４ ＩＥＥＥ、ｐｐ．４４−４５ Ｃ．Ｈｏｂｂｓ他著、名称「Ｆａｃｔｏｒｓ Ｉｎｆｌｕｅｎｃｉｎｇ ｔｈｅ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅｓ ｏｆ Ｍｅｔａｌ Ｏｘｉｄｅ ＣＭＯＳ Ｄｅｖｉｃｅｓ」、ＥＣＳ２００４ Ｗ．Ｄｅｗｅｅｒｄ他著、名称「Ｐｏｔｅｎｔｉａｌ ｒｅｍｅｄｉｅｓ ｆｏｒ ｔｈｅ ＶＴ／Ｖｆｂ−ｓｈｉｆｔ ｐｒｏｂｌｅｍ ｏｆ Ｈｆ／ｐｏｌｙｓｉｌｉｃｏｎ−ｂａｓｅｄ ｇａｔｅ ｓｔａｃｋｓ：ａ ｓｏｌｕｔｉｏｎ−ｂａｓｅｄ ｓｕｒｖｅｙ」、Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｒｅｌｉａｂｉｌｉｔｙ２５、（２２０５）、ｐｐ．７８６−７８９ Ｃ．Ｈｏｂｂｓ他著、名称「Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ ａｔ ｔｈｅ ＰｏｌｙＳｉ／Ｍｅｔａｌ ｏｘｉｄｅ Ｉｎｔｅｒｆａｃｅ」、２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、２００３ ＩＥＥＥ Ｃ．Ｈｏｂｂｓ他著、名称「Ｆｅｒｍｉ−Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ ａｔ ｔｈｅ Ｐｏｌｙｓｉｌｉｃｏｎ／Ｍｅｔａｌ Ｏｘｉｄｅ Ｉｎｔｅｒｆａｃｅ−Ｐａｒｔ Ｉ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第５１巻、第６、２００４年６月、ｐｐ．９７１−９７７
閾値電圧シフトの問題を改善するために種々の技術が単独で用いられたが、依然としてさらなる改善が必要とされる。例えば、ＨｆＯ２及び低Ｓｉ含有量（５０％を下回るＳｉ含有量）のＨｆＳｉＯ誘電体の上に堆積されるＡｌ（Ｏ）Ｎのような絶縁中間層を使用することにより、Ｖｔが０．３５Ｖまで改善された。残りのキャップを架橋して合計０．６Ｖをもたらすことができる付加的な方法が必要とされ、ポリＳｉ及びＨｆＯ２を含むゲートスタック又は低Ｓｉ含有量のＨｆＳｉＯについて、全体の大きさＶｔが観察された。高Ｓｉ含有量の誘電体を単独で用いるときも、同様の方法を必要とする。注入チャネル工学処理は、閾値電圧を動かすこともできるが、そのことが性能の低下及び／又は短チャネル効果の増大をもたらすことがある。
現在に至るまで、従来技術は、上述の閾値電圧シフトを低減させるために、単一の手段のみが用いられている。本発明の出願人は、高いＳｉ又はＧｅ含有量を有する高ｋ誘電体を絶縁中間層と組み合わせることによって、及び／又は、チャネル工学処理によって、閾値電圧及びフラットバンド電圧のシフトがほとんど排除されることを明らかにした。
上述のように、本発明は、５０％を超えるＳｉ又はＧｅ含有量を有する高ｋ誘電体を、材料スタックの工学処理によって閾値電圧／フラットバンド電圧を調整するための少なくとも１つの他の手段と組み合わせることによって、閾値電圧及びフラットバンド電圧の変動を解決するものである。本発明において考慮される他の手段は、例えば、電荷を固定するために誘電体の上に絶縁中間層を用いること、及び／又は、工学処理されたチャネル領域を形成することを含む。「高ｋ誘電体」という用語は、本出願全体にわたって、ＳｉＯ２のものより大きい誘電率を有する誘電体材料を示すように用いられる。すなわち、本発明に用いられる高ｋ誘電体は、高いＳｉ又はＧｅ含有量を必要とすることに加えて、４．０より大きい誘電率を有し、別に指定がない限り、ここに記録される全ての誘電率は、真空に対するものである。
大まかに言うと、本発明は、
ソース及びドレイン拡散領域が内部に配置された半導体基板と、
半導体基板の上に配置されたゲートスタックであって、５０％を超えるＳｉ又はＧｅ含有量を有する高ｋゲート誘電体、及び、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）含有ゲート導体を含む、ゲートスタックと、
高ｋゲート誘電体とＳｉ又はＧｅ含有ゲート導体との間に配置された絶縁中間層、ソース拡散領域とドレイン拡散領域との間に配置された工学処理されたデバイスチャネル、又はそれらの組み合わせを含む少なくとも１つの要素であって、高ｋゲート誘電体及び少なくとも１つの要素は、ゲートスタックの閾値電圧／フラットバンド電圧を目標値になるように安定化させる、少なくとも１つの要素と
を含む半導体構造体を提供する。
本発明の１つの非常に好ましい実施形態において、半導体構造体は、ソース及びドレイン拡散領域が内部に配置された半導体基板であって、ソース及びドレイン拡散領域はデバイスチャネルによって分離される、半導体基板と、デバイスチャネルの上に配置されたゲートスタックであって、ゲートスタックは、５０％を超えるＳｉ又はＧｅ含有量を有する高ｋゲート誘電体、絶縁中間層、及びシリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）含有ゲート導体を含み、絶縁中間層は、高ｋゲート誘電体とＳｉ又はＧｅ含有導体との間に配置され、高ｋ誘電体及び絶縁中間層の両方は、ゲートスタックの閾値電圧／フラットバンド電圧を目標値になるように安定化させる、ゲートスタックとを含む半導体構造体が提供される。
上述の種々の実施形態において、高ｋゲート誘電体は、典型的には、これらに限られるものではないが、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＧｅＯ、又はＨｆＧｅＯＮのようなＨｆベースのゲート誘電体である。
本発明の別の態様において、閾値電圧及びフラットバンド電圧が改善された半導体構造体を形成する方法が提供される。この方法は、
半導体基板上に構造体を準備するステップであって、構造体は、５０％を超えるＳｉ又はＧｅ含有量を有する高ｋゲート誘電体、及び、Ｓｉ又はＧｅ含有ゲート導体を含むゲートスタックと、高ｋゲート誘電体とＳｉ又はＧｅ含有ゲート導体との間に配置された絶縁中間層、工学処理されたデバイスチャネル、又はそれらの組み合わせを含む少なくとも１つの要素とを含む、ステップと、
周知の手段によってゲートスタックにバイアスをかけるステップと
を含む。
ここで、低閾値電圧及びフラットバンド・シフトを有するＦＥＴのような半導体構造体、並びに、これを製造する方法を提供するものである本発明を、以下の説明においてより詳細に説明する。以下の説明においては、例示を目的として与えられる特定の図面について参照されることに留意されたい。図面は例示の目的のために与えられるので、縮尺どおりには描かれてはいない。
本発明は、高ｋ誘電率及び高いＳｉ又はＧｅ含有量（５０％を超える）を有する誘電体と、例えば、誘電体と該誘電体の上にある導体の間に絶縁中間層を組み込む等といった閾値電圧を調整するための少なくとも１つ他の手段とを用いることによって、或いは、チャネル工学処理（すなわち、カウンタードープ及び／又はハロ・ドーピング調整）によって、半導体デバイス、特にｐＦＥＴの閾値電圧制御を提供するものであることが強調される。以下の説明においては、ＦＥＴが説明され、示される。このような説明がなされるが、本発明はまた、キャパシタのような他の半導体構造体を形成する際に、同じ基本的処理ステップ及び材料を用いることができることも考える。
本発明の第１の実施形態において、閾値電圧制御が、高いＳｉ又はＧｅ含有量を有する高ｋ誘電体と絶縁中間層とを用いることによって達成される。本発明のこの実施形態は、最初に、図２に示される積層構造体を準備することで開始する。図示されるように、構造体は、半導体基板１２と、半導体基板１２の表面上に配置された随意的な自然酸化物層１４と、存在する場合には随意的な自然酸化物層１４の表面上に又は随意的な自然酸化物層１４が存在しない場合には半導体基板１２の表面上に配置された、５０％を超えるＳｉ又はＧｅ含有量を有する高ｋ誘電体２０と、誘電体２０上に配置された絶縁中間層２２と、絶縁中間層２２上に配置されたＳｉ又はＧｅ含有導体２４とを含む。「自然酸化物（native oxide）」という用語は、ここでは主として半導体基板１２内に含まれるタイプのカチオンを含有する、いずれかの酸化物、窒化物、又は酸窒化物材料を示すように用いられる。
図２に示される構造体は、最初に、半導体基板１２の表面上に、随意的な自然酸化物層１４、誘電体２０、絶縁中間層２２及びＳｉ又はＧｅ含有ゲート導体２４のブランケット層を準備することによって形成される。本発明のこの実施形態によると、絶縁中間層２２は、高ｋ誘電体２０とＳｉ又はＧｅ含有導体２４との間に配置される。
本発明に用いられる半導体基板１２は、これらに限られるものではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他の全てのＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含む任意の半導体材料を含む。半導体基板１２はまた、有機半導体、或いは、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、又はシリコンゲルマニウム（ＳｉＧｅ）オン・インシュレータ（ＳＧＯＩ）等の積層半導体を含むことができる。本発明の幾つかの実施形態においては、半導体基板１２は、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料で構成されることが好ましい。半導体基板１２は、ドープされていても、ドープされていなくてもよいし、或いは、ドープ領域と非ドープ領域を含んでもよい。
半導体基板１２はまた、第１ドープ（ｎ−又はｐ−）領域と、第２ドープ（ｎ−又はｐ−）領域とを含むことができる。明瞭にするために、本出願の図面中にドープ領域は具体的に示されていない。第１ドープ領域及び第２ドープ領域は、同一のものであってもよいし、又はそれらは異なる導電率及び／又はドーピング濃度を有するものであってもよい。これらのドープ領域は、「ウェル」として知られている。
次に、典型的には、半導体基板１２内に少なくとも１つの分離領域（図示せず）が形成される。分離領域は、トレンチ分離領域又はフィールド酸化物分離領域とすることができる。トレンチ分離領域は、当業者には周知の従来のトレンチ分離工程を用いて形成される。例えば、トレンチ分離領域を形成するために、リソグラフィ、エッチング及びトレンチ誘電体によるトレンチの充填を用いることができる。随意的には、トレンチの充填前にトレンチにライナを形成することができ、トレンチの充填後に緻密化ステップを行うことができ、同様にトレンチ充填に続いて平坦化処理を行うこともできる。いわゆるシリコンの局所的酸化処理（local oxidation of silicon process）を用いてフィールド酸化物を形成してもよい。少なくとも１つの分離領域は、典型的には、隣接するゲートが反対の導電性をもつときに要求される分離を隣接するゲート領域間に与えることに留意されたい。隣接するゲート領域は、同じ導電性（すなわち、両方がｎ型又はｐ型）をもつことができ、或いは代替的に、それらが異なる導電性（すなわち、一方がｎ型で他方がｐ型）を有することもできる。
半導体基板１２を処理した後、随意的に、半導体基板１２の表面上に随意的な自然酸化物層１４が形成される。随意的な自然酸化物層１４は、例えば、酸化又は酸窒化を含む当業者には周知の従来の成長技術を用いて形成される。基板１２がＳｉ含有半導体である場合には、自然酸化物層１４は、酸化シリコン、酸窒化シリコン、又は窒化シリコン酸化物からなる。自然酸化物層１４の厚さは、典型的には、約０．１ｎｍから約１．２ｎｍまでであり、約０．５ｎｍから約１ｎｍまでの厚さがより典型的である。しかしながら、通常ＣＭＯＳ製造中に必要とされるより高温での処理の後、厚さが異なることがある。
次に、構造体の表面上に、５０％を超えるＳｉ又はＧｅ含有量を有する高ｋ誘電体２０（以下、「誘電体２０」）が形成される。ＦＥＴのゲート誘電体又は２つのキャパシタ電極間の誘電体として働くことができる誘電体２０は、例えば、酸化、窒化、又は酸窒化のような熱成長工程によって形成することができる。代替的に、誘電体２０は、例えば、化学気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層蒸着（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積及び他の同様の堆積工程によって形成することができる。誘電体２０はまた、上記の工程の任意の組み合わせを用いて形成することができる。
誘電体２０は、約４．０（すなわち、ＳｉＯ２の誘電率）より大きい誘電率、好ましくは７．０より大きい誘電率と、５０％を超えるＳｉ又はＧｅ含有量、好ましくは約６０％から約９０％までのＳｉ又はＧｅ含有量とを有する絶縁材料からなる。具体的には、本発明に用いられるゲート誘電体２０は、これらに限られるものではないが、金属シリケート及び金属窒化物シリケートを含むシリケート、又は金属のゲルマニウム酸塩及び金属窒化物のゲルマニウム酸塩を含むゲルマニウム酸塩を含む。これらの誘電体は、随意的に、Ａｌ又はＮの少なくとも一方を含むことができる。１つの実施形態においては、誘電体２０は、ＨｆＳｉＯのようなＨｆベース（すなわち、Ｈｆ含有）の誘電体からなることが好ましい。
誘電体２０の物理的厚さは変化し得るが、典型的には、誘電体２０は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約０．５ｎｍから約３ｎｍまでの厚さがより典型的である。
次に、誘電体２０のブランケット層の上に、絶縁中間層２２が形成される。本発明に用いられる絶縁中間層２２は、以下の特性、すなわち、（ｉ）空間的分離によって誘電体２０とＳｉ又はＧｅ含有導体２４の間の相互作用を防止することができる、（ｉｉ）その付加に伴う（直列容量効果による）容量の減少が最小になるように十分なだけ高い誘電率（約４．０又はそれより大きいオーダーの）を有すること、（ｉｉｉ）界面層付近にｐ型ドーパントを供給して界面の電極材料付近のｐ型挙動を保証するために、少なくとも部分的に解離可能であること、（ｉｖ）誘電体２０から導体２４への原子の外方拡散を防止できること、（ｖ）導体２４の下でのその後の酸化を防止できること、及び（ｖｉ）ブランケット層２０内の電荷の面密度を変更すること、のうちの少なくとも１つを有する。
本発明の絶縁中間層２２は、ゲート誘電体２０と導体２４との間の相互作用を防止する化学的中間層である。本発明の中間層２２は、下にある誘電体２０と実質的に反応しない（それがドーパント源として働くときなど、僅かな又は部分的な分解は存在し得る）ので、誘電体２０と反応してシリサイドを形成することはない。本発明の絶縁中間層２２の別の特性は、シリコンが本発明の絶縁中間層２２を還元することができないことである。本発明の中間層２２のある程度の解離が起こり得る場合には、デバイス性能に悪影響を及ぼさないように、本発明の中間層２２は、ｐ型ドーパント又は中性ドーパントのいずれかとすべきである。また、本発明に用いられる絶縁中間層２２は、（標準的なＣＭＯＳ処理では典型的な約１０００℃の）高温に耐えることができる高融点化合物とすべきである。
上述の基準に適合し、よって本発明の絶縁中間層２２として用いられる絶縁材料は、随意的に内部に酸素を含むことができる任意の絶縁性金属窒化物を含む。絶縁中間層の例は、これらに限られるものではないが、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯｘＮｙ）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯｘＮｙ）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）及びそれらの組み合わせを含む。本発明の１つの好ましい実施形態において、絶縁中間層２２は、ＡｌＮ又はＡｌＯｘＮｙである。
絶縁中間層２２は、典型的には、約１Åから約２５Åまでの厚さを有する薄層であり、約２Åから約１５Åまでの厚さがより典型的である。
絶縁中間層２２は、例えば、化学気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、アルミニウム及び窒素ベースの前駆体を用いる原子層蒸着（ＡＬＤ）、原子又は分子状窒素（随意的には励起種とすることができる）及び随意的な酸素のビーム又は雰囲気と共に金属を蒸着させる物理気相堆積又は分子ビーム蒸着、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層蒸着、スパッタリング等のような種々の堆積工程によって形成することができる。代替的に、前に堆積された絶縁金属層の熱窒化又は酸窒化によって、絶縁中間層２２を形成することもできる。代替的に、最初に金属窒化物を堆積させ、続いて適切な酸素環境中での部分的酸化を行ない、酸窒化物を生成することよって、金属の酸窒化物を形成することができる。代替的に、最初に金属酸化物を堆積させ、続いて適切な窒素環境中での部分的窒化を行ない、酸窒化物を生成することによって、金属酸窒化物を形成することができる。
絶縁中間層２２を形成する１つの好ましい方法は、高真空下で抵抗加熱型の標準的Ａｌ噴出セルからＡｌを蒸着させ、市販の無線周波数（ＲＦ）原子状窒素又は窒素及び酸素供給源からの窒素又は酸素及び窒素ビームを用いることによるものである。窒化物のみを堆積させるためには、単一のＲＦ窒素源で十分である。酸窒化物の場合は、第２のＲＦ酸素源を用いることができる。代替的に、単にＲＦ源なしで分子ビームとして酸素を供給することもできる。高真空下での蒸着工程は、例えば、特許文献４に記載されている。噴出セルは、典型的には、蒸着工程の際に約１０００℃−１２００℃の温度を有する。蒸着工程は、典型的には、約２００−４５０Ｗの電力と、約１−３ｓｃｃｍの流速とを有するＲＦ源を用いて行われる。これらの数値は、問題なく、提示された範囲から広範囲で変えることもできる。基板温度は、典型的には、堆積中に１５０℃から６５０℃までの間に保持される。また、堆積温度を提示された範囲外に変えることもできる。ベース真空チャンバ圧は、典型的には、約５×１０−１０トールから２×１０−９トールまでの範囲である。
それを形成するのに用いられる技術にかかわらず、本発明において形成される絶縁中間層２２は、誘電体２０の上に存在する連続的かつ均一的な層である。「連続的」とは、絶縁中間層２２が、その中に大きな破断及び／又はボイドを含まないことを意味し、「均一的」とは、絶縁中間層２２が、堆積されたときに構造体にわたってほぼ同じ厚さを有することを意味する。絶縁中間層２２は、それが特定の結晶構造をもたないことを意味するアモルファスとすることができる。絶縁中間層２２は、使用される材料、並びにそれを形成するのに用いられる技術に応じて、アモルファスに近い他の相で存在してもよい。
絶縁中間層２２を形成した後、例えば、物理気相堆積、ＣＶＤ、又は蒸着といった周知の堆積工程を用いて、絶縁中間層２２上に、Ｓｉ又はＧｅ含有導体となるＳｉ又はＧｅ含有材料２４のブランケット層が形成される。導体を形成するのに用いられるＳｉ又はＧｅ含有材料２４は、単結晶、多結晶、又はアモルファスの形態のＳｉ又はＳｉＧｅ合金層を含む。前述のＳｉ又はＧｅ含有材料の組み合わせも、ここで考慮される。本発明はまた、ゲート導体を部分的なシリサイド層又は完全なシリサイド層とすることができることも考える。Ｓｉ又はＧｅ含有材料２４のブランケット層は、ドープされたものであっても、ドープされていないものであってもよい。ドープされたものである場合には、それを形成するためにインシチュ（in-situ）ドーピング堆積工程を用いることができる。代替的に、ドープされたＳｉ又はＧｅ含有層は、堆積、イオン注入及びアニールによって形成することができる。
Ｓｉ又はＧｅ含有層のドーピングにより、形成されたゲート導体の仕事関数がシフトされる。ドーパントイオンの説明に役立つ実例は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、又はこれらの混合物を含む。本発明のこの時点で堆積されるＳｉ又はＧｅ含有層２４の厚さ、すなわち高さは、使用される堆積工程によって変化し得る。典型的には、Ｓｉ又はＧｅ含有層２４は、約２０ｎｍから約１８０ｎｍまでの垂直方向の厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さがより典型的である。
本発明によると、絶縁中間層２２は、ｐＦＥＴが形成されたときの閾値電圧及びフラットバンド電圧の安定化における特定の改善を示す。ｐＦＥＴは、ホウ素のようなｐ型ドーパントでドープされたポリ−Ｓｉを含む。
Ｓｉ又はＧｅ含有材料２４のブランケット層の堆積後、例えば、物理気相堆積又は化学気相堆積のような堆積工程を用いて、Ｓｉ又はＧｅ含有材料２４のブランケット層の上に誘電体キャップ層（図示せず）を形成することができる。誘電体キャップ層は、酸化物、窒化物、酸窒化物、又はそれらのいずれかの組み合わせとすることができる。誘電体キャップ層の厚さ、すなわち高さは、約２０ｎｍから約１８０ｎｍまでであり、約３０ｎｍから約１４０ｎｍまでの厚さがより典型的である。
誘電体キャップ（存在する場合には）、ブランケットＳｉ含有層２４、及び随意的な絶縁中間層２２、並びにゲート誘電体２０が、リソグラフィ及びエッチングによってパターン形成されて、パターン形成された材料スタック１８が与えられる（図３を参照されたい）。パターン形成ステップ及びエッチング・ステップは、製造される半導体デバイスのタイプに応じて、随意的に用いられる。
複数のパターン形成された材料スタックが形成されたとき、材料スタックは、同じ寸法、すなわち長さをもつことができ、又はそれらはデバイス性能を改善するために種々の寸法を有することができる。リソグラフィ・ステップは、フォトレジストをブランケット積層構造体の上面に適用し、該フォトレジストを所望の放射パターンに露光させ、通常のレジスト現像剤を用いて露光されたフォトレジストを現像することを含む。次に、１つ又はそれ以上の乾式エッチング・ステップを用いて、フォトレジストのパターンを構造体に転写する。幾つかの実施形態においては、ブランケット積層構造体の層の１つにパターンを転写した後に、パターン形成されたフォトレジストを除去することができる。他の実施形態においては、エッチングが完了した後に、パターン形成されたフォトレジストを除去する。
パターン形成された材料スタックを形成する際に本発明に用いることができる適切な乾式エッチング工程は、これらに限られるものではないが、反応性イオンエッチング、イオンビームエッチング、プラズマエッチング、又はレーザアブレーションを含む。使用される乾式エッチング工程は、常にではないが、下にある誘電体２０に対して選択的であり、よって、このエッチング・ステップは、典型的には、誘電体２０を除去するものではない。しかしながら、幾つかの実施形態においては、このエッチング・ステップを用いて、既にエッチングされた材料スタックの材料層によって保護されていない誘電体２０の部分を除去することができる。
本発明の幾つかの実施形態においては、絶縁中間層を含むｐＦＥＴと、絶縁中間層を含まないｎＦＥＴとを形成することが望ましい。本発明のこの実施形態においては、特許文献２に記載される処理の詳細が用いられる。大まかに言えば、この実施形態は、最初に、第１のデバイス領域及び第２のデバイス領域を有する半導体基板を準備することによって実現することができる。次に、少なくとも誘電体及び中間層の絶縁層を含む誘電体スタックが、デバイス領域の各々の上に形成される。次に、デバイス領域の一方の上にあるブロックマスクを用い、かつ、他方のデバイス領域から露出された中間層の絶縁層をエッチングして、デバイス領域の一方から絶縁中間層が除去される。次に、両方のデバイス領域内にＳｉ含有材料が形成され、次いで、エッチングを行なって、パターン形成されたｎＦＥＴ及びパターン形成されたｐＦＥＴを形成する。
次に、少なくとも１つのスペーサ（図示せず）が、常にとは限らないが、典型的には、各々のパターン形成された材料スタックの露出された側壁上に形成され、このステップは、ＦＥＴ及びＭＯＳキャパシタの製造にも適用可能である。少なくとも１つのスペーサは、酸化物、窒化物、酸窒化物、及び／又はそれらのいずれかの組み合わせのような絶縁体からなる。この少なくとも１つのスペーサは、堆積及びエッチングによって形成される。
少なくとも１つのスペーサの幅は、ソース及びドレイン・シリサイド・コンタクト（ＦＥＴデバイスのために後に形成される）がゲートスタックの縁部の下に侵入しないように、十分に広いものでなければならない。典型的には、ソース／ドレイン・シリサイドは、少なくとも１つのスペーサが、約２０ｎｍから約８０ｎｍまでの底部で測定された幅を有するとき、ゲートスタックの縁部の下に侵入しない。
材料スタック１８は、これに熱酸化、窒化、又は酸窒化工程を施すことによって、本発明のこの時点において不動態化させる（passivate）こともできる。不動態化（パッシベーション）ステップは、材料スタックの周りに不動態化材料の薄層を形成するものである。このステップは、前のスペーサ形成ステップの代わりに、又はこれと共に用いることができる。スペーサ形成ステップと共に用いられるとき、スペーサの形成は、材料スタックの不動態化プロセスの後に行なわれる。
次に、基板内に、ソース／ドレイン拡散領域１６（スペーサの有無にかかわらず）が形成される。ソース／ドレイン拡散領域１６は、イオン注入及びアニール・ステップを用いて形成される。アニール・ステップは、前の注入ステップによって注入されたドーパントを活性化させるように働く。イオン注入及びアニールのための条件は、当業者には周知である。
ソース／ドレイン拡散領域１６はまた、従来のエクステンション注入（extensionimplant）を用いてソース／ドレイン注入の前に形成されたエクステンション注入領域を含むこともできる。エクステンション注入の後、活性化アニールを行なってもよく、又は代替的に、同じ活性化アニール・サイクルを用いて、エクステンション注入及びソース／ドレイン注入の際に注入されたドーパントを活性化させることもできる。パターン形成されたゲート領域１８の各々の下にあるソース／ドレイン領域間の半導体基板の領域が、デバイスチャネル１００である。
次に、前に除去されていない場合には、誘電体２０を選択的に除去する化学エッチング工程を用いて、誘電体２０の露出された部分を除去する。このエッチング・ステップは、半導体基板１２の上面上で停止する。誘電体２０の露出された部分を除去する際に、いずれの化学エッチャントをも使用できるが、１つの実施形態においては、希フッ化水素酸（ＤＨＦ）が用いられる。
当業者に周知の処理ステップを用いて、シリサイド化されたコンタクト（ソース／ドレイン及びゲート）の形成、並びに、金属相互接続部を有する後工程（ＢＥＯＬ：バック・エンド・オブ・ライン）相互接続レベルの形成といった、さらなるＣＭＯＳ処理を形成することができる。
本発明の別の実施形態においては、上述の誘電体２０は、カウンタードープ又はハロ注入調整によって、或いは、カウンタードープ及びハロ注入調整の組み合わせによって工学処理されたチャネル領域１００´と共に使用される。誘電体２０及び工学処理されたチャネル領域１００´を含む構造体が、図４に示される。図５は、誘電体２０、絶縁中間層２２及び工学処理されたチャネル領域１００´が実装される本発明の実施形態を示す。これらの両方の構造体において、閾値電圧及びフラットバンド電圧が安定化される。ソース／ドレイン・エクステンション領域１７及びスペーサ１９もまた、ハロ領域１０２及びカウンタードープ領域１０４と同様に示されることにも留意されたい。
ハロ領域１０２は、ソース／ドレイン拡散イオン注入の前に、図３に示されるパターン形成されたゲート領域１８を含む半導体基板１２の表面内にハロ・イオンを注入することによって形成される。ハロ注入は、参照番号１０２で図４及び図５に示される。ハロ注入は、特定のゲートスタックにおいて観察される閾値／フラットバンド・シフトをさらに調整するように適合されたエネルギー、ハロ・イオン濃度及び角度で行なわれる。ハロ注入の正確な条件は、必要な閾値電圧／フラットバンド電圧の調整の程度に応じて変化し得る。一般的な条件は、約５ｋｅＶから約１００ＫｅＶまでのハロ注入エネルギー、約５×１０１２原子／ｃｍ２から約２×１０１４原子／ｃｍ２までのハロ・イオン面密度、及び約１０°から約４５°までの注入角度を含む。
カウンタードープ領域１０４は、典型的には半導体基板１２の上部１０Åから１００Åまでの範囲にある、半導体基板１２の上部付近の工学処理されたチャネル領域１００´内に配置される。カウンタードープ領域１０４は、多層構造スタックが形成される前又はゲートスタックの形成後のいずれかに形成される。カウンタードープ領域１０４は、反対のタイプのドーパントをチャネル・ドープのために用いられるものに供給することによって形成される。カウンタードープ領域１０４は、イオン注入及びアニールによって形成することができる。典型的なイオン注入条件は、約１ＫｅＶから３ＫｅＶまでのエネルギーと、約１０１７原子／ｃｍ３から１０１９原子／ｃｍ３までのドーパント濃度とを含む。代替的に、カウンタドーパント・イオンを含む材料を、別個の層として、或いは、ゲートスタックの成分の１つとして提供することができ、アニールを用いて、イオンを基板内に拡散させることができる。
上述の本発明の実施形態の各々は、機能回路へのこうした構造の実装を可能にする十分な閾値電圧／フラットバンド電圧制御を提供することが強調される。
上述の実施形態は、本発明の範囲及び精神を例証するように提供されるものである。これらの実施形態は、当業者に対して他の実施形態を明らかにする。これらの他の実施形態は、本発明の考慮の範囲内にある。したがって、本発明は、添付の特許請求の範囲によってのみ制限されるべきである。
ゲートバイアスゼロ、Ｖｇ＝０Ｖにおける典型的なｐＦＥＴの従来技術のゲートスタックにわたるおおよそのバンドアラインメントを示す概略図である。量Ｅｃ及びＥｖは、それぞれシリコン基板内の伝導帯エッジ及びポリシリコン・ゲート内の価電子帯エッジを表わす。Ｅｆは、ゲートバイアスゼロにおけるシリコン基板及びポリシリコン・ゲート内のフェルミ準位位置（点線）を表す。 パターン形成前の、本発明の異なる処理ステップにおける、高いＳｉ又はＧｅ含有量を有する高ｋ誘電体とポリ−Ｓｉ又はポリ−Ｇｅ電極との間に配置された閾値電圧安定化中間層を含む、本発明の半導体構造体の図形的表示（断面図による）である。 パターン形成後の、本発明の異なる処理ステップにおける、高いＳｉ又はＧｅ含有量を有する高ｋ誘電体とポリ−Ｓｉ又はポリ−Ｇｅ電極との間に配置された閾値電圧安定化中間層を含む、本発明の半導体構造体の図形的表示（断面図による）である。 工学処理されたチャネル領域と、高いＳｉ又はＧｅ含有量を有する高ｋ誘電体とを含む本発明の半導体基板の図形的表示（断面図による）である。 工学処理されたチャネル領域と、絶縁中間層と、高いＳｉ又はＧｅ含有量を有する高ｋ誘電体とを含む、本発明の半導体構造体の図形的表示（断面図による）である。

Claims (10)

  1. 各々がソース拡散領域及びドレイン拡散領域を有するｎＦＥＴ領域とｐＦＥＴ領域とが内部に配置された半導体基板と、
    前記半導体基板の前記ｎＦＥＴ領域および前記ｐＦＥＴ領域の各々の上に配置されたゲートスタックであって、５０％を超えるＳｉ又はＧｅ含有量を有する高ｋゲート誘電体と、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ）含有ゲート導体とを含む、ゲートスタックと、
    前記ｐＦＥＴ領域上の前記ゲートスタックの前記高ｋゲート誘電体と前記ゲート導体との間に配置された絶縁中間層であって、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯ ｘ Ｎ ｙ ）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯ ｘ Ｎ ｙ ）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、又はそれらの組み合わせを含み、前記ｎＦＥＴ領域上の前記ゲートスタックには設けられていない、絶縁中間層と、
    前記ｎＦＥＴ領域および前記ｐＦＥＴ領域の各々の前記ソース拡散領域と前記ドレイン拡散領域との間に配置され、カウンタードープされた領域を含むチャネル領域であって、前記カウンタードープされた領域は、その下の前記半導体基板の領域のドーパントとは反対のタイプのドーパントが１０ １７ 原子／ｃｍ ３ から１０ １９ 原子／ｃｍ ３ までの濃度で含まれている、チャネル領域とを備え、
    前記高ｋゲート誘電体と前記絶縁中間層と前記チャネル領域とにより、前記ｐＦＥＴ領域の前記ゲートスタックの閾値電圧／フラットバンド電圧が目標値になるように安定化される、半導体構造体。
  2. 前記半導体基板は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、シリコン・オン・インシュレータ、シリコンゲルマニウム・オン・インシュレータ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体、有機半導体、或いは積層半導体を含む、請求項１に記載の半導体構造体。
  3. 前記高ｋゲート誘電体の前記Ｓｉ又はＧｅ含有量は６０％から９０％までである、請求項１に記載の半導体構造体。
  4. 前記高ｋゲート誘電体は、金属シリケート、金属窒化物シリケート、金属のゲルマニウム酸塩、又は金属窒化物のゲルマニウム酸塩である、請求項１に記載の半導体構造体。
  5. 前記高ｋゲート誘電体はＨｆベースの材料である、請求項４に記載の半導体構造体。
  6. 前記絶縁中間層はＡｌＮ又はＡｌＯｘＮｙを含む、請求項１に記載の半導体構造体。
  7. 前記チャネル領域は、ハロ・イオンが注入されたハロ注入領域を含む、請求項１に記載の半導体構造体。
  8. 前記ゲート導体は、Ｓｉ、ＳｉＧｅ、又はシリサイドを含む、請求項１に記載の半導体構造体。
  9. 前記高ｋゲート誘電体はＨｆベースの誘電体であり、前記絶縁中間層はＡｌＮ又はＡｌＯ ｘ Ｎ ｙ である、請求項１に記載の半導体構造体。
  10. 前記チャネル領域のカウンタードープされた領域は、前記半導体基板１２の表面から１００Åまでの範囲にある、請求項１に記載の半導体構造体。
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