JP2005191482A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 高誘電率膜の最上層に備えた金属シリケート膜中の金属濃度を制御することにより、理想のＣ−Ｖ特性と同等のＣ−Ｖ特性を有する半導体装置を実現する。
【解決手段】 シリコン基板１上にゲート絶縁膜を介してゲート電極７ｂが形成されてなる半導体装置において、ゲート絶縁膜を、シリコン基板１上に形成されたシリコン酸化膜４ａと、シリコン酸化膜４ａ上に形成されたＨｆシリケート膜５ａと、Ｈｆシリケート膜５ａ上に形成され、Ｈｆを１atomic％以上３０atomic％以下のピーク濃度で含有し、窒素を１０atomic％以上３０atomic％以下のピーク濃度で含有する窒素含有Ｈｆシリケート膜６ａとを積層することにより構成する。
【選択図】 図１

Description

本発明は、金属シリケート膜をゲート絶縁膜として用いた半導体装置及びその製造方法に関する。
半導体装置の微細化に伴い、ゲート絶縁膜の薄膜化が要求されている。従来のゲート絶縁膜であるシリコン酸化膜やシリコン酸窒化膜（以下「シリコン酸化膜等」という。）は、リーク電流が増大するため薄膜化に限界があり、ＳｉＯ２換算膜厚で１．５ｎｍ以下にすることは困難である。そこで、シリコン酸化膜等よりも高い比誘電率を有する金属酸化膜、金属シリケート膜及び金属アルミネート膜のような高誘電率膜をゲート絶縁膜として用い、ゲート絶縁膜の物理的膜厚を厚くすることにより、リーク電流を抑制するという提案がなされている。
しかし、上記高誘電率膜をゲート絶縁膜として用い、ポリシリコン電極をゲート電極として用いた場合、ポリシリコン電極にドープされた不純物が不純物活性化時にゲート絶縁膜を通して基板に拡散してしまい、トランジスタ特性が劣化してしまうという問題があった。
この問題を解決するため、高誘電率膜に窒素を導入する技術が提案されている。
具体的には、基板上にジルコニウム又はハフニウムからなる金属層を形成し、該金属層を酸窒化処理することにより、オキシ窒化ジルコニウム層又はオキシ窒化ハフニウム層からなる高誘電率ゲート絶縁膜を形成する技術が提案されている（例えば、特許文献１参照。）。
また、ハフニウム含有シリコン酸窒化膜からなる下部バリア膜と、シリコン含有ハフニウム酸化膜からなる高誘電率膜と、窒素を含むシリコン含有ハフニウム酸化膜からなる上部バリア膜とを積層することによりゲート絶縁膜を構成し、高誘電率膜及び下部バリア膜中の金属（Ｍ）、酸素（Ｏ）、窒素（Ｎ）及びシリコン（Ｓｉ）の組成を制御することが記載されている（例えば、特許文献２参照。）。
特開２０００−５８８３２号公報（第６頁、図６，８） 特開２００３−８０１１号公報（第２頁、図１）
上述したように高誘電率膜に窒素を導入することにより、不純物拡散によるフラットバンド電圧シフト（以下「Ｖｆｂシフト」という。）は小さくなる。これは、高誘電率ゲート絶縁膜が窒化処理により緻密化され、不純物拡散が抑制されたためであると推測される。
しかしながら、上記従来の技術では、固定電荷の影響等による初期のＶｆｂシフトが大きく、特にＰチャネルＭＯＳトランジスタにおいて、良好なトランジスタ特性を得ることができないという問題があった。
本発明は、上記従来の課題を解決するためになされたもので、初期のＶｆｂシフトを抑制し、良好なトランジスタ特性を得ることを目的とする。
本発明に係る半導体装置は、基板と、
前記基板上に形成されたゲート絶縁膜であって、金属を１atomic％以上３０atomic％以下のピーク濃度で含有する窒素含有金属シリケート膜若しくは窒素含有金属アルミネート膜を最上層に有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備えたことを特徴とするものである。
本発明に係る半導体装置は、基板と、
前記基板上に形成されたゲート絶縁膜であって、
前記基板上に形成された下地界面層と、
該下地界面層上に形成され、金属、酸素及びシリコンを含む金属シリケート膜と、
該金属シリケート膜上に形成され、金属、酸素、シリコン及び窒素を含む窒素含有金属シリケート膜とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記窒素含有金属シリケート膜は、前記金属を１atomic％以上３０atomic％以下のピーク濃度で含有することを特徴とするものである。
本発明に係る半導体装置において、前記金属シリケート膜は、金属を５atomic％以上４０atomic％以下のピーク濃度で含有することが好適である。
本発明に係る半導体装置において、前記窒素含有金属シリケート膜は、前記窒素を１０atomic％以上３０atomic％以下のピーク濃度で含有することが好適である。
本発明に係る半導体装置の製造方法は、基板上に下地界面層を形成する工程と、
前記下地界面層上に、金属を１atomic％以上３０atomic％以下のピーク濃度で含有する金属シリケート膜を形成する工程と、
前記金属シリケート膜の上層に、窒素を１０atomic％以上３０atomic％以下のピーク濃度で含有する窒素含有金属シリケート膜を形成する工程と、
前記窒素含有金属シリケート膜上にゲート電極を形成する工程と、
を含むことを特徴とするものである。
本発明に係る半導体装置の製造方法において、前記金属シリケート膜を形成する工程は、金属を含む原料を前記基板上に供給した後、酸化性ガスを供給して金属酸化膜を形成する第１ステップと、シリコンを含む原料を前記基板上に供給した後、酸化性ガスを供給してシリコン酸化膜を形成する第２ステップとを組み合わせて行い、かつ、該第１及び第２ステップの回数を制御して行う工程であることが好適である。
本発明に係る半導体装置の製造方法は、基板上に下地界面層を形成する工程と、
前記下地界面層上に、金属を５atomic％以上４０atomic％以下のピーク濃度で含有する金属シリケート膜を形成する工程と、
前記金属シリケート膜上に、金属を１atomic％以上３０atomic％以下のピーク濃度で含有し、窒素を１０atomic％以上３０atomic％以下のピーク濃度で含有する窒素含有金属シリケート膜を形成する工程と、
前記窒素含有金属シリケート膜上にゲート電極を形成する工程と、
を含むことを特徴とするものである。
本発明に係る半導体装置の製造方法において、前記窒素含有金属シリケート膜を形成する工程は、
金属を含む原料を前記基板上に供給した後、酸化性ガスを供給して金属酸化膜を形成するステップと、シリコンを含む原料を前記基板上に供給した後、酸化性ガスを供給してシリコン酸化膜を形成するステップとを組み合わせて行い、かつ、該ステップの回数をそれぞれ制御することにより、金属を１atomic％以上３０atomic％以下のピーク濃度で含有する金属シリケート膜を形成する工程と、
該金属シリケート膜を窒化することにより、該金属シリケート膜に窒素を１０atomic％以上３０atomic％以下のピーク濃度で導入する工程と、
を含むことが好適である。
本発明は以上説明したように、高誘電率膜の最上層に備えた金属シリケート膜中の金属濃度を制御することにより、理想のＣ−Ｖ特性と同等のＣ−Ｖ特性を有する半導体装置を実現することができる。
以下、図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の実施の形態による半導体装置を説明するための断面図である。詳細には、Ｐ型チャネルＭＯＳトランジスタ（以下「ＰＭＯＳトランジスタ」という。）を説明するための断面図である。
図１に示すように、基板１としてのｐ型シリコン基板内に、ｎ型不純物が導入されてなるｎ型ウェル２が形成されている。該基板１の素子分離領域に素子分離構造３が形成されている。この素子分離構造３により、活性領域であるＰＭＯＳトランジスタ形成領域が区画形成される。素子分離構造３は、基板１の表面側から形成された浅溝内にシリコン酸化膜が充填されてなるＳＴＩ（Shallow Trench Isolation）である。ＭＯＳトランジスタ形成領域の基板１上には、積層されたゲート絶縁膜４ａ，５ａ，６ａを介してゲート電極７ｂが形成されている。
ゲート絶縁膜は、基板１上に形成された下地界面層４ａと、該下地界面層４ａ上に形成された高誘電率膜５ａと、該高誘電率膜５ａ上に形成された上層絶縁膜６ａとを有する。
下地界面層４ａは、基板１と高誘電率膜５ａとの界面反応を抑制するシリコン酸化膜である。下地界面層４ａの膜厚は、１ｎｍ以下が好適であり、例えば、０．５ｎｍ程度である。
高誘電率膜５ａは、金属、酸素及びシリコンを含有する金属シリケート膜であり、例えば、Ｈｆ（ハフニウム）シリケート膜又はＺｒ（ジルコニウム）シリケート膜を用いることができる。高誘電率膜５ａの膜厚は、例えば、３ｎｍ程度である。
上層絶縁膜６ａは、金属、酸素、シリコン及び窒素を含有する窒素含有金属シリケート膜であり、例えば、窒素含有Ｈｆシリケート膜又は窒素含有Ｚｒシリケート膜を用いることができる。
上層絶縁膜６ａは、ＨｆやＺｒのような金属を１atomic％以上３０atomic％以下のピーク濃度で含有する膜である。すなわち、窒素含有金属シリケート膜６ａは、シリコンリッチな膜とする。金属ピーク濃度が３０atomic%を超える場合、後述するように、良好な電気特性が得られないためである。
また、上層絶縁膜６ａは、窒素を１０atomic％以上３０atomic％以下のピーク濃度で含有する。窒素ピーク濃度が１０atomic％未満の場合には、上層絶縁膜６ａの緻密化が不十分となり、活性化熱処理においてゲート電極であるポリシリコンへ導入したリンあるいはボロンなどの不純物の拡散抑制が困難となるためである。また、窒素ピーク濃度が３０atomic%を超えるようにするのは実際困難であり、仮に可能であったとしても優れた電気特性が得られない。
上層絶縁膜６ａの膜厚は、高誘電率膜５ａの膜厚の１／２０〜２／３程度が好適である。
ゲート電極７ｂは、ポリシリコン膜に不純物が導入されたドープトシリコン膜からなるポリシリコン電極である。また、ゲート電極７ｂとして、ポリシリコン電極に代えて、シリコンゲルマニウム（ＳｉｘＧｅｙ）電極を用いることができる。
ゲート電極７ｂ及びゲート絶縁膜４ａ，５ａ，６ａの側面には、ＬＤＤ形成用スペーサとしてのサイドウォール１１が形成されている。該サイドウォール１１は、シリコン酸化膜やシリコン窒化膜等からなる。
ゲート電極７ｂ下方の基板１表面のチャネル領域を挟んで、低濃度のｐ型不純物が導入されてなるエクステンション領域１４が形成されている。高濃度のｐ型不純物が導入されてなるソース／ドレイン領域１５が、エクステンション領域１４と接続するようにｎ型ウェル２に形成されている。
ゲート電極７ｂを覆うように、ＢＰＳＧ、ＢＳＧ、ＰＳＧのような層間絶縁膜１６が形成されている。該層間絶縁膜１６内に、ソース／ドレイン領域１５に接続されたコンタクトホールが形成され、該コンタクトホール内にバリアメタル膜とタングステン膜との積層膜のような導電膜が埋め込まれたコンタクト１７が形成されている。コンタクト１７上には、金属配線１８が形成されている。
なお、上述したＰＭＯＳトランジスタに限らず、同様の断面構造を有するＮ型チャネルＭＯＳトランジスタ（以下「ＮＭＯＳトランジスタ」という。）に対しても本発明を適用することができる。
ＮＭＯＳトランジスタの場合には、ｐ型シリコン基板１内にｐ型ウェルが形成され、素子分離構造３によりＮＭＯＳトランジスタ形成領域が区画形成されている。さらに、ｐ型ウェルには、低濃度のｎ型不純物が導入されてなるエクステンション領域と、該エクステンションに接続され、高濃度のｎ型不純物が導入されてなるソース／ドレイン領域とが形成されている。
次に、上記高誘電率膜５としての金属シリケート膜の形成方法について説明する。具体的には、Ｈｆシリケート膜の形成方法について説明する。
Ｈｆシリケート膜は、ハフニウム酸化膜（ＨｆＯ２膜）をＡＬＤ（Atomic Layer Deposition）法により形成する工程と、シリコン酸化膜（ＳｉＯ２膜）をＡＬＤ法により形成する工程とを組み合わせて行い、それぞれの工程の回数を制御することにより形成される。各工程の詳細について、以下に説明する。
先ず、ハフニウム酸化膜の形成工程について説明する。
ハフニウム酸化膜は、Ｈｆ原料としてのテトラメチルエチルアミドハフニウム［Hf(N(CH3)(C2H5))4］を液体マスフローコントローラを用いて流量制御し、該流量制御されたＨｆ原料を気化させて、成膜チャンバ内に保持されたシリコン基板表面に吸着させた後、該チャンバ内にオゾンガスのような酸化性ガスを導入することにより形成される。かかるハフニウム酸化膜の形成工程を１サイクルとする。
図２は、テトラメチルエチルアミドハフニウム［Hf(N(CH3)(C2H5))4］をＨｆ原料として用いてハフニウム酸化膜を形成する場合において、サイクル数とハフニウム酸化膜の膜厚との関係を示す図である。図２には、基板温度が２００℃、２５０℃、２７５℃、３００℃、３２５℃である場合の膜厚の変化を示している。図２に示すように、各シリコンウエハ温度において、サイクル数の増加に伴い、ハフニウム酸化膜の膜厚が線形的に増加している。さらに、基板温度が増加するのに伴い、直線の傾きが大きくなり、１サイクル当たりの成膜速度が増加している。これは、基板温度の増加に伴い、基板表面に吸着するテトラメチルエチルアミドハフニウム［Hf(N(CH3)(C2H5))4］の量も増加するためであると考えられる。図２に示すように、各基板温度における１サイクル当たりのＨｆＯ２成膜速度は、２００℃：０．０９０nm/cycle、２５０℃：０．０９３nm/cycle、２７５℃：０．１１７nm/cycle、３００℃：０．２２７nm/cycle、３２５℃：０．４５８nm/cycleであった。
なお、Ｈｆ原料として、テトラジメチルアミドハフニウム［Hf(N(CH3)2)4］又はテトラジエチルアミドハフニウム［Hf(N(C2H5)2)4］を用いることができる。
また、Ｈｆシリケート膜に代えて、Ｚｒシリケート膜を形成することができる。この場合、Ｚｒ原料として、テトラメチルエチルアミドジルコニウム［Zr(N(CH3)(C2H5))4］、テトラジメチルアミドジルコニウム［Zr(N(CH3)2)4］又はテトラジエチルアミドジルコニウム［Zr(N(C2H5)2)4］を用いることができる。
同様に、金属として、Ｈｆ又はＺｒ以外に、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）およびルテチウム（Ｌｕ）を用いることができる。この場合、金属原料として、上記Ｈｆ原料のハフニウム部分を各金属元素に変えた原料を用いることができる。
次に、シリコン酸化膜の形成工程について説明する。
シリコン酸化膜は、Ｓｉ原料としてのトリスジメチルアミノシラン［SiH(N(CH3)2)3］を液体マスフローコントローラを用いて流量制御し、該流量制御されたＳｉ原料を気化させて、成膜チャンバ内に保持されたシリコン基板表面に吸着させた後、該チャンバ内にオゾンガスのような酸化性ガスを導入することにより形成される。かかるシリコン酸化膜の形成工程を１サイクルとする。
図３は、トリスジメチルアミノシラン［SiH(N(CH3)2)3］をＳｉ原料として用いてシリコン酸化膜を形成する場合において、サイクル数とシリコン酸化膜の膜厚との関係を示す図である。図３（ａ）は成膜チャンバ内の圧力が０．５Torrの場合、図３（ｂ）は成膜チャンバ内の圧力が５．０Torrの場合の結果を示している。成膜チャンバ内の圧力が０．５Torrの場合、図３（ａ）に示すように、サイクル数の増加に伴いシリコン酸化膜の膜厚が線形的に増加しているが、成膜速度は小さかった。一方、成膜チャンバ内の圧力を５．０Torrに上げた場合には、図３（ｂ）に示すように、成膜速度が増加した。これは、Ｓｉ原料であるトリスジメチルアミノシラン［SiH(N(CH3)2)3］は、０．５Torrの低圧では基板表面に吸着しにくく、５．０Torrの圧力にすることにより吸着量が増加するためであると考えられる。図３（ｂ）に示すように、０．５Torrの低圧で成膜した場合、各基板温度における１サイクル当たりのＳｉＯ２成膜速度は、２２５℃：０．０５８nm/cycle、２５０℃：０．０７０nm/cycle、２７５℃：０．０８０nm/cycleであった。
なお、Ｓｉ原料として、トリスジエチルアミノシラン［SiH(N(C2H5)2)3］、テトラキスジメチルアミノシラン［Si(N(CH3)2)4］、テトラキスジエチルアミノシラン［Si(N(C2H5)2)4］、ジメチルシラン［SiH2(CH3)2］、ジエチルシラン［SiH2(C2H5)2］又はビスターシャリブチルアミノシラン［SiH2(NH(C4H9)2)］を用いることができる。
図４は、Ｈｆ原料としてテトラメチルエチルアミドハフニウム［Hf(N(CH3)(C2H5))4］を用いてハフニウム酸化膜を形成し、Ｓｉ原料としてトリスジメチルアミノシラン［SiH(N(CH3)2)3］を用いてシリコン酸化膜を形成する場合において、サイクル数とＨｆシリケート膜の膜厚との関係を示す図である。ハフニウム酸化膜とシリコン酸化膜の形成については上述した通りである。図４において、Ｈｆ／Ｓｉ＝１／１は、Ｈｆシリケート膜を形成する工程の１サイクルにおいて、ＨｆＯ２成膜とＳｉＯ２成膜とを１サイクル毎に行っていることを意味する。また、Ｈｆ／Ｓｉ＝１／２は、ＨｆＯ２成膜を１回行った後にＳｉＯ２成膜を２回行っていることを意味し、Ｈｆ／Ｓｉ＝１／４はＨｆＯ２成膜を１回行った後にＳｉＯ２成膜を４回行っていることを意味している。何れのサイクル比の場合でも、ＨｆＯ２成膜での成膜チャンバ内の圧力は０．５Torrとし、ＳｉＯ２成膜での成膜チャンバ内の圧力は５．０Torrとした。また、基板温度は、２７５℃とした。
図４に示すように、Ｈｆ／Ｓｉ＝１／１、Ｈｆ／Ｓｉ＝１／２及びＨｆ／Ｓｉ＝１／４の何れの場合においても、サイクル数の増加に伴い、Ｈｆシリケート膜厚が線形的に増加している。これは、サイクル数によりＨｆシリケート膜の膜厚を非常に精度良く制御できていることを意味している。図４に示すように、１サイクル当たりのＨｆシリケート成膜速度は、Ｈｆ／Ｓｉ＝１／１：０．１５５nm/cycle、Ｈｆ／Ｓｉ＝１／２：０．２２２nm/cycle、Ｈｆ／Ｓｉ＝１／４：０．３７３nm/cycleであった。
なお、Ｈｆ原料及びＳｉ原料は、上述した他の材料に適宜変更可能である。
図５は、Ｈｆとしてテトラメチルエチルアミドハフニウム［Hf(N(CH3)(C2H5))4］を用いてハフニウム酸化膜を形成し、Ｓｉ原料としてトリスジメチルアミノシラン［SiH(N(CH3)2)3］を用いてシリコン酸化膜を形成する場合において、Ｈｆ／Ｓｉ比とＨｆシリケート膜中のＨｆ濃度［Ｈｆ／（Ｈｆ＋Ｓｉ）］との関係を示す図である。ここで、ＨｆＯ２成膜とＳｉＯ２成膜とでは成膜チャンバ内の圧力は異なり、ＨｆＯ２成膜時の圧力を０．５Torrとし、ＳｉＯ２成膜時の圧力を５．０Torrとした。また、基板温度は、２７５℃とした。
図５に示すように、Ｈｆ／Ｓｉ比、すなわち、Ｈｆシリケート膜成膜１サイクルにおけるＨｆＯ２成膜工程数とＳｉＯ２成膜工程数の比、を制御することにより、Ｈｆシリケート膜中のＨｆ濃度を１／３０〜約１の広範囲で精度良く制御することができる。従って、以上のような製法を用いることにより、金属シリケート膜中の金属ピーク濃度を精度良く制御することができる。
次に、本実施の形態による半導体装置の製造方法について説明する。
図６〜図８は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。詳細には、ＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。ＮＭＯＳトランジスタとＰＭＯＳトランジスタは同様の断面構造を有するため、ＮＭＯＳトランジスタの製造方法については図示を省略し適宜説明する。
先ず、図６（ａ）に示すように、ＰＭＯＳトランジスタ形成領域において、Ｐ型シリコン基板１内にｎ型不純物を導入し熱処理を施すことによりｎ型ウェル２を形成する。一方、ＮＭＯＳトランジスタ形成領域において、シリコン基板１内にｐ型不純物を導入し熱処理を施すことによりｐ型ウェルを形成する。そして、ＳＴＩ法により素子分離構造３を形成することにより、上記ＰＭＯＳ及びＮＭＯＳトランジスタ形成領域に仕切られる。具体的には、シリコン基板１の素子分離領域に浅い溝を形成し、該溝内にシリコン酸化膜を埋め込むことにより素子分離構造３を形成する。溝以外に形成されたシリコン酸化膜は、ＣＭＰ法又はエッチバック法により除去することができる。
次に、シリコン基板１の表面を希釈フッ酸（ＤＨＦ）を用いて洗浄する。その後、図６（ｂ）に示すように、シリコン基板１の表面にシリコン酸化膜４を、ハロゲンランプやフラッシュランプを用いた急速加熱処理により、例えば、０．５ｎｍ程度の膜厚で形成する。かかる極薄のシリコン酸化膜４を形成した後、上述した方法を用いて、Ｈｆシリケート膜５を、例えば、３ｎｍ程度の膜厚で形成する。
Ｈｆシリケート膜５形成後、窒素含有Ｈｆシリケート膜６の形成前に、Ｈｆシリケート膜５を緻密化する処理を行ってもよい。該緻密化は、例えば、酸素ガスが微量添加された窒素ガス雰囲気、又は窒素ガス雰囲気中で、ハロゲンランプを用いた急速加熱処理を、１ｓｅｃ−６００ｓｅｃ行うことにより実行することができる。また、該雰囲気中で、フラッシュランプを用いた急速加熱処理を、０．３ｍｓｅｃ−１００ｍｓｅｃ行うことにより実行することができる。
次に、図６（ｃ）に示すように、Ｈｆシリケート膜５の上層に、Ｈｆを１atomic%以上３０atomic%以下のピーク濃度で含有し、窒素を１０atomic%以上３０atomic%以下のピーク濃度で含有する窒素含有Ｈｆシリケート膜６を形成する。該窒素含有Ｈｆシリケート膜６の形成方法として、窒化性ガスを用いたプラズマ処理を適用することができる。
なお、Ｈｆシリケート膜５を窒化することにより窒素含有Ｈｆシリケート膜６を形成する代わりに、Ｈｆシリケート膜５上に、ハフニウム、酸素、シリコン及び窒素を含む原料を用いて、窒素含有Ｈｆシリケート膜６を形成してもよい。
窒素含有Ｈｆシリケート膜６を形成した後、緻密化処理を行う必要である。緻密化処理は、例えば、酸素ガスが微量添加された窒素ガス雰囲気、又は窒素ガス雰囲気中で、ランプを用いた急速加熱処理を行うことにより実行することができる。
次に、図６（ｄ）に示すように、窒素含有Ｈｆシリケート膜６上に、最終的にゲート電極となるポリシリコン膜７を形成する。
そして、図７（ａ）に示すように、ポリシリコン膜７にボロンのような不純物８をイオン注入する。これにより、窒素含有Ｈｆシリケート膜６上に、ドープトポリシリコン膜７ａが形成される。一方、図示しないが、ＮＭＯＳトランジスタ形成領域に形成されたポリシリコン膜には、リンのような不純物をイオン注入する。
次に、ドープトポリシリコン膜７ａ上にレジストパターン（図示せず）を形成し、該レジストパターンをマスクとして用いて、ドープトポリシリコン膜７ａ、窒素含有Ｈｆシリケート膜６、Ｈｆシリケート膜５及びシリコン酸化膜４を順次エッチングする。これにより、図７（ｂ）に示すように、シリコン基板１のｎ型ウェル２上に、シリコン酸化膜４ａ、Ｈｆシリケート膜５ａ及び窒素含有Ｈｆシリケート膜６ａを積層してなるゲート絶縁膜を介して、ポリシリコンゲート電極７ｂが形成される。そして、このゲート電極７ｂをマスクとして用いて、低濃度のｐ型不純物９としての二フッ化ボロン（ＢＦ２）をｎ型ウェル２にイオン注入する。これにより、ｎ型ウェル２において、ゲート電極７ｂの両側のシリコン基板１上層に、最終的にエクステンション領域となるｐ型低濃度イオン注入層１０が形成される。一方、図示しないが、ＮＭＯＳトランジスタ形成領域では、ヒ素をｐ型ウェルにイオン注入し、ｎ型低濃度イオン注入層を形成する。
次に、ゲート電極７ｂを覆うようにシリコン基板１全面にシリコン窒化膜を、例えば、１００ｎｍ程度の膜厚で形成し、該シリコン窒化膜を異方性エッチングする。これにより、図７（ｃ）に示すように、ゲート電極７ｂ及びゲート絶縁膜６ａ，５ａ，４ａの側壁を覆い、シリコン窒化膜からなるサイドウォール１１が自己整合的に形成される。
次に、図８（ａ）に示すように、ゲート電極７ｂ及びサイドウォール１１をマスクとして用いて、高濃度のｐ型不純物１２としてのボロン１２をｎ型ウェル２にイオン注入する。これにより、ｎ型ウェル２において、最終的にソース／ドレイン領域となるｐ型高濃度イオン注入層１３が形成される。一方、図示しないが、ＮＭＯＳトランジスタ形成領域では、リンをｐ型ウェルにイオン注入し、ｎ型高濃度イオン注入層を形成する。
次に、ランプを用いた急速加熱処理を行う。これにより、図８（ｂ）に示すように、ｎ型ウェル２におけるｐ型低濃度イオン注入層１０とｐ型低濃度イオン注入層１３とがそれぞれ活性化され、低濃度で不純物が導入されたｐ型エクステンション領域１４と、高濃度で不純物が導入されたｐ型ソース／ドレイン領域１５とが形成される。一方、図示しないが、ＮＭＯＳトランジスタ形成領域では、ｐ型ウェルにおけるｎ型低濃度イオン注入層とｎ型高濃度イオン注入層とがそれぞれ活性され、低濃度で不純物が導入されたｎ型エクステンション領域と、高濃度で不純物が導入されたｎ型ソース／ドレイン領域とが形成される。
ここで、活性化のための熱処理温度は、緻密化のための熱処理温度よりも、少なくとも１０℃以上低くすることが好適である。例えば、活性化熱処理温度を９８０℃で行い、緻密化熱処理温度を１０００℃で行うことができる。これにより、ゲート絶縁膜とゲート電極との相互反応が抑制され、熱的に安定で、ゲート電極に導入された不純物拡散を抑制したゲート絶縁膜が得られる。
次に、図８（ｃ）に示すように、基板全面に層間絶縁膜１６をＣＶＤ法を用いて形成する。そして、層間絶縁膜１６上にリソグラフィ技術を用いてレジストパターン（図示せず）を形成し、該レジストパターンをマスクとしたドライエッチングにより層間絶縁膜１６内にソース／ドレイン領域１５に接続するコンタクトホールを形成した後、該コンタクトホール内にバリアメタル膜及びタングステン膜を埋め込むことによりコンタクト１７を形成する。なお、不要なバリアメタル膜及びタングステン膜は、ＣＭＰ法を用いて除去する。その後、コンタクト１７上に金属配線１８を形成することにより、図１に示した半導体装置が製造される。
次に、本実施の形態により製造されたＭＯＳトランジスタのゲート容量−ゲート電圧特性（以下「Ｃ−Ｖ特性」という。）について説明する。
図９は、本実施の形態による半導体装置のＣ−Ｖ特性を示す図である。詳細には、図９（ａ）は、ＮＭＯＳトランジスタのＣ−Ｖ特性を示す図であり、図９（ｂ）は、ＰＭＯＳトランジスタのＣ−Ｖ特性を示す図である
図９（ａ），（ｂ）に示すように、Ｈｆ／Ｓｉ＝１／１（上述）でＨｆシリケート膜を形成した場合、実際に得られたＭＯＳトランジスタのＣ−Ｖ特性は、理想のＣ−Ｖよりずれてしまう。これは、初期のＶｆｂシフトが抑制されていないためである。
一方、Ｈｆ／Ｓｉ＝１／２でＨｆシリケート膜を形成した場合、Ｃ−Ｖ特性が理想のＣ−Ｖ特性に近づいている。
さらに、Ｈｆ／Ｓｉ＝１／４でＨｆシリケート膜を形成した場合、すなわち金属濃度［Ｈｆ／（Ｈｆ＋Ｓｉ）］が約３０％以下になる場合、ほぼ理想のＣ−Ｖ特性が得られる。よって、初期のＶｆｂが十分に抑制できていることが分かる。
よって、シリコンリッチなＨｆシリケート膜を形成することにより良好なＣ−Ｖ特性が得られ、金属濃度が約３０％以下になった場合、ほぼ理想Ｃ−Ｖ曲線に近い結果となった。特に、図９（ｂ）に示すように、ＰＭＯＳトランジスタにおいて顕著なＣ−Ｖ特性の改善が見られた。
また、図９（ａ），（ｂ）に示すように、反転側で、Ｈｆ／Ｓｉ比によりＣ／Ｃｍａｘ値が異なり、シリコンリッチになるほどＣ／Ｃｍａｘ値が大きくなっているのがわかる。これは、シリコンリッチなＨｆシリケート膜であるほど、上部電極ポリシリコンからの不純物拡散が小さく、空乏化がなくなるためであると考えられる。
なお、上述した他のＨｆ原料及びＳｉ原料を用いてＨｆシリケートを形成した場合についても同様の結果が得られる。
以上説明したように、本実施の形態では、ゲート絶縁膜の最上層に位置する窒素含有Ｈｆシリケート膜６ａ中の金属ピーク濃度を１atomic%以上３０atomic%以下に制御した。これにより、初期のＶｆｂシフトを十分に抑制することができ、理想のＣ−Ｖ特性と同等のＣ−Ｖ特性を得ることができる。
また、窒素含有Ｈｆシリケート膜６ａ中の窒素ピーク濃度を１０atomic%以上３０atomic%以下に制御した。これにより、活性化熱処理時のゲート電極に導入された不純物のゲート絶縁膜への拡散を抑制することができ、不純物拡散によるＶｆｂシフトを抑制することができる。
なお、本実施の形態１では、高誘電率膜５として金属シリケート膜を用い、上層絶縁膜６として窒素含有金属シリケート膜を用いた場合について説明した。本発明は、高誘電率膜として金属アルミネート膜を用い、上層絶縁膜として窒素含有金属アルミネート膜を用いた場合にも適用することができ、この場合にも同様の効果が得られる。
次に、上記実施の形態の変形例について説明する。
上述した実施の形態では、金属シリケート膜５ａと窒素含有金属シリケート膜６ａにおける金属ピーク濃度が同等であった。これに対して、本変形例では、金属シリケート膜５ａの金属ピーク濃度を、窒素含有金属シリケート膜６ａの金属ピーク濃度よりも高くすることとした。すなわち、金属シリケート膜５ａを金属リッチな膜とし、窒素含有金属シリケート膜６ａをシリコンリッチな膜とした。その他の構成については、上記実施の形態と同様であるので、説明を省略する。
本変形例では、高誘電率膜５ａとしての金属シリケート膜（例えば、Ｈｆシリケート膜やＺｒシリケート膜）を、金属を５atomic％以上４０atomic％以下のピーク濃度で含有する金属リッチな膜とする。
上記実施の形態による半導体装置の製造方法において、シリコン酸化膜４を形成した後、例えば、Ｈｆ／Ｓｉ＝１／２の比率で、ハフニウムリッチなＨｆシリケート膜を形成する。そして、Ｈｆシリケート膜上に、Ｈｆ／Ｓｉ＝１／４の比率で、シリコンリッチなＨｆシリケート膜を形成する。その後、該シリコンリッチなＨｆシリケート膜を窒化することにより、上層絶縁膜としてのシリコンリッチな窒素含有Ｈｆシリケート膜が形成される。以後、上記実施の形態と同様に、該窒素含有Ｈｆシリケート膜上に、ポリシリコン膜７が形成される。
本変形例においても、ゲート絶縁膜の最上層の膜を、金属を１atomic%以上３０atomic%以下のピーク濃度で含有する窒素含有金属シリケート膜とすることにより、上記実施の形態と同様の効果が得られる。さらに、本変形例は、高誘電率膜５ａとして金属リッチな金属シリケート膜を用いることにより、ゲート絶縁膜トータルの実効比誘電率を向上させることができる。
本発明の実施の形態による半導体装置を説明するための断面図である。 サイクル数とハフニウム酸化膜の膜厚との関係を示す図である。 サイクル数とシリコン酸化膜の膜厚との関係を示す図である。 サイクル数とＨｆシリケート膜の膜厚との関係を示す図である。 Ｈｆ／Ｓｉ比と、Ｈｆシリケート膜中のＨｆ濃度との関係を示す図である。 本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その１）。 本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その２）。 本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その３）。 本発明の実施の形態による半導体装置の容量−電圧特性を示す図である。
符号の説明
１ 基板（ｐ型シリコン基板）
２ ｎ型ウェル
３ 素子分離構造
４ａ 下地界面層（シリコン酸化膜）
５ａ 高誘電率膜（金属シリケート膜）
６ａ 上層絶縁膜（窒素含有金属シリケート膜）
７ ポリシリコン膜
７ａ ドープトポリシリコン膜
７ｂ ゲート電極（ポリシリコン電極）
８ 不純物
９ 不純物
１０ 低濃度イオン注入層
１１ サイドウォール
１２ 不純物
１３ 低濃度イオン注入層
１４ エクステンション領域
１５ ソース／ドレイン領域
１６ 層間絶縁膜
１７ コンタクト
１８ 金属配線

Claims (8)

  1. 基板と、
    前記基板上に形成されたゲート絶縁膜であって、金属を１atomic％以上３０atomic％以下のピーク濃度で含有する窒素含有金属シリケート膜若しくは窒素含有金属アルミネート膜を最上層に有するゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極とを備えた半導体装置。
  2. 基板と、
    前記基板上に形成されたゲート絶縁膜であって、
    前記基板上に形成された下地界面層と、
    該下地界面層上に形成され、金属、酸素及びシリコンを含む金属シリケート膜と、
    該金属シリケート膜上に形成され、金属、酸素、シリコン及び窒素を含む窒素含有金属シリケート膜とを有するゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極とを備え、
    前記窒素含有金属シリケート膜は、前記金属を１atomic％以上３０atomic％以下のピーク濃度で含有することを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記金属シリケート膜は、金属を５atomic％以上４０atomic％以下のピーク濃度で含有することを特徴とする半導体装置。
  4. 請求項１から３の何れかに記載の半導体装置において、
    前記窒素含有金属シリケート膜は、前記窒素を１０atomic％以上３０atomic％以下のピーク濃度で含有することを特徴とする半導体装置。
  5. 基板上に下地界面層を形成する工程と、
    前記下地界面層上に、金属を１atomic％以上３０atomic％以下のピーク濃度で含有する金属シリケート膜を形成する工程と、
    前記金属シリケート膜の上層に、窒素を１０atomic％以上３０atomic％以下のピーク濃度で含有する窒素含有金属シリケート膜を形成する工程と、
    前記窒素含有金属シリケート膜上にゲート電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記金属シリケート膜を形成する工程は、金属を含む原料を前記基板上に供給した後、酸化性ガスを供給して金属酸化膜を形成する第１ステップと、シリコンを含む原料を前記基板上に供給した後、酸化性ガスを供給してシリコン酸化膜を形成する第２ステップとを組み合わせて行い、かつ、該第１及び第２ステップの回数を制御して行う工程であることを特徴とする半導体装置の製造方法。
  7. 基板上に下地界面層を形成する工程と、
    前記下地界面層上に、金属を５atomic％以上４０atomic％以下のピーク濃度で含有する金属シリケート膜を形成する工程と、
    前記金属シリケート膜上に、金属を１atomic％以上３０atomic％以下のピーク濃度で含有し、窒素を１０atomic％以上３０atomic％以下のピーク濃度で含有する窒素含有金属シリケート膜を形成する工程と、
    前記窒素含有金属シリケート膜上にゲート電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記窒素含有金属シリケート膜を形成する工程は、
    金属を含む原料を前記基板上に供給した後、酸化性ガスを供給して金属酸化膜を形成するステップと、シリコンを含む原料を前記基板上に供給した後、酸化性ガスを供給してシリコン酸化膜を形成するステップとを組み合わせて行い、かつ、該ステップの回数をそれぞれ制御することにより、金属を１atomic％以上３０atomic％以下のピーク濃度で含有する金属シリケート膜を形成する工程と、
    該金属シリケート膜を窒化することにより、該金属シリケート膜に窒素を１０atomic％以上３０atomic％以下のピーク濃度で導入する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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