KR100864871B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명에서는 계면 반응을 이용하여 형성된 고유전율 박막이 구비된 반도체 소자 제조방법에 관한 것이다. 본 반도체 소자 제조 방법은 실리콘 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 금속층 증착하여 상기 산화막과 상기 금속층의 계면 반응을 이용하여 상기 산화막과 상기 금속층 사이에 금속 실리케이트막을 형성하는 단계; 상기 금속 실리케이트(silicate)막 및 상기 금속층을 식각하여 금속 게이트를 형성하는 단계; 및 상기 금속 게이트가 형성된 다음, 상기 실리콘 기판 상에 LDD(lightly doped drain) 영역과 소스/드레인 전극을 형성하는 단계를 포함하되, 상기 계면 반응은 상기 산화막 상에 상기 금속층이 증착된 다음 열처리 공정을 수행함으로써 유도되거나, 상기 산화막 상에 상기 금속층을 증착하는 과정에서 자발적으로 생성되는 운동 에너지에 의해 유도되는 것을 특징으로 한다. 이에 따라 제조된 반도체 소자는 통상의 방법으로 제작된 반도체 소자 보다 비교적 용이하면서도 간단한 공정에 의해서 제작될 수 있으며, 낮은 공정 비용으로 고성능, 고품질의 반도체 소자를 제작할 수 있다.
산화막, 금속층, 고유전율 금속 실리케이트막
Description
도 1a 내지 도 1c는 본 발명의 실시 예에 따른 반도체 전계효과 트랜지스터 제조 방법을 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 금속층/산화막(Er/SiO2) 게이트 커패시터의 게이트 전압에 따른 캐패시턴스 특성을 나타내는 그래프이다.
도 3은 도 2에 개시된 Er/SiO2 게이트 커패시터들에 대한 게이트 전압에 따른 컨덕턴스 특성을 나타내는 그래프이다.
도 4는 도 2에 개시된 Er/SiO2 게이트 커패시터들의 열처리 온도에 따른 Dit 값들의 변화를 보여주는 그래프이다.
도 5a와 도 5b는 도 2의 Er/SiO2 게이트 커패시터를 열처리 전과 250℃로 열처리 한 후의 Er 금속층 내부(a)와 Er층과 실리콘 기판 사이의 계면 영역(b)에서 XPS(X-ray Photoelectron Spectroscopy)를 이용하여 측정된 Er 4d 스펙트럼을 나타낸다.
도 6a 및 도 6b는 250℃에서 열처리한 Er/SiO2 게이트 커패시터의 주사투과 전자현미경(STEM: Scanning Transmission Electron Microscopy)을 이용하여 촬영한 단면사진 및 EDX 라인 프로파일링(energy dispersive x-ray spectrometer line profiling) 그래프이다.
도 7a 내지 도 7e는 Er/SiO2 게이트 커패시터들을 열처리하기 전과 다양한 온도로 열처리 한 후, 투과 전자 현미경을 이용하여 관찰한 단면 구조 도이다.
도8은 열처리 온도에 따른 Er-silicate의 유전상수 변화를 보여주는 그래프이다.
표 1은 양자효과를 고려한 시뮬레이션으로부터 EOT(Equivalent Oxide Thickness)와 Vfb(Flat-band Voltage) 값들을 나타낸다.
** 도면의 주요 부분에 대한 부호의 설명**
10: 실리콘 함유 기판 20: 산화막
30: 금속층 40: 금속 실리케이트(silicate)막
50: LDD 60: 소스 전극
70: 드레인 전극
본 발명은 반도체 소자 제조 방법 및 이를 이용하여 제조된 반도체 소자에 관한 것으로서, 더욱 상세하게는 계면반응을 이용하여 형성된 고유전율 박막을 갖는 반도체 소자의 제조방법 및 이에 의한 반도체 소자에 관한 것이다.
실리콘을 기반으로 하는 전계 효과 트랜지스터에서 집적도를 증가시키기 위해서는, 수십 나노미터 길이의 선폭을 갖는 게이트를 형성시키는 것이 필수적이다. 이를 구현하기 위해서는 기존의 게이트 절연막의 물리적 두께를 1nm 이하로 줄이는 것이 가장 바람직하다. 그러나 일반적으로 게이트 절연막의 물리적 두께가 1nm 이하로 줄어들 경우에는 게이트 절연막을 직접적으로 터널링하는 전자의 양이 급격히 증가하여 소자의 누설전류를 증가시킨다는 문제점이 있다.
전계 효과 트랜지스터에서 가장 일반적으로 사용되는 게이트 절연막 물질은 SiO2이다. SiO2는 열 산화 방식에 의해 만들어지며, 물리 화학적으로 매우 안정한 물질로 알려져 있다. 그러나 전술한 바와 같이, 전계 효과 트랜지스터의 집적도를 높이기 위해서는 SiO2의 두께를 줄이는 것이 바람직하지만, SiO2 의 두께를 계속적으로 줄이는 경우에는 전계 효과 트랜지스터의 누설전류 특성이 악화되어 소자 자체의 신뢰성이 떨어지는 현상이 발생한다. 따라서, 이론적으로 계산된 가장 적절한 SiO2의 물리적 두께는 1.6nm 정도이다.
전술한 게이트 절연막, 즉, SiO2의 문제점을 극복하기 위해서 제안된 것이 고유전율(high-k) 박막이다. 일반적으로 유전상수가 SiO2의 유전상수 (k=3.9) 보다 큰 물질이 고유전율 재료이다. 최근 가장 활발히 연구되고 있는 고유전율 박막은 하프늄 산화물(HfO2) 및 지르코늄 산화물(ZrO2) 같은 4족의 금속 산화물, 란산늄 산화물(La2O3), 가도리늄(Gd2O3), 이트리엄 산화물(Y2O3)과 같은 희토류 산화물을 포함한다. 전술한 산화물들은 높은 유전율, 우수한 열적 안정성, 및 실리콘에 대한 광대역 오프셋을 갖는다.
이러한 고유전율 박막을 제작하는 방법 중에 가장 대표적인 것이 한국 공개특허 10-2005-0072087에 개시된 원자층 증착 방법(ALD: Atomic Layer Deposition)이다. ALD 방법은 성장 막의 표면의 선구체 및 공반응물을 번갈아 펄스 형태로 주입하여 박막의 두께를 조절하여 고유전율 박막을 성장시키는 방법이다. 그러나 상기 ALD 방법은 증착하고자 하는 고유전율 박막에 적합한 선구체를 제작하는 것이 매우 어렵고 ALD 방법에 의해 형성된 고유전율 박막의 계면 지역에 다량의 실리콘 댕글링 본드(dangling bond)가 형성되어 계면 상태 밀도(Density of interfacial state)가 높다는 단점을 가지고 있다.
또한 한국 공개특허 10-2006-0059847에는 가수분해와 같은 화학적 방법을 이용하여 고유전율 박막을 형성시킬 수 있는 다른 방법이 개시되어 있다. 전술한 공개 공보(2006-0059847)에는 가수분해와 같은 화학적 방법을 이용하여 BaLn2(Ti1 - xMx)4O12, BaLn2(Ti1 - xMx)3O10, BaLn2(Ti1 - xMx)2O8 및 (Ba,Ln) (Ti1 -x-yMxTay)O5 (Ln=La,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Tm,Yb,Lu,Y ; M=Zr,Hf ; x, y=0~1) 중 적어도 한 가지를 포함하는 페로브스카이트 구조의 바륨란탄나이드 폴리-티탄산염을 주성분으로 하는 고용체를 형성시키는 것이 개시되어 있다. 상기 방법은 비교적 용이하고, 대량으로 고유전율 박막을 형성시킬 수 있다는 이점이 있지만, 상기 고유전율 박막을 형성시키는데 필요한 화학적 반응이 통상적인 실리콘 반도체 소자의 제조 공정에 적합하지 않다는 문제점을 가지고 있다.
본 발명은 전술한 문제점들을 해결하기 위해 고안된 발명으로, 본 발명의 목적은 산화막과 금속막의 계면 반응을 이용하여 형성된 고유전율 금속 실리케이트 박막을 포함하는 반도체 소자의 제조 방법 및 이 방법을 이용하여 제작된 반도체 소자를 제공하는 것이다.
상기와 같은 목적을 달성하기 위한, 본 발명의 일측면에 따르면, 본 반도체 소자 제조방법은 실리콘 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 금속층 증착하여 상기 산화막과 상기 금속층의 계면 반응을 이용하여 상기 산화막과 상기 금속층 사이에 금속 실리케이트막을 형성하는 단계; 상기 금속 실리케이트막 및 상기 금속층을 식각하여 금속 게이트를 형성하는 단계; 및 상기 금속 게이트가 형성된 다음, 상기 실리콘 기판 상에 LDD(lightly doped drain) 영역과 소스/드레인 전극을 형성하는 단계를 포함하되, 상기 계면 반응은 상기 산화막 상에 상기 금속층이 증착된 다음 열처리 공정을 수행함으로써 유도되거나, 상기 산화막 상에 상기 금속층을 증착하는 과정에서 자발적으로 생성되는 운동 에너지에 의해 유도되는 것을 특징으로 한다.
본 발명의 다른 일측면에 따르면, 본 반도체 소자 제조방법은 실리콘 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 금속층 증착하여 상기 산화막과 상기 금속층의 계면 반응을 이용하여 상기 산화막과 상기 금속층 사이에 금속 실리케이트막을 형성하는 단계; 상기 계면 반응을 일으키지 않고 잔존하는 상기 금속층을 제거한 다음, 게이트 전극용 금속층을 증착하는 단계; 및 상기 게이트 전극용 금속층과 상기 금속 실리케이트막을 식각한 후, 상기 실리콘 기판 상에 LDD(lightly doped drain)영역과 소스/드레인 전극을 형성하는 단계를 포함한다.
바람직하게, 상기 계면 반응은 상기 산화막 상에 상기 금속층이 증착된 다음 열처리 공정을 수행함으로써 유도되거나, 상기 계면 반응은 상기 산화막 상에 상기 금속층을 증착하는 과정에서 자발적으로 생성되는 운동 에너지에 의해 유도된다. 자발적으로 계면 반응을 유도하기 위해서는 금속층을 히토류 계열 물질 혹은 전이금속을 이용한다.
상기 실리콘 기판은 단결정 실리콘, 다결정 실리콘, 도핑된 실리콘, 비정질 실리콘, SixGe1 -X(X는 0<X<1의 수), SixN1 -x(X는 0<X<1의 수) 및 SiC으로 이루어진 군에서 선택된 어느 하나이다. 상기 산화막은 Si, Ga, Ge, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, W, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs Ni, Ti, Co, Cu, Pt, W, Cr, Mo 및 이들의 합금과 산소가 결합된 화합물이다. 상기 금속층은 Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, W, Au, Ag, Zn, Ir, Ta, Hf, K, Li, CsNi, Ti, Co, Cu, Pt, W, Cr, Mo 및 이들의 합금으로 이루어진 군에서 선택된 적어도 하나이다.
이하에서는 첨부된 본 발명의 실시 예 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법 및 반도체 소자를 구체적으로 설명한다. 본 실시 예는 예시적인 목적을 위한 것으로서 본 발명의 범위는 이에 한정되지 아니한다.
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 금속화합물 반도체 전계효과 트랜지스터 제조 방법을 설명하기 위한 개략적인 단면도이다.
도 1a를 참조하면, 전계 효과 트랜지스터를 제조하기 위해서는, 기판(10) 상에 산화막(20)을 형성하고, 산화막(20) 상에 금속층(30)을 형성한다.
기판(10)은 실리콘 함유 기판으로 단결정 실리콘이 가장 바람직하지만, 다결정 실리콘, 비결정 실리콘, SixGe1 -x(0<x<1), SixN1 -x(0<x<1), SiC와 같이 실리콘이 함유된 모든 기판을 사용할 수 있다.
산화막(20)은 Si, Ga, Ge, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, W, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs Ni, Ti, Co, Cu, Pt, W, Cr, Mo 및 이들의 합금과 산소가 결합된 화합물을 이용한다. 구체적으로, 산화막(20)은 SiO2, SiON, HfO2, ZrO2, Er2O3, Y2O3, Gd2O3, Al2O3, ZnO, SnO2, 산화인듐주석(Indium Tin Oxide: ITO)등과 같이 산소(O)가 함유된 모든 물질을 이용하여 증착할 수 있다. 산화막(20)은 열산화(Thermal oxidation), 스퍼터링(sputtering), 전자빔 증착기(e-beam evaporation), 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착 (PVD; physical vapor deposition), 금속 유기 화학적 기상 증착(MOCVD; metal-organic chemical vapor deposition), 분자빔 에피택시(MBE; molecular beam epitaxy), 및 원자층 증착법(Atomic Layer Deposition) 등을 이용할 수 있으며, 전술한 증착 방법에 한정되지 않고 산화막(20)을 증착할 수 있는 모든 증착 방법으로 증착이 가능하다.
산화막(20) 상에 형성되는 금속층(30)은 Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, W, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs Ni, Ti, Co, Cu, Pt, W, Cr, Mo 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나를 포함한다. 상기 금속층(30)은 스퍼터링, 전자빔 증착법, 화학적 기상 증착, 물리적 기상 증착, 금속 유기 화학적 기상 증착, 분자빔 에피택시, 원자층 증착법(Atomic Layer Deposition) 등을 이용할 수 있으며, 금속층(30)을 증착할 수 있다면 전술한 증착 방법에 국한되지 않고 다양한 방법으로 증착이 가능하다.
도 1b를 참조하면, 기판(10) 상에 산화막(20)과 금속층(30)이 증착된 다음에는, 산화막(20)과 금속층(30) 사이에 고유전율 금속 실리케이트막(40)이 생성되도록 산화막(20)과 금속층(30) 사이에 계면 반응을 유도하는 공정을 수행한다. 여기서 계면 반응이란 외부 에너지에 의해서 산화막(20)과 금속층(30) 사이의 원자간 상호 반응을 통해 산화막(20)과 금속층(30)을 화학적 물리적으로 변화시키는 것을 의미한다. 따라서 산화막(20)과 금속층(30)의 계면 반응을 유도하기 위해서는 열처리 공정을 이용하여 산화막(20)과 금속층(30)에 열에너지를 공급하거나 산화막(20)과 금속층(30)의 증착 과정 중에 운동(Kinetic) 에너지가 일어나도록 해야 한다.
계면 반응을 유도하는 방법 중, 산화막(20)과 금속층(30)에 열에너지를 공급하는 방법을 이용하는 경우에는 금속층(30)과 산화막(20)의 두께에 따라 열처리 온도를 조절해야 한다. 예를 들어, 금속층(30)과 산화막(20)이 각각 43㎚와 6.15㎚로 증착된 경우에는 350℃ 이하의 온도를 가하여 계면 반응을 유도함으로써 안정성이 좋은 고유전율 금속 실리케이트막(40)을 얻을 수 있지만, 그 이상의 온도를 가하는 경우에는 금속층(30)이 과도하게 산화막(20)과 반응하여 누설전류가 큰 고유전율 실리케이트 박막이 형성될 수 있다.
증착 공정 중 운동 에너지(kinetic energy)를 이용하여 계면 반응을 유도하는 경우에는 산화막(20) 상에 형성되는 금속층(30)을 Er을 포함하는 히토류 물질 중 하나를 이용한다. 히토류 금속을 이용하여 금속층(30)을 증착하면, 금속층(30) 증착 과정에서 운동 에너지가 유도되어, 산화막(20)과 반응을 일으켜서 금속 실리 케이트막(40)이 형성된다.
도 1c 및 도 1d를 참조하면, 산화막(20)과 금속층(30)의 계면 반응을 통해 고유전율 금속 실리케이트막(40)이 형성된 다음에는, 금속층(30)과 금속 실리케이트막(40) 및 산화막(20)을 식각하여 금속 게이트 전극을 형성한다. 금속 게이트 전극이 형성된 다음에는 기판(10) 상에 LDD(Lightly Doped Drain) 영역(50)과 소스 및 드레인 전극(60, 70)을 형성한다. 상기와 같은 구성을 갖는 반도체 소자는 CMOS 논리소자, 메모리 소자 또는 임베디드 메모리 소자를 포함한다.
도 2는 본 발명의 일실시 예에 따른 금속층/산화막(Er/SiO2) 게이트 커패시터의 게이트 전압에 따른 캐패시턴스 특성을 나타내는 그래프이고, 표 1은 양자효과를 고려한 시뮬레이션으로부터 EOT(Equivalent Oxide Thickness)와 Vfb(Flat- band Voltage) 값들을 나타낸다.
도 2 및 표 1을 참조하면, 본 실시 예에서는 6.15㎚ 두께의 SiO2 산화막 상에 43㎚ 두께의 Er 금속층을 증착하고, 다양한 온도에서 열처리한 후 식각하여 제작된 Er/SiO2 게이트 커패시터에 관련된 것으로, 도 2는 게이트 전압에 따른 커패시턴스 특성, 표 1은 EOT(Equivalent Oxide Thickness)와 Vfb(Flat-band Voltage) 값을 나타낸다. 또한, 도 2에는 고유전율 박막의 형성 유무를 확인하기 위해, 같은 두께의 SiO2 산화막 상에 N-type 폴리 실리콘(poly-Si)을 금속층으로 증착하여 게이트 전극을 형성한 게이트 커패시터의 게이트 전압에 따른 커패시턴스 특성을 함께 도시하였다.
도 2를 참조하면, 가로축은 게이트 전압을 나타내고, 세로축은 커패시턴스를 나타낸다. 도 2에 개시된 그래프 ①은 Er/SiO2가 증착된 상태일 때이고, 그래프 ②는 Er/SiO2에 200℃의 온도로 열처리가 가해진 상태이고, 그래프 ③은 Er/SiO2에 250℃의 온도로 열처리가 가해진 상태이고, 그래프 ④는 Er/SiO2에 300℃의 온도로 열처리가 가해진 상태이고, 그래프 ⑤는 Er/SiO2에 350℃의 온도로 열처리가 가해진 상태이고, 그래프 ⑥은 Er/SiO2에 400℃의 온도로 열처리가 가해진 상태이고, 그래프 ⑦은 poly-Si/SiO2으로 이루어진 상태의 그래프이다.
표 1을 참조하면, N-type poly-Si/SiO2 게이트 커패시터의 EOT는 6.4㎚로 측정되었으며, 이 값은 Poly 공핍(depletion) 효과를 고려할 때, 초기 층착된 SiO2의 두께와 비교적 잘 일치한다고 할 수 있다. 한편, Er/SiO2 게이트 커패시터의 경우, 열처리 전의 EOT는 4.7㎚이고 열처리 온도를 350℃까지 증가시킬 경우 3.4㎚ 까지 줄어드는 것을 관찰할 수 있다. 즉, SiO2 산화막에 Er 금속층을 증착하는 경우에는, 상대적으로 고유전율 금속 실리케이트막이 형성된다는 것을 알 수 있다. 게다 가 증착된 Er/SiO2 막 상에 온도를 증가시키면서 열처리를 수행하는 경우에는, 고유전율 특성이 더욱 향상된다는 것을 확인할 수 있다.
그러나 도 2를 참조하면, Er/SiO2 게이트 커패시터를 400℃에서 열처리 하는 경우(⑥)에는, 누설 전류가 커지기 때문에 게이트 커패시터 특성이 열화된 것을 알 수 있다. 즉, 게이트 전압이 음수로 증가함에 따라, 다른 커패시터들과는 달리 커패시턴스 값이 감소함을 관찰 할 수 있다. 따라서 Er/SiO2이 증착된 다음에는 400℃를 넘지 않는 온도 범위에서 열처리하는 것이 바람직하다.
도 3은 도 2에 개시된 Er/SiO2 게이트 커패시터들에 대한 게이트 전압에 따른 컨덕턴스 특성을 나타내는 그래프이다. 도 3을 참조하면, 가로축은 게이트 전압-플랫 밴드 전압(Vg-Vfb)을 나타내며, 세로축은 컨덕턴스(Gm)[S]를 나타낸다. 그래프 ①´ 는 Er/SiO2에 열처리가 가해지지 않은 상태이고, 그래프 ②´는 Er/SiO2에 200℃의 온도로 열처리된 상태이고, 그래프 ③´ 는 Er/SiO2에 250℃의 온도로 열처리된 상태이고, 그래프 ④´ 는 Er/SiO2에 300℃의 온도로 열처리된 상태이고, 그래프 ⑤´ 는 Er/SiO2에 350℃의 온도로 열처리된 상태의 그래프이다.
상기 그래프들을 통해서 모든 게이트 커패시터들이 Vfb 근처에 컨덕턴스 피크가 나타남을 확인 할 수 있는데, 이러한 피크의 높이는 고유전율 금속 실리케이트막의 계면 특성을 반영한다. 즉, 열처리 온도가 증가함에 따라 컨덕턴스 피크 높이가 감소함을 관찰할 수 있는데, 이는 본 발명의 계면 처리 방법에 의해서 제작된 고유전율 금속 실리케이트막은 열처리 온도가 증가함에 따라, 계면 특성이 향상된다는 것을 의미한다.
도 4는 도 2에 개시된 Er/SiO2 게이트 커패시터들의 열처리 온도에 따른 Dit 값들의 변화를 보여주는 그래프이다. 구체적으로, 도 4는 도 3에 개시된 계면 특성을 정량화하기 위해서 온도에 따른 Dit(Density of interfacial state; 계면 상태 밀도) 값을 추출한 그래프이다.
도 4를 참조하면, 가로축은 어닐링 온도(annealing temperature)이고, 세로축은 Dit이다. 도 4에 따르면, Er/SiO2를 열처리하지 않았을 때보다 열처리 온도를 서서히 올렸을 때 Dit값이 감소함을 알 수 있다. 예를 들면, 350℃로 열처리되는 경우에는 1.8X1011(eV-1cm-2) 임을 알 수 있다. 이러한 값은 기존의 고유전율 박막 중 가장 널리 사용되어지고 있는 HfO2 보다 10배 이상 낮은 값으로 본 발명의 제조 방법으로 제작된 고유전율 금속 실리케이트막의 계면 특성이 매우 우수함을 나타낸다.
도 5a와 도 5b는 각각 도 2의 Er/SiO2 게이트 커패시터를 열처리 전과 250℃로 열처리 한 후의 Er 금속층 내부(ⓑ,ⓓ)와 Er층과 실리콘 기판 사이의 계면 영역(ⓐ,ⓒ)에서 XPS(X-ray Photoelectron Spectroscopy)를 이용하여 측정된 Er 4d 스펙트럼을 나타낸다. 도 5a 및 도 5b를 참조하면, 가로축은 결합 에너지(binding energy; eV)를 나타내고, 세로축은 세기(intensity; a.u.)를 나타낸다.
이들 그래프를 참조하면, 열처리 전후 Er 금속층에서 측정된 Er의 4d 스펙트럼(ⓑ,ⓓ)은 모두 같은 순수한 상태의 Er 금속임을 나타낸다. 그러나, Er 금속층과 실리콘 기판의 계면 영역에서 측정된 Er의 4d 스펙트럼(ⓐ,ⓒ)은 금속층 내부에서 측정된 스펙트럼에 비해 매우 넓게 퍼져 있으며, 결합 에너지 값이 고 에너지(high energy) 쪽으로 치우쳐져 존재하는 것을 알 수 있다. 이것은 Er 금속층과 실리콘 기판사이의 계면 영역에는 열처리 유무와 상관없이 Er-실리케이트가 존재한다는 것을 의미한다. 또한, 열처리 전의 Er의 4d의 결합 에너지가 열처리 후의 것보다 높다는 것은 열처리 전의 Er-실리케이트에 열처리 후 보다 상대적으로 많은 양의 실리콘이 함유된다는 것을 반영한다. 즉, 초기 열처리 전의 Er-실리케이트는 실리콘이 많이 포함되어 있다가, 열처리 후에는 Er이 상대적으로 많이 함유된다는 것을 알 수 있다.
도 6a 및 도 6b는 250℃에서 열처리한 Er/SiO2 게이트 커패시터의 주사투과전자현미경(STEM: Scanning Transmission Electron Microscopy)을 이용하여 촬영한 단면사진 및 EDX 라인 프로파일링(energy dispersive x-ray spectrometer line profiling) 그래프이다.
도 6a는 6.15㎚ 두께의 SiO2 산화막 위에 43㎚ 두께의 Er 금속층을 증착하고 250℃에서 열처리 한 Er/SiO2 게이트 커패시터를 나타내는 단면 사진이다. 도 6a의 주사 투과 전자현미경 단면 사진을 참조하면, 실리콘 기판(10)과 Er층(30) 사이에는 서로 다른 명암을 갖는 비교적 균일한 두개의 층(20, 40)이 존재하는 것을 관찰할 수 있다. 실리콘 기판(10) 상에 형성된 층은 SiO2 산화막(20)이고, SiO2 산화막(20) 상에 형성된 층은 Er-실리케이트, 즉, 고유전율 실리케이트막(40)이다. 한편, Er/SiO2 게이트 커패시터의 Er 금속층(30) 상에는 캡핑층(80)이 형성되어 있는데, 캡핑층(80)은 열처리 공정시 발생할 수 있는 Er 금속층(30)의 외부 오염 현상을 막기 위한 층으로, 텅스텐(W)을 이용하여 23㎚ 두께로 형성된다. 주사투과전자현미경 사진에서 명암 강도는 원자번호에 비례하기 때문에, Er 금속층(30)과 실리콘 기판(10) 사이에 존재하는 두 개의 층중에 밝은 명암을 나타내는 상부층은 Er-실리케이트를 나타내고, 어두운 명암을 나타내는 하부 층은 SiO2 인 것을 예측할 수 있다.
도 6b는 Er, W, Si, O 등의 원자들에 대하여 도 6a의 화살표 방향(↓)으로 나타낸 EDX 라인 프로파일을 나타낸다. 도 6b를 살펴보면, Er 금속층(30)과 실리콘 기판(10) 사이에는 Er, Si, O가 혼합된 Er-실리케이트막(40)이 형성되고, 그 하부에는 Er과 반응하지 않은 SiO2 가 존재한다는 것을 알 수 있다.
도 7a 내지 도 7e는 Er/SiO2 게이트 커패시터들을 열처리하기 전과 다양한 온도로 열처리 한 후, 투과 전자 현미경을 이용하여 관찰한 단면 구조도이다. 도 7a 내지 도 7e에 개시된 Er/SiO2 게이트 커패시터의 단면 모습을 보면, 열처리 온도와 유무에 상관없이 위에서 언급한 것처럼, Er금속층(30)과 실리콘 기판(10) 사이에 금속 실리케이트층인 Er-실리케이트막(40)과 SiO2 층(20)이 존재하는 것을 관찰할 수 있다. 도 7a는 Er/SiO2가 증착된 상태일 때, 도 7b는 Er/SiO2에 200℃의 온도가 가해졌을 때, 도 7c는 Er/SiO2에 250℃의 온도가 가해졌을 때, 도 7d는 Er/SiO2에 300℃의 온도가 가해졌을 때, 도 7e는 Er/SiO2에 350℃의 온도가 가해졌을 때의 Er/SiO2 게이트 커패시터들의 사진들이다. 도 7a 내지 도 7e를 참조하면, 열처리 온도가 증가함에 따라, Er-실리케이트막(40)과 SiO2 산화막(20)의 두께가 변화하는 것을 알 수 있다. 온도가 증가할수록 Er-실리케이트막(40)의 두께는 증가하지만, SiO2 산화막(20)의 두께는 감소하는 것을 관찰할 수 있다. 이것은 열처리 온도가 증가함에 따라, 게이트 전극으로 사용된 Er 금속층(30)으로부터 열적 확산에 의해 다량의 Er 금속이 확산되어 SiO2층과 반응함으로써 추가적으로 Er-실리케이트막이 형성되었기 때문인 것으로 판단된다.
도 8은 도 2에서 추출된 EOT 값과 도 7a 내지 도 7e에서 측정된 Er-실리케이트막과 SiO2 산화막의 두께를 이용하여 계산된 어닐링 온도에 따른 Er-실리케이트막의 유전상수 값을 나타내는 그래프이다.
도 8을 참조하면, 가로축은 어닐링 온도를 나타내고, 세로축은 유전 상수를 나타낸다. 도 8에 개시된 바와 같이, 열처리 온도가 증가함에 따라, 유전상수 값이 증가하는 것을 관찰할 수 있는데, 이러한 현상은 Er-실리케이트막의 화학적 결합 상태와 밀접한 관련이 있다. 즉, 도 5a 및 도 5b의 XPS 결과에서처럼, 열처리 후 Er 확산으로 인하여 Er이 많이 포함된 Er-실리케이트막이 형성되며, 온도가 높으면 높을수록 Er이 더 많이 포함된 Er-실리케이트막이 형성되기 때문이다.
이상, 바람직한 실시 예에 따라 본 발명을 상세하게 기술하였으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니므로 본 발명은 상기 실시 예에 한정되지 않는다. 또한, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자라면 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
전술한 실시 예에 따르면, 상기한 바와 같이, 계면 반응을 이용하여 고유전율 게이트 산화막을 형성하여 반도체 소자를 구현할 경우 비교적 높은 유전상수를 갖는 계면 특성이 매우 우수한 고유전율 게이트 산화막을 얻을 수 있을 뿐만 아니라. 기존의 통상적인 방법으로 제작된 고유전율 박막이 구비된 소자를 제작 할 때 보다 낮은 고정비용으로 고성능, 고품질의 반도체 소자를 비교적 용이하게 제작 할 수 있다.
Claims (8)
- 실리콘 기판 상에 산화막을 형성하는 단계;상기 산화막 상에 금속층 증착하여 상기 산화막과 상기 금속층의 계면 반응을 이용하여 상기 산화막과 상기 금속층 사이에 금속 실리케이트막을 형성하는 단계;상기 금속 실리케이트막 및 상기 금속층을 식각하여 금속 게이트를 형성하는 단계; 및상기 금속 게이트가 형성된 다음, 상기 실리콘 기판 상에 LDD(lightly doped drain) 영역과 소스/드레인 전극을 형성하는 단계를 포함하되, 상기 계면 반응은 상기 산화막 상에 상기 금속층이 증착된 다음 열처리 공정을 수행함으로써 유도되거나, 상기 산화막 상에 상기 금속층을 증착하는 과정에서 자발적으로 생성되는 운동 에너지에 의해 유도되는 반도체 소자의 제조 방법.
- 실리콘 기판 상에 산화막을 형성하는 단계;상기 산화막 상에 금속층 증착하여 상기 산화막과 상기 금속층의 계면 반응을 이용하여 상기 산화막과 상기 금속층 사이에 금속 실리케이트막을 형성하는 단계;상기 계면 반응을 일으키지 않고 잔존하는 상기 금속층을 제거한 다음, 게이트 전극용 금속층을 증착하는 단계; 및상기 게이트 전극용 금속층과 상기 금속 실리케이트막을 식각한 후, 상기 실 리콘 기판 상에 LDD(lightly doped drain)영역과 소스/드레인 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법
- 제2항에 있어서,상기 계면 반응은 상기 산화막 상에 상기 금속층이 증착된 다음 열처리 공정을 수행함으로써 유도되는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 계면 반응은 상기 산화막 상에 상기 금속층을 증착하는 과정에서 자발적으로 생성되는 운동 에너지에 의해 유도되는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 금속층은 히토류와 전이금속 계열 물질인 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 실리콘 기판은 단결정 실리콘, 다결정 실리콘, 도핑된 실리콘, 비정질 실리콘, SixGe1 -X(X는 0<X<1), SixN1 -x(X는 0<X<1) 및 SiC으로 이루어진 군에서 선택된 어느 하나인 반도체 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 산화막은 Si, Ga, Ge, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, W, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs Ni, Ti, Co, Cu, Pt, W, Cr, Mo 및 이들의 합금과 산소가 결합된 화합물 중 적어도 하나를 이용하는 반도체 소자 제조 방법.
- 제1항 또는 제2항에 있어서,상기 금속층은 Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, W, Au, Ag, Zn, Ir, Ta, Hf, K, Li, CsNi, Ti, Co, Cu, Pt, W, Cr, Mo 및 이들의 합금으로 이루어진 군에서 선택된 적어도 하나인 반도체 소자의 제조 방법.
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