KR20030050595A - 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법 - Google Patents

듀얼 게이트산화막을 구비한 반도체장치의 제조 방법 Download PDF

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Abstract

본 발명은 종래 두 번의 열공정 및 이온주입에 따른 공정의 복잡성 및 반도체기판의 손상을 억제하도록 한 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명의 듀얼 게이트산화막의 형성 방법은 반도체기판상에 희생산화막을 형성하는 단계, 상기 희생산화막의 일측을 디커플드플라즈마처리하여 상기 희생산화막 일측 하부의 상기 반도체기판 표면에 산화속도증가용 원소가 함유된 주입층을 형성하는 단계, 상기 희생산화막을 제거하여 상기 반도체기판 표면을 노출시키는 단계, 및 상기 노출된 반도체기판 표면을 열산화시켜 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계를 포함한다.

Description

듀얼 게이트산화막을 구비한 반도체장치의 제조 방법{Method of fabricating semiconductor device with dual gate oxide}
본 발명은 반도체장치의 제조 방법에 관한 것으로, 특히 듀얼 게이트산화막 (Dual gate oxide)을 구비한 CMOS의 제조 방법에 관한 것이다.
일반적으로 반도체장치의 게이트산화막으로 열(Thermally) 또는 급속열처리(Rapid thermally)에 의해 성장된 SiO2를 사용하고 있다. 최근에 반도체소자의 디자인룰이 감소함에 따라 게이트산화막의 두께는 SiO2의 터널링한계가 되는 25∼30Å이하로 줄어드는 추세에 있으며, 0.1㎛급 소자에서의 게이트산화막으로는 25∼30Å두께가 예상된다.
그러나, 셀트랜지스터(Cell transistor)의 경우 리프레쉬(refresh) 등의 문제로 인하여 주변회로영역(peri)의 트랜지스터보다 높은 문턱전압(threshold voltage; Vt)이 요구됨에 따라 높은 게이트 전압이 가해지고 결과적으로 주변회로영역의 트랜지스터보다는 전기적 특성이 열화되는 단점이 나타난다.
셀영역의 트랜지스터 특성을 향상시키기 위해서는 셀영역의 트랜지스터의 게이트산화막의 두께를 증가시킬 필요가 있는데 이를 위해 제안된 것이 CMOS 공정에 의한 듀얼 게이트산화막(Dual gate dielectric)의 제조 방법이다.
이러한 듀얼 게이트산화막의 종래기술로는 여러 가지가 있는데 최근에 많이 연구되는 방법은 일정 부분만 게이트산화막을 제거하고 다시 산화시켜 듀얼 게이트산화막을 형성시키는 제1방법과 일정 부분만 질소(nitrogen)와 같은 원소를 이온주입(implant)하여 게이트산화막의 성장을 느리게 하여 듀얼 게이트산화막을 형성시키는 제2방법, Si 및 Ge와 같은 원소를 이온주입하여 게이트산화막의 성장을 증가시켜 듀얼 게이트산화막을 형성하는 제3방법 등이 있다.
그러나, 상술한 종래기술 중 제1방법은 듀얼 게이트산화막을 형성시키기 위해 두 번의 높은 열공정을 실시하기 때문에 반도체기판의 표면이 손상되는 문제점이 있고, 제2방법 및 제3방법은 질소, Si, Ge의 이온주입으로 인해 반도체기판이 손상되는 문제점이 있다.
특히, 반도체기판이 손상될 경우 채널 이동도(channel mobility) 등의 열화를 가져올 수도 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 두 번의 열공정 및 이온주입에 따른 공정의 복잡성 및 반도체기판의 손상을 억제하도록 하는데 적합한 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 듀얼 게이트산화막의 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21: 반도체기판 22 : 필드산화막
23 : 희생산화막 24 : 마스크
25 : Si+F 주입층 26a : 후막 게이트산화막
26b : 박막 게이트산화막
상기의 목적을 달성하기 위한 본 발명의 듀얼 게이트산화막의 형성 방법은 반도체기판상에 희생산화막을 형성하는 단계, 상기 희생산화막의 일측을 디커플드플라즈마처리하여 상기 희생산화막 일측 하부의 상기 반도체기판 표면에 산화속도증가용 원소가 함유된 주입층을 형성하는 단계, 상기 희생산화막을 제거하여 상기 반도체기판 표면을 노출시키는 단계, 및 상기 노출된 반도체기판 표면을 열산화시켜 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
그리고, 본 발명의 반도체장치의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판상에 희생산화막을 형성하는 단계, 상기 셀영역측 상기 희생산화막을 노출시키는 마스크층을 형성하는 단계, 상기 노출된 상기 희생산화막을 디커플드플라즈마처리하여 상기 셀영역측 상기 반도체기판 표면에 산화속도증가용 원소가 함유된 주입층을 형성하는 단계, 상기 마스크층 및 상기 희생산화막을 제거하여 상기 반도체기판 표면을 노출시키는 단계, 상기 노출된 반도체기판 표면을 열산화시켜 듀얼 게이트산화막을 형성하는 단계, 상기 듀얼 게이트산화막상에 각각 게이트전극을 형성하는 단계, 및 상기 게이트전극 하측의 상기 반도체기판에 소스/드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 듀얼 게이트산화막의 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 3Å∼25Å 두께의 희생산화막(12)을 형성한 후, 희생산화막(12)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 희생산화막(12)의 일부분을 노출시키는 마스크(13)를 형성한다.
여기서, 희생산화막(12)의 두께를 3Å∼25Å으로 한정한 것은 두께가 3Å미만일 경우는 후속 디커플드 플라즈마처리시 반도체기판 표면이 손상되는 문제가 있고, 두께가 25Å보다 두꺼우면 후속 디커플드 플라즈마처리시 산화속도를 증가시키는 원소인 실리콘 및 불소를 실리콘기판으로 확산시킬 수 없다.
다음으로, 마스크(13)에 의해 노출된 희생산화막(12)의 일부분을 SiF4분위기에서 디커플드플라즈마 처리(Decoupled Plasma treatment)한다.
이 때, 디커플드플라즈마 처리는, 5mtorr∼50mtorr의 진공도를 유지한 상태에서 반도체기판(11)은 0℃∼700℃을 유지하며, SiF4는 10sccm∼1000sccm의 유량을 유지하고, 100W∼2000W의 RF 소스파워를 인가하면서 10초∼300초동안 처리한다.
한편, SiF4외의 다른 분위기가스로는 SiF2, SiH4, GeF4, GeF2와 같은 산화속도를 증가시키는 원소를 포함한 기체를 사용한다.
그리고, 분위기가스들은 Si, Ge, F를 함유하고 있는데, 이러한 원소들은 산화속도를 증가시키는 것으로 알려져 있으며, 디커플드 플라즈마 처리는 이온주입방식에 비해 기판 손상을 적게 주고, 낮은 깊이분포를 갖는 고농도 이온의 주입(inject)이 가능하다. 더욱이 Si와 함께 주입되는 F는 GOI(Gate Oxide Integrity) 특성 및 핫캐리어(Hot carrier) 특성을 향상시키는 것으로 알려져 있다.
전술한 디커플드 플라즈마 처리후, 희생산화막(12) 하측의 반도체기판(11) 표면에는 낮은 깊이분포를 갖는 Si과 F가 혼재된 Si+F 주입층(14)이 형성된다.
도 1b에 도시된 바와 같이, 디커플드 플라즈마처리가 이루어진희생산화막(12)을 제거하여 반도체기판(11) 표면을 노출시킨다. 여기서, 희생산화막(12)을 제거하는 방법은, 먼저 일부분만을 디커플드 플라즈마처리하기 위해 이용된 마스크(13)를 제거한 후, 다음으로 습식세정(wet-cleaning)을 실시하여 스트립후 잔류하는 감광막잔류물과 희생산화막(12)을 제거한다.
한편, 감광막잔류물을 제거하기 위한 습식세정은 피라나(pirana, H2SO4+H2O2), SC1(NH4OH) 용액을 이용하고, 희생산화막(12)을 제거하기 위한 습식세정은 희석된 HF 및 SC1 용액을 이용한다.
도 1c에 도시된 바와 같이, 노출된 반도체기판(11)을 열산화시켜 디커플드 플라즈마처리된 부분에는 후막 게이트산화막(15a)을 형성시키고, 디커플드플라즈마처리가 이루어지지 않은 부분은 후막 게이트산화막(15a)보다 상대적으로 두께가 얇은 박막 게이트산화막(15b)을 형성시킨다.
이와 같이 후막 게이트산화막(15a)과 박막 게이트산화막(15b)의 두께가 차이가 나는 이유는, 전술한 디커플드 플라즈마처리를 통해 후막 게이트산화막(15a)이 형성될 부분에는 미리 Si+F 주입층(14)이 형성되어 있어 열산화시 디커플드 플라즈마처리가 실시되지 않은 박막 게이트산화막(15b)에 비해 산화속도가 빠르기 때문이다.
상술한 제1실시예에 의하면, 높은 전압이 인가되더라도 충분한 게이트산화막의 두께를 확보할 수 있으며, 열공정 및 이온주입방식에 의해 서로 다른 두께를 갖는 듀얼 게이트산화막을 형성하지 않기 때문에 반도체기판 표면의 손상을 방지한다.
도 2a내지 도 2d는 본 발명의 제2실시예에 따른 CMOS의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(21)의 소정 부분에 소자의 활성영역과 필드영역을 한정하는 필드산화막(22)을 형성한다. 이 때, 필드산화막(22)은 반도체기판(21)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 절연막을 채우므로써 형성된다. 한편, 필드산화막(22)을 STI(Shallow Trench Isolation) 방법으로 형성하는 것을 보였으나, LOCOS(Local Oxidation of Silicon) 방법으로도 형성할 수 있다.
그리고, 셀영역(Ⅰ)은 높은 동작전압이 인가되는 영역이고, 주변회로영역(Ⅱ)은 낮은 동작전압이 인가되는 영역이다.
계속해서, 반도체기판(21)의 활성영역상에 3Å∼25Å의 두께를 갖는 희생산화막(23)을 성장시킨 후, 희생산화막(23)을 포함한 반도체기판(21)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역(Ⅰ)을 노출시키는 마스크(24)를 형성한다.
여기서, 희생산화막(23)의 두께를 3Å∼25Å으로 한정한 것은 두께가 3Å미만일 경우는 후속 디커플드 플라즈마처리시 반도체기판 표면이 손상되는 문제가 있고, 두께가 25Å보다 두꺼우면 후속 디커플드 플라즈마처리시 산화속도를 증가시키는 원소인 실리콘 및 불소를 반도체기판으로 확산시킬 수 없다.
계속해서, 마스크(24)에 노출된 셀영역(Ⅰ)의 희생산화막(23)의 일부분을SiF4분위기에서 디커플드플라즈마 처리한다.
이 때, 디커플드플라즈마 처리는, 5mtorr∼50mtorr의 진공도를 유지한 상태에서 반도체기판(21)은 0℃∼700℃을 유지하며, SiF4는 10sccm∼1000sccm의 유량을 유지하고, 100W∼2000W의 RF 소스파워를 인가하면서 10초∼300초동안 처리한다.
한편, SiF4외의 다른 분위기가스로는 SiF2, SiH4, GeF4, GeF2와 같은 산화속도를 증가시키는 원소를 포함한 기체를 사용한다.
그리고, 분위기가스들은 Si, Ge, F를 함유하고 있는데, 이러한 원소들은 산화속도를 증가시키는 것으로 알려져 있으며, 디커플드 플라즈마 처리는 상대적으로 높은 에너지를 요구되는 이온주입방식에 비해 기판 손상을 적게 주고, 낮은 깊이분포를 갖는 고농도 이온의 주입이 가능하다. 더욱이 Si와 함께 주입되는 F는 핫캐리어 특성을 향상시키는 것으로 알려져 있다.
전술한 디커플드 플라즈마 처리후, 희생산화막(23) 하측의 반도체기판(21) 표면에는 낮은 깊이분포를 갖는 Si과 F가 혼재된 Si+F 주입층(25)이 형성된다.
도 2b에 도시된 바와 같이, 마스크(24)와 디커플드 플라즈마처리가 이루어진 희생산화막(23)을 차례로 제거하여 반도체기판(21) 표면을 노출시킨다. 여기서, 희생산화막(23)을 제거하는 방법은, 먼저 일부분만을 디커플드 플라즈마처리하기 위해 이용된 마스크(24)를 제거한 후, 다음으로 습식세정(wet-cleaning)을 실시하여 스트립후 잔류하는 감광막잔류물과 희생산화막(23)을 제거한다.
한편, 감광막잔류물을 제거하기 위한 습식세정은 피라나(H2SO4+H2O2),SC1(NH4OH) 용액을 이용하고, 희생산화막(23)을 제거하기 위한 습식세정은 희석된 HF 및 SC1 용액을 이용한다.
도 2c에 도시된 바와 같이, 노출된 반도체기판(21)을 열산화시켜 디커플드 플라즈마처리된 부분에는 후막 게이트산화막(26a)을 형성시키고, 디커플드플라즈마처리가 이루어지지 않은 부분은 후막 게이트산화막(26a)보다 상대적으로 두께가 얇은 박막 게이트산화막(26b)을 형성시켜 듀얼 게이트산화막 공정을 완료한다.
이와 같이 후막 게이트산화막(26a)과 박막 게이트산화막(26b)의 두께가 차이가 나는 이유는, 전술한 디커플드 플라즈마처리를 통해 후막게이트산화막(26a)이 형성될 부분에는 미리 Si+F 주입층(25)이 형성되어 있어 열산화시 디커플드 플라즈마처리가 실시되지 않은 박막 게이트산화막(26b)에 비해 산화속도가 빠르기 때문이다.
도 2d에 도시된 바와 같이, 후막 및 박막 게이트산화막(26a,26b)상에 게이트전극을 형성하기 위한 폴리실리콘(27)과 질화금속막(28)을 차례로 증착한다.
여기서, 폴리실리콘(27)은 셀영역의 nMOSFET 및 주변회로영역의 nMOSFET의 게이트로 이용되는 경우에는 4.1eV∼4.2eV 정도의 일함수(work function)를 갖는 n+-폴리실리콘을 사용하며, 주변회로영역의 pMOSFET의 게이트로 이용되는 경우에는 4.9eV∼5.1eV 정도의 일함수를 갖는 p+-폴리실리콘을 사용한다.
그리고, 질화금속막(28)은 TaN, TaSiN, TiN, TiAlN, TiSiN, RuTaN, WN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, RuTiN 및 IrTiN로 이루어진 그룹중에서 선택되는 하나를 이용한다.
그리고, 폴리실리콘(27) 및 질화금속막(28)의 두께는 10Å∼2000Å이다.
한편, 게이트전극은 전술한 폴리실리콘/질화금속막의 적층구조외에 폴리실리콘 단독구조, 질화금속막의 단독구조, 폴리실리콘/질화금속/실리사이드의 적층구조, 폴리실리콘/질화금속/텅스텐의 적층구조도 가능하다.
이 때, 실리사이드 또는 텅스텐은 게이트전극의 저항을 낮추기 위해 적용된 물질로, 50Å∼2000Å 두께로 증착된다. 실리사이드로는 텅스텐실리사이드(W-silicide), 코발트실리사이드(Co-silicide), 티타늄실리사이드(Ti-silicide), 몰리브덴실리사이드(Mo-silicide), 탄탈륨실리사이드(Ta-silicide), 니오비윰실리사이드(Nb-silicide)를 이용한다.
다음으로, 감광막에 의한 게이트마스크(도시 생략)로 질화금속막(28)과 폴리실리콘(27)을 식각하여 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 각각 트랜지스터의 게이트전극을 형성한다.
계속해서, 게이트마스크를 제거한 후 트랜지스터의 소스/드레인을 형성하기 위한 불순물 이온주입 및 스페이서(30) 공정을 거쳐 LDD(29) 구조의 소스/드레인(31)을 형성한다. 후속 공정으로 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스/드레인(31) 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화(Metallization) 공정을 실시한다.
상술한 제2실시예에 의하면, 셀영역(Ⅰ)에만 SiF4분위기에서 디커플드 플라즈마 처리하여 반도체기판 표면에 Si와 F가 혼재된 주입층을 형성한 후 후속 열산화공정을 실시하면 셀영역(Ⅰ)과 주변회로영역(Ⅱ)에 서로 다른 두께를 갖는 듀얼 게이트산화막을 형성한다.
이러한 결과, 셀영역(Ⅰ)의 게이트산화막의 두께를 주변회로영역(Ⅱ)의 게이트산화막보다 작게는 2Å 크게는 10Å 이상 두껍게 형성할 수 있다. 따라서, 셀영역(Ⅰ)의 트랜지스터에 높은 전압을 인가해도 충분한 게이트산화막의 두께를 확보할 수 있다.
본 발명의 또 다른 실시예로서, 적층구조의 듀얼게이트 절연막을 적용하는 CMOS 뿐만 아니라 듀얼 다마신(Dual damascene) 구조의 CMOS에도 적용가능하며, 다양한 게이트산화막(질화 게이트산화막 및 고유전 금속산화막 등)에 적용할 수 있다.
또한 듀얼 게이트산화막뿐만 아니라, 트리플(triple) 게이트산화막을 구비하는 반도체장치에도 적용가능하다.
그리고, 본 발명은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 고유전 금속산화막(Al2O3, Ta2O5, HfO2, ZrO2), 고유전 금속산화막의 실리케이트(Hf-silicate, Zr-silicate) 및 고유전 금속산화막의 혼합막, 고유전 금속산화막의 나노래미네이트(Nano-laminate) 구조를 갖는 고유전막중에서 선택되는 적어도 하나 또는 이들의 적층막으로 이루어진 게이트산화막을 구비하는 반도체장치에 적용 가능하다.
또한, 본 발명은 임베디드형(embedded type)의 메모리소자(DRAM, SRAM,FLASH)와 로직소자를 결합한 시스템온칩(System On Chip;SOC)과 같은 소자에서 로직소자영역과 메모리소자의 주변회로영역에서는 얇은 게이트산화막을 형성하고, 메모리소자의 셀영역에서는 두꺼운 게이트산화막을 형성하는 방법에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 디커플드플라즈마처리에 의해 산화속도를 증가시키는 이온을 주입하고 한번의 열산화공정을 통해 듀얼 게이트산화막을 형성하므로 추가 열공정이 필요없고, 이온주입방식이 발생시키는 반도체기판의 손상을 발생시키지 않으므로 GOI 특성을 개선할 수 있는 효과가 있다.
또한 디커플드플라즈마처리에 의해 원소가 주입되는 주입영역이 반도체기판 표면에만 국한되므로 게이트산화막 하부 채널이동도 특성을 확보할 수 있는 효과가 있다.

Claims (11)

  1. 반도체기판상에 희생산화막을 형성하는 단계;
    상기 희생산화막의 일측을 디커플드플라즈마처리하여 상기 희생산화막 일측 하부의 상기 반도체기판 표면에 산화속도증가용 원소가 함유된 주입층을 형성하는 단계;
    상기 희생산화막을 제거하여 상기 반도체기판 표면을 노출시키는 단계; 및
    상기 노출된 반도체기판 표면을 열산화시켜 서로 다른 두께를 갖는 게이트산화막을 형성하는 단계
    를 포함함을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  2. 제1항에 있어서,
    상기 희생산화막 일측의 디커플드 플라즈마 처리는, 5mtorr∼50mtorr의 진공도 및 0℃∼700℃을 유지한 상태에서 SiF4를 10sccm∼1000sccm의 유량으로 주입시키고, 100W∼2000W의 RF 소스파워를 인가하면서 10초∼300초동안 이루어짐을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  3. 제1항에 있어서,
    상기 희생산화막 일측의 디커플드 플라즈마 처리는, SiF2, SiH4, GeF4및 GeF2로 이루어진 그룹중에서 선택된 하나의 기체분위기에서 이루어짐을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  4. 제1항에 있어서,
    상기 산화속도 증가용 원소가 함유된 주입층은, 실리콘과 불소가 함유된 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  5. 제1항에 있어서,
    상기 희생산화막은 3Å∼25Å 두께를 갖는 것을 특징으로 하는 듀얼 게이트산화막의 형성 방법.
  6. 셀영역과 주변회로영역이 정의된 반도체기판상에 희생산화막을 형성하는 단계;
    상기 셀영역측 상기 희생산화막을 노출시키는 마스크층을 형성하는 단계;
    상기 노출된 상기 희생산화막을 디커플드플라즈마처리하여 상기 셀영역측 상기 반도체기판 표면에 산화속도증가용 원소가 함유된 주입층을 형성하는 단계;
    상기 마스크층 및 상기 희생산화막을 제거하여 상기 반도체기판 표면을 노출시키는 단계;
    상기 노출된 반도체기판 표면을 열산화시켜 듀얼 게이트산화막을 형성하는 단계;
    상기 듀얼 게이트산화막상에 각각 게이트전극을 형성하는 단계; 및
    상기 게이트전극 하측의 상기 반도체기판에 소스/드레인 영역을 형성하는 단계
    를 포함함을 특징으로 하는 반도체장치의 제조 방법.
  7. 제6항에 있어서,
    상기 노출된 희생산화막의 디커플드 플라즈마 처리는, 5mtorr∼50mtorr의 진공도 및 0℃∼700℃을 유지한 상태에서 SiF4를 10sccm∼1000sccm의 유량으로 주입시키고, 100W∼2000W의 RF 소스파워를 인가하면서 10초∼300초동안 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
  8. 제6항에 있어서,
    상기 셀영역측 상기 희생산화막의 디커플드 플라즈마 처리는, SiF2, SiH4, GeF4및 GeF2로 이루어진 그룹중에서 선택된 하나의 기체분위기에서 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
  9. 제6항에 있어서,
    상기 산화속도 증가용 원소가 함유된 주입층은, 실리콘과 불소가 함유된 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 제6항에 있어서,
    상기 마스크층 및 상기 희생산화막을 제거하는 단계에서,
    상기 마스크층은 H2SO4+H2O2) 및 SC1(NH4OH) 용액을 이용하여 습식세정하고, 상기 희생산화막은 희석된 HF 및 SC1 용액을 이용하여 습식세정하는 것을 특징으로 하는 반도체장치의 제조 방법.
  11. 제6항에 있어서,
    상기 희생산화막은 3Å∼25Å 두께를 갖는 것을 특징으로 하는 반도체장치의 제조 방법.
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KR100811456B1 (ko) * 2005-08-03 2008-03-10 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100864871B1 (ko) * 2007-05-29 2008-10-22 한국전자통신연구원 반도체 소자 제조방법
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