JP4723975B2

JP4723975B2 - 半導体装置およびその製造方法

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Description

本発明は、半導体装置およびその製造方法、特にデュアルメタルゲート電極構造のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)およびその製造方法に関する。

近年、ＭＩＳＦＥＴにおいては、高性能化を実現するためにデバイスの微細化が進められている。しかし、微細化に伴ってゲート酸化膜が薄膜化し、ゲートリーク電流の増加あるいはゲート電極の空乏化が問題となっている。

これら問題を回避するため、ゲート絶縁膜を高誘電体膜に置き換えることにより物理膜厚を稼いでゲートリーク電流を抑え、またゲート電極をメタル化することでゲート電極の空乏化を防ぐことが考えられている。

しかし、メタルゲート電極構造のＭＩＳＦＥＴでは、トランジスタのしきい値電圧が、チャネル領域の不純物濃度とゲート電極の仕事関数によって決定される。そのため所望のしきい値電圧を得るには、ｎＭＩＳゲート電極に仕事関数が４．３ｅＶ以下の金属材料、ｐＭＩＳゲート電極に仕事関数が４．８ｅＶ以上の金属材料を用いた、デュアルメタルゲート構造が必要となる。

しかし、高誘電率ゲート絶縁膜上にシリコンを含むメタルゲート電極を形成した場合、ゲート絶縁膜とメタルゲート電極の間において、高誘電率ゲート絶縁膜材料とメタルゲート電極に含まれているシリコンとが反応することにより、メタルゲート電極の仕事関数が変化し、所望のしきい値電圧を得られないという問題が発生する場合がある（例えば、非特許文献１参照。）。
E. Cartier et al., "Systematic study of pFET Vt with Hf-based gate stacks with poly-Si and FUSI gates", Proc. Symp.on VLSI Tech. Digest, pp.44-45, 2004.

本発明は、上記問題点を解決するためになされたもので、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域の高誘電率ゲート絶縁膜上に設けられたゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、半導体基板のｎＭＩＳ形成領域およびｐＭＩＳ形成領域に高誘電率ゲート絶縁膜を形成する工程と、前記高誘電率ゲート絶縁膜上にシリコンおよびゲルマニウムを含まない第一の金属膜を形成する工程と、前記ｎＭＩＳ形成領域の第一の金属膜を除去する工程と、前記ｎＭＩＳ形成領域の高誘電率ゲート絶縁膜上および前記ｐＭＩＳ形成領域の第一の金属膜上にシリコンまたはゲルマニウムを含む第二の金属膜を形成する工程と、前記第一の金属膜および前記第二の金属膜を加工する工程と、を備え、前記第一の金属膜および前記第二の金属膜は、同一のエッチングガスを用いて加工されることを特徴とする。

本発明によれば、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域の高誘電率ゲート絶縁膜上に設けられたゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置およびその製造方法を提供することができる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。

図１および図２は、本発明の第１実施例に係るデュアルメタルゲート電極構造のＭＩＳＦＥＴの製造工程を示す工程断面図である。

まず、図１（ａ）に示すように、半導体基板、例えば単結晶シリコン基板１００の表面に素子分離１０１を形成する。次に、有機ソースを用いた化学的気相成長（ＣＶＤ：Chemical vapor depositionの略で、以下、単にＣＶＤと言う）法等により、単結晶シリコン基板１００の上面全面に、高誘電率ゲート絶縁膜としてハフニウム（Ｈｆ）を含むゲート絶縁膜１０２を形成する。続いて、ＣＶＤ法等によりゲート絶縁膜１０２の上面全面にシリコンおよびゲルマニウムを含まない第一の金属膜、例えば仕事関数４．９ｅＶを有するＷＮ膜１０３を１０ｎｍの膜厚で形成する。

次いで、図１（ｂ）に示すように、例えば、ｐＭＩＳ形成領域のＷＮ膜１０３をフォトレジストでマスクし、過酸化水素水等のエッチング液を用いて、ｎＭＩＳ形成領域上のＷＮ膜１０３をエッチング除去し、ｐＭＩＳ形成領域上にＷＮ膜１０３を残す。

さらに、図１（ｃ）に示すように、ＣＶＤ法等によってシリコン又はゲルマニウムを含む第二の金属膜、例えば仕事関数４．２ｅＶのＷＳｉＮ膜１０４を１０ｎｍの膜厚でｎＭＩＳ形成領域のゲート絶縁膜１０２上およびｐＭＩＳ形成領域のＷＮ膜１０３上に形成する。

本実施例において、上述のように、まず、ＷＮ膜１０３をゲート絶縁膜１０２上面全面に形成した後、ｐＭＩＳ形成領域のゲート絶縁膜１０２上にＷＮ膜１０３を残してｎＭＩＳ形成領域のゲート絶縁膜１０２上のＷＮ膜１０３を除去し、次に、ｎＭＩＳ形成領域のゲート絶縁膜１０２上およびｐＭＩＳ形成領域のＷＮ膜１０３上にＷＳｉＮ膜１０４を形成する、この工程順が非常に重要であり、その理由を以下に図３を参照して説明する。

図３は、図１に示した第一の金属膜と第二の金属膜の形成工程を逆にした場合のデュアルメタルゲート電極構造を有するＭＩＳＦＥＴの製造工程を示す工程断面図である。

まず、例えば、図３（ａ）に示すように、素子分離２０１を有する単結晶シリコン基板２００上面全面に、高誘電率ゲート絶縁膜としてハフニウム（Ｈｆ）を含むゲート絶縁膜２０２を形成して、さらに、このゲート絶縁膜２０２上にＷＳｉＮ膜２０３を形成する。

次に、図３（ｂ）に示すように、ｎＭＩＳ形成領域のＷＳｉＮ膜２０３を残してｐＭＩＳ形成領域のＷＳｉＮ膜２０３をエッチング除去する。

次に、図３（ｃ）に示すように、ＷＮ膜２０４をｎＭＩＳ形成領域のＷＳｉＮ膜２０３上およびｐＭＩＳ形成領域のゲート絶縁膜２０２上に形成する。

このように、Ｈｆを含むゲート絶縁膜２０２上にＷＳｉＮ膜２０３を形成する場合、ゲート絶縁膜２０２とＷＳｉＮ膜２０３の界面でＨｆとシリコンが結合してＨｆシリサイド層が形成されることが知られている。またその後、ＷＳｉＮ膜２０３を除去したとしても、一度形成されたＨｆシリサイド層を完全に除去することは非常に困難とされている。

従って、ｐＭＩＳ形成領域のゲート絶縁膜２０２上に形成されたＷＳｉＮ膜２０３を除去した後、ｐＭＩＳ形成領域のゲート絶縁膜２０２上にＷＮ膜２０４を形成する場合、ゲート絶縁膜２０２とＷＮ膜２０４の間にはＨｆシリサイド層が残留しているため、Ｈｆシリサイド層がｐＭＩＳ形成領域のゲート電極の仕事関数に影響を与えることとなる。

このため、ｐＭＩＳ形成領域のゲート電極の仕事関数は、ｐＭＩＳ形成領域のゲート絶縁膜２０２上に形成されたＷＮ膜の仕事関数が４．９ｅＶであるにもかかわらず、仕事関数が４．２ｅＶであるＨｆシリサイド層の影響を受けることにより、４．９ｅＶ未満に抑えられてしまう。その結果、ｐＭＩＳ形成領域のゲート電極は、４．８ｅＶ以上の仕事関数を得ることができなくなり、トランジスタのしきい値電圧が必然的に高くなることから、信頼性の高いデュアルメタルゲート構造の半導体装置を製造することができなくなる。

また、上述のＷＳｉＮ膜２０３のシリコンをゲルマニウムに代えても同様に、Ｈｆとゲルマニウムとの反応層が形成されることにより、ｐＭＩＳ形成領域のゲート電極の仕事関数が変化するといった問題が起こる場合がある。

以上のような理由から、本実施例では、上述の工程順にしている。すなわち、ｐＭＩＳ形成領域のゲート絶縁膜１０２上に、まず、ＷＮ膜１０３を形成し、そのＷＮ膜１０３上にＷＳｉＮ膜１０４を形成している。つまり、ｐＭＩＳ形成領域のゲート絶縁膜１０２上にはシリコンを含む金属膜であるＷＳｉＮ膜１０４を一度も直接形成しないため、ｐＭＩＳ形成領域のゲート絶縁膜１０２上にＨｆシリサイド層が形成されない。従って、ｐＭＩＳＦＥＴのゲート電極の仕事関数は、ＷＮ膜１０３の仕事関数である４．９ｅＶとなり、ｐＭＩＳＦＥＴのゲート電極に求められる４．８ｅＶ以上の仕事関数の条件を満たしている。

一方、ｎＭＩＳ形成領域のゲート絶縁膜１０２上にはＷＳｉＮ膜１０４が直接形成されているため、ゲート絶縁膜１０２とＷＳｉＮ膜１０４の間にはＨｆシリサイド層が形成されている。従って、ｎＭＩＳＦＥＴのゲート電極の仕事関数は、Ｈｆシリサイド層の影響を受けることになるが、Ｈｆシリサイド層の仕事関数が４．２ｅＶであり、ｎＭＩＳＦＥＴゲート電極に求められる４．３ｅＶ以下の仕事関数の条件を満たしているため、Ｈｆシリサイド層の形成による問題は起こらない。

引き続いて、本発明の第１実施例に係るデュアルメタルゲート電極構造のＭＩＳＦＥＴの製造工程を説明する。図１（ｄ）に示すように、ＣＶＤ法等によりシリコン膜として、例えば多結晶シリコン膜１０５をＷＳｉＮ膜１０４の上面全面に形成した後、ｎＭＩＳ形成領域あるいはｐＭＩＳ形成領域の多結晶シリコン１０５上にフォトレジストを選択的に形成し、このフォトレジストをマスクして、ｎＭＩＳ形成領域の多結晶シリコン膜１０５部分にはＡｓ^＋イオン、ｐＭＩＳ形成領域の多結晶シリコン膜１０５部分にはＢ^＋イオンを注入し、さらにＣＶＤ法等により多結晶シリコン膜１０５の上面全面にシリコン窒化膜１０６を形成する。

次いで、図１（ｅ）に示すように、シリコン窒化膜１０６、多結晶シリコン膜１０５、ＷＳｉＮ膜１０４、ＷＮ膜１０３を異方性エッチングにより加工して、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域に、例えば３０ｎｍのゲート長を有するゲート電極Ｇｎ、Ｇｐを同時にそれぞれ形成する。この異方性エッチングは、例えばＣＦ_４ガスを用いたプラズマによるドライエッチングにより行う。

本実施例では、第一の金属膜のＷＮ膜１０３と第二の金属膜のＷＳｉＮ膜１０４に含まれる主の金属元素が、周期律表におけるＶＩａ族のＷ元素であるが、以下に、第一の金属膜１０３と第二の金属膜１０４に含まれる主の金属元素が周期律表における同族の元素でない場合に起こる問題を、図４および図５を参照して説明する。

図４および図５は、図１に示した第一の金属膜および第二の金属膜が、周期律表において異なる族の金属元素を含む場合のデュアルメタルゲート電極構造のＭＩＳＦＥＴの製造工程を説明するための図である。

まず、図４（ａ）に示すように、素子分離３０１を有した単結晶シリコン基板３００上に、高誘電率ゲート絶縁膜としてＨｆを含むゲート絶縁膜３０２を形成し、そのゲート絶縁膜３０２上に、ＣＶＤ法によりシリコンおよびゲルマニウムを含まない第一の金属膜、例えば仕事関数４．８ｅＶを有するＴｉＮ膜３０３を形成する。

次いで、ｐＭＩＳ形成領域のＴｉＮ膜３０３を残してｎＭＩＳ形成領域のＴｉＮ膜３０３をエッチング除去する。さらに、シリコンを含む第二の金属膜、例えば仕事関数４．２ｅＶを有するＴａＳｉＮ膜３０４を、ｎＭＩＳ形成領域のゲート絶縁膜３０２およびｐＭＩＳ形成領域のＴｉＮ膜３０３上に形成する。このとき、図４（ａ）の丸印Ａで囲んだ部分の拡大図である図４（ａ−１）に示すように、通常、ＴｉＮ膜３０３の外縁部近傍３０７におけるＴａＳｉＮ膜３０４は、その外縁部近傍３０７以外よりも厚く形成されてしまう。この後、多結晶シリコン膜３０５をＴａＳｉＮ膜３０４上に形成した後、ｎＭＩＳ形成領域あるいはｐＭＩＳ形成領域の多結晶シリコン３０５上にフォトレジストを選択的に形成し、そのフォトレジストをマスクして、ｎＭＩＳ形成領域の多結晶シリコン膜３０５にはＡｓ^＋イオンをイオン注入し、ｐＭＩＳ形成領域の多結晶シリコン膜３０５にはＢ^＋イオンをイオン注入し、さらにその多結晶シリコン膜３０５上にシリコン窒化膜３０６を形成する。

次に、図４（ｂ）に示すように、所望のパターンにシリコン窒化膜３０６、多結晶シリコン膜３０５を、例えばＣＦ_４ガスを用いたプラズマにより異方性エッチングする。

次いで、図４（ｃ）に示すように、多結晶シリコン膜３０５とシリコン窒化膜３０６の積層パターンをマスクにして、ＴａＳｉＮ膜３０４を、例えばＣＦ_４ガスを用いたプラズマによりドライエッチングする。このとき、図４（ｃ）の丸印Ｂで囲んだ部分の拡大図である図４（ｃ−１）に示すように、ＴｉＮ膜３０３の外縁部近傍３０７を除いたｎＭＩＳ形成領域のゲート絶縁膜３０２およびｐＭＩＳ形成領域のＴｉＮ膜３０３上の薄いＴａＳｉＮ膜３０４部分を除去できても、ＴｉＮ膜の外縁部近傍３０７における厚いＴａＳｉＮ膜３０４部分はエッチングが不十分となり、ＴａＳｉＮ膜３０４の一部が残置（以下、これを残置物３０４ａという）してしまう。

この後、図５（ａ）および図５（ａ）の丸印Ｃで囲んだ部分の拡大図の図５（ａ−１）に示すように、ＨＢｒガスを用いたプラズマによってＴｉＮ膜３０３をドライエッチングしても、残置物３０４ａはＣＦ_４ガスを用いたプラズマによって除去されないために、そのまま残置してしまう。

これは、「T. P. Chow and A. J. Steckle, “Plasma Etching of Refractory Gates for VLSI Applications”, J. Electrochem. Soc., Vol.131, pp.2325-2335 (1985)」に記載されているように、金属元素のハロゲン化物の沸点は金属によって大きく異なるため、ゲート金属材料の金属元素が周期律表において同族の元素ならば同じハロゲンガスを用いてドライエッチングすることが可能であるが、金属元素が異なる族の場合は同じハロゲンガスを用いて金属材料をドライエッチングすることが困難となるためである。

このような残置物３０４ａは、後工程でダスト発生原因となり歩留まりの低下を招くほか、図５（ａ）の平面図である図５（ａ−２）に示すように、残置物３０４ａはｐＭＩＳ形成領域を囲むように形成されるなど配線間のショート原因ともなりうる。

それゆえ、本実施例では、ｎＭＩＳ形成領域とｐＭＩＳ形成領域のゲート金属電極には、その金属成分が周期律表の同族金属元素のものを使用している。すなわち、図１（ｅ）に示すように、ｎＭＩＳ形成領域のゲート電極材料にＷＳｉＮ膜１０４の単層、ｐＭＩＳ形成領域のゲート電極材料にＷＳｉＮ１０４膜とＷＮ１０３膜の積層を用いている。従って、ｎＭＩＳ形成領域上のＷＳｉＮ膜１０４の単層とｐＭＩＳ形成領域上のＷＮ膜１０３及びＷＳｉＮ膜１０４からなる積層を同一のエッチングガスを用いて異方性エッチングすることができ、上述したような残留物が形成されることがない。

引き続いて、本発明の実施例１に係るデュアルメタルゲート電極構造のＭＩＳＦＥＴの製造工程を、図２を参照して説明する。

図２（ａ）に示すように、例えば、ＣＶＤ法により、単結晶シリコン基板１００およびゲート電極Ｇｎ、Ｇｐ上の全面にシリコン窒化膜１０７およびシリコン酸化膜１０８を堆積した後、例えば、ＣＦ_４を用いたプラズマによってドライエッチングして、シリコン酸化膜１０８、シリコン窒化膜１０７のエッチバックを行い、ゲート電極Ｇｎ、Ｇｐの側壁部分をシリコン窒化膜１０７とシリコン酸化膜１０８で囲む構造にする。

さらに、ｐＭＩＳ形成領域をフォトレジスト等で覆い、ゲート電極Ｇｎをマスクにして、ｎＭＩＳ形成領域にはＰ^＋イオンをイオン注入し、また、ｎＭＩＳ形成領域をフォトレジスト等で覆い、ゲート電極Ｇｐをマスクにして、ｐＭＩＳ形成領域にはＢ^＋イオンをイオン注入し、１０３０℃で５秒間加熱処理を施すことによって、ソース／ドレインとしての深い拡散層１０９を形成する。

この後、図２（ｂ）に示すように、ゲート電極Ｇｎ、Ｇｐの側壁部分のシリコン窒化膜１０７およびシリコン酸化膜１０８を、例えば、ＣＦ_４を用いたプラズマによってドライエッチング除去する。このとき、ゲート電極Ｇｎ、Ｇｐの上部のシリコン窒化膜１０６も同時に除去される。次いで、例えば、ＣＶＤ法を用いて、単結晶シリコン基板１００およびゲート電極Ｇｎ、Ｇｐ上の全面にシリコン窒化膜１１０を堆積した後、例えば、ＣＦ_４を用いたプラズマによってドライエッチングして、シリコン窒化膜１１０のエッチバックを行い、ゲート電極Ｇｎ、Ｇｐの側壁部分をシリコン窒化膜１１０で囲む構造にする。

さらに、ｐＭＩＳ形成領域をフォトレジスト等で覆い、ゲート電極ＧｎをマスクにしてｎＭＩＳ形成領域にはＡｓ^＋イオンをイオン注入し、また、ｎＭＩＳ形成領域をフォトレジスト等で覆い、ゲート電極ＧｐをマスクにしてｐＭＩＳ形成領域にはＢ^＋イオンをイオン注入し、８００℃５秒の加熱処理を施すことによって、ソース／ドレインである浅い拡散層１１１を形成する。

次いで、図２（ｃ）に示すように、再度、例えばＣＶＤ法により、単結晶シリコン基板１００およびゲート電極Ｇｎ、Ｇｐ上の全面にシリコン窒化膜１１２およびシリコン酸化膜１１３を堆積した後、例えば、ＣＦ_４を用いたプラズマによってドライエッチングして、シリコン酸化膜１１３、シリコン窒化膜１１２のエッチバックを行い、ゲート電極Ｇｎ、Ｇｐの側壁部分をシリコン窒化膜１１２とシリコン酸化膜１１３で囲む構造にする。

そして、例えばＣＶＤ法等により、Ｎｉ膜を単結晶シリコン基板１００の上面全面に膜厚１０ｎｍとなるように堆積し、３５０℃３０秒程度の加熱処理を行い、Ｎｉと単結晶シリコン基板１００を反応させた後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合のエッチング液により除去する。そして、５００℃３０秒程度の加熱処理を行う。このとき、ゲート電極Ｇｎ、Ｇｐの上部と浅い拡散層１１１上面にシリサイド層１１４が形成される。

なお、本実施例では、多結晶シリコン膜１０５をほとんど残すようにゲート電極Ｇｎ、Ｇｐの上部にシリサイド層１１４を形成したが、ゲート電極Ｇｎ、Ｇｐの多結晶シリコン膜１０５がすべてシリサイド層になっても良い。

次に、図２（ｄ）に示すように、例えばＣＶＤ法により、第一の層間膜１１５を単結晶シリコン基板１００上に堆積した後、リソグラフィー法により、所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト１１６を形成する。次いで、例えば、ＣＶＤ法により、第二の層間膜１１７を第一層間膜１１５上およびコンタクト１１６上に堆積し、リソグラフィー法により、所望の溝パターンを形成した後、例えばＴａＮ／Ｃｕ膜を溝内部に埋め込んでＣＭＰ法によって平坦化することにより、コンタクト１１６を電気的につなぐＣｕ配線１１８を形成する。

以上の工程により、仕事関数４．２ｅＶのｎＭＩＳＦＥＴのゲート電極と仕事関数４．９ｅＶのｐＭＩＳＦＥＴのゲート電極のデュアルメタルゲート構造のＦＥＴが得られる。

以上のように、本実施例によれば、ｐＭＩＳ形成領域の高誘電率ゲート絶縁膜上にシリコンまたはゲルマニウムを含む金属電極材料を直接形成しないようにすることで、ｐＭＩＳ形成領域のゲート電極の仕事関数の変化を抑制して、仕事関数４．２ｅＶのｎＭＩＳＦＥＴゲート電極および仕事関数４．９ｅＶのｐＭＩＳＦＥＴゲート電極を有した所望のしきい値電圧を持つ信頼性の高いデュアルメタルゲート構造のデュアルメタルゲート構造することが可能となる。

また、本実施例によれば、ｐＭＩＳＦＥＴのゲート電極材料として第一の金属膜とｎＭＩＳＦＥＴのゲート電極材料として第二の金属膜は、その金属膜に含まれる主の金属元素が周期律表における同族金属元素からなる金属材料を用いている。従って、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴのゲート電極を同一のエッチングガスにより加工できるので、デュアルメタルゲート構造の半導体装置の製造が容易になる。また、第二の金属膜のエッチングにおいて第一の金属膜の外縁部に第二の金属膜の一部が残置しても、第一の金属膜のエッチング時に第一の金属膜と一緒にエッチング除去されるため、歩留まりを低下させることなくデュアルメタルゲート構造の半導体装置を製造することが可能となる。

さらにまた本実施例のように、多結晶シリコン膜１０５の下層に、第二の金属膜としてＷＳｉＮ膜１０４のような窒素を含む金属膜を形成した場合、この窒素を含む金属膜が、加熱処理工程において、多結晶シリコン膜１０５と窒素を含む金属膜の下層に形成された第一の金属膜とが反応することを防止するバリア層として働くため、ゲート電極の耐熱性を向上することが可能となる。

なお、本実施例では、ゲート電極材料としての第一の金属膜および第二の金属膜にそれぞれＷＮ膜１０３およびＷＳｉＮ膜１０４等を用いているが、この第一の金属膜および第二の金属膜をそれぞれ、Ｗ膜およびＷＳｉ膜、又はＷＣ膜およびＷＳｉＣ膜、又はＷＢ膜およびＷＳｉＢ膜等の窒素を含まない金属膜に変更してもよく、この場合には多結晶シリコン膜１０５と接触する第二の金属膜の表層部に窒素を含めることが好ましい。第二の金属膜の表層部に窒素を含めることにより、加熱処理工程において、多結晶シリコン膜１０５と第一の金属膜または第二の金属膜の窒素を含まない部分とが反応しないため、ゲート電極の耐熱性を向上することが可能となる。

図６および図７は、本発明の第２実施例に係るＭＩＳＦＥＴの製造工程を示す工程断面図である。

はじめに、図６（ａ）に示すように、素子分離４０１を有した半導体基板、例えば単結晶シリコン基板４００の上面全面に高誘電率ゲート絶縁膜としてＨｆを含むゲート絶縁膜４０２を形成し、さらにゲート絶縁膜４０２の上面全面にシリコンおよびゲルマニウムを含まない仕事関数４．８ｅＶを有する第一の金属膜、例えばＴｉＮ膜４０３を１０ｎｍの膜厚で形成する。

次いで、図６（ｂ）に示すように、例えば、ｐＭＩＳ形成領域のＴｉＮ膜４０３をフォトレジストで覆い、このフォトレジストをマスクして、過酸化水素水等のエッチング液を用いてｎＭＩＳ形成領域のＴｉＮ膜４０３を除去し、ｐＭＩＳ形成領域のゲート絶縁膜４０２上にＴｉＮ膜４０３を残す。さらに、図６（ｃ）に示すように、例えば、ＣＶＤ法によってシリコンを含む第二の金属膜、例えば仕事関数４．２ｅＶのＴｉＳｉＮ膜４０４を１０ｎｍの膜厚で形成する。

次に、図６（ｄ）に示すように、ＭＩＳＦＥＴの低抵抗化を図るため、ＴｉＳｉＮ膜４０４の上面全面に、第一の金属膜および第二の金属膜よりも低抵抗の第三の金属膜、例えばＷ膜４０５を形成する。さらにそのＷ膜４０５の上面全面に、シリコン窒化膜４０６をＣＶＤ法等により形成する。

次いで、図６（ｅ）に示すように、例えば３０ｎｍのゲート長パターンにシリコン窒化膜４０６、Ｗ膜４０５、ＴｉＳｉＮ膜４０４、ＴｉＮ膜４０３を異方性エッチングにより加工して、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域に例えば３０ｎｍのゲート長を有するゲート電極Ｇｎ_２、Ｇｐ_２を同時にそれぞれ形成する。この異方性エッチングは、例えばＷ膜４０５にはＣＦ_４ガス、ＴｉＳｉＮ膜４０４およびＴｉＮ膜４０３にはＨＢｒガスを用いたプラズマによるドライエッチングを行う。

この後、図７（ａ）に示すように、単結晶シリコン基板４００上にシリコン窒化膜４０７を堆積した後、例えば、ＣＦ_４を用いたプラズマによってドライエッチングして、シリコン窒化膜４０７のエッチバックを行い、ゲート電極Ｇｎ_２、Ｇｐ_２の側壁部分をシリコン窒化膜４０７で囲む構造にする。さらに、ｐＭＩＳ形成領域をフォトレジスト等で覆い、ゲート電極Ｇｎ_２をマスクにしてｎＭＩＳ形成領域にはＡｓ^＋イオンをイオン注入し、またｎＭＩＳ形成領域をフォトレジスト等で覆い、ゲート電極Ｇｐ_２をマスクにしてｐＭＩＳ形成領域にはＢ^＋イオンをイオン注入し、８００℃５秒の加熱処理を施すことによって、ソース／ドレインである浅い拡散層４０８を形成する。

図７（ｂ）に示すように、再度、ＣＶＤ法により、単結晶シリコン基板４００およびゲート電極Ｇｎ_２、Ｇｐ_２上の全面にシリコン窒化膜４０９およびシリコン酸化膜４１０を堆積した後、例えば、ＣＦ_４を用いたプラズマによってドライエッチングして、シリコン酸化膜４１０、シリコン窒化膜４０９のエッチバックを行い、ゲート電極Ｇｎ_２、Ｇｐ_２の側壁部分をシリコン窒化膜４０９とシリコン酸化膜４１０で囲む構造にする。さらに、ｐＭＩＳ形成領域をフォトレジスト等で覆い、ゲート電極Ｇｎ_２をマスクにしてｎＭＩＳ形成領域にはＰ^＋イオンをイオン注入し、またｎＭＩＳ形成領域をフォトレジスト等で覆い、ゲート電極Ｇｐ_２をマスクにしてｐＭＩＳ形成領域にはＢ^＋イオンをイオン注入し、１０３０℃５秒の加熱処理を施すことによって、ソース／ドレインである深い拡散層４１１を形成する。

そして、ＣＶＤ法等により、Ｎｉ膜を単結晶シリコン基板４００の上面全面に膜厚１０ｎｍに堆積し、３５０℃３０秒程度の加熱処理を行い、Ｎｉとシリコン基板を反応させた後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。その後、５００℃３０秒程度の加熱処理を行い、浅い拡散層４０８上にシリサイド層４１２を形成する。

図７（ｃ）に示すように、例えばＣＶＤ法により、第一の層間膜４１３を単結晶シリコン基板４００上に堆積した後、リソグラフィー法により、所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト４１４を形成する。次いで、例えば、ＣＶＤ法により、第二の層間膜４１５を第一の層間膜４１３上およびコンタクト４１４上に堆積し、リソグラフィー法により、所望の溝パターンを形成した後、例えばＴａＮ／Ｃｕ膜を溝内部に埋め込んでＣＭＰ法によって平坦化することにより、コンタクト４１４を電気的につなぐＣｕ配線４１６を形成する。

以上の工程により、仕事関数４．２ｅＶのｎＭＩＳＦＥＴのゲート電極と仕事関数４．８ｅＶのｐＭＩＳＦＥＴのゲート電極のデュアルメタルゲート構造のＦＥＴが得られる。

また、本実施例によれば、ｐＭＩＳ形成領域の高誘電率ゲート絶縁膜４０２上にシリコンまたはゲルマニウムを含む金属電極材料を直接形成しないようにすることで、ｐＭＩＳ形成領域のゲート電極の仕事関数の変化を抑制して、仕事関数４．２ｅＶのｎＭＩＳＦＥＴゲート電極および仕事関数４．８ｅＶのｐＭＩＳＦＥＴゲート電極を有した所望のしきい値電圧を持つ信頼性の高いデュアルメタルゲート構造の半導体装置を製造することが可能となる。

また、本実施例によれば、ゲート電極材料としての第一の金属膜および第二の金属膜は、その金属膜に含まれる主の金属元素が周期律表における同族金属元素からなる金属材料を用いている。従って、第一の金属膜および第二の金属膜を同一のエッチングガスにより加工できるので、デュアルメタルゲート構造の半導体装置の製造が容易になる。また、第二の金属膜のエッチングにおいて第一の金属膜の外縁部に第二の金属膜の一部が残置しても、第一の金属膜のエッチング時に第一の金属膜と一緒にエッチング除去されるため、歩留まりを低下させることなくデュアルメタルゲート構造の半導体装置を製造することが可能となる。

さらにまた、本実施例では、ｎＭＩＳ形成領域およびｐＭＩＳ形成領域のゲート電極の第二の金属膜上に、第一の金属膜および第二の金属膜よりも低抵抗であるＷ膜４０５を形成することによって、ゲート電極の低抵抗化を図ることができる。さらに、本実施例のように、Ｗ膜４０５の下層に、第二の金属膜としてＴｉＳｉＮ膜４０４のような窒素を含む金属膜を形成した場合、この窒素を含む金属膜が、加熱処理工程において、Ｗ膜４０５と窒素を含む金属膜の下層に形成された第一の金属膜とが反応することを防止するバリア層として働くため、ゲート電極の耐熱性を向上することが可能となる。

なお、本実施例では、ゲート電極の低抵抗化を図るため、第三の金属膜としてＷ膜４０５を用いたが、第一の金属膜および第二の金属膜よりも低抵抗の金属膜、例えばＡｌ膜等でもよい。

本発明は、上記実施例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施することができる。例えば、上記実施例では、第一の金属膜および第二の金属膜は、その主の金属元素としてＷ、またはＴｉを含む金属を用いたが、これらに限定されない。例えば、ＩＶａ族、Ｖａ族、ＶＩａ族のいずれかの同族金属元素を第一の金属膜および第二の金属膜の主の金属元素としてもよい。

また、上記実施例では、第一の金属膜にＷＮ膜１０３またはＴｉＮ膜４０３、第二の金属膜にＷＳｉＮ膜１０４、またはＴｉＳｉＮ膜４０４を使用したが、これらに限定されず、第一の金属膜はシリコンおよびゲルマニウムを含まない金属膜、第二の金属膜はシリコン又はゲルマニウムを含む金属膜であればよい。第一の金属膜および第二の金属膜をそれぞれこのような金属膜とすることで、ｐＭＩＳＦＥＴ側により大きい仕事関数、ｎＭＩＳＦＥＴ側により小さい仕事関数を有するゲート電極を形成でき、ひいてはｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴともに、所望のしきい値電圧を得ることができる。ただし、これらの場合であっても、第一の金属膜と第二の金属膜の主の金属元素は、周期律表における同族の金属元素とすることが好ましい。

さらに、上記実施例において、ゲート電極上またはシリコン基板の拡散層上にＮｉとシリコンを反応させたＮｉシリサイドを形成しているが、Ｎｉの他にＷ、Ｔｉ、Ｍｏ、Ｃｏ等のシリサイドを形成してもよい。

さらにまた、上記実施例において、高誘電率ゲート絶縁膜材料としてＨｆ系酸化膜を用いたが、Ｈｆ系酸化物以外に、例えば、Ｚｒ、Ｔｉ、Ａｌ、Ｓｒ、Ｙ、Ｌａ等の酸化物、もしくはＺｒＳｉｘＯｙ等それら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。

本発明の第１実施例に係る半導体装置の製造方法を示す工程断面図。本発明の第１実施例に係る半導体装置の製造方法を示す工程断面図。本発明の第１実施例に係る第一の金属膜と第二の金属膜との形成工程を逆にした場合の問題を説明するための工程断面図。本発明の第１実施例に係る第一の金属膜と第二の金属膜に含まれる主の金属元素が異なる族の場合の問題を説明するための図。本発明の第１実施例に係る第一の金属膜と第二の金属膜に含まれる主の金属元素が異なる族の場合の問題を説明するための図。本発明の第２実施例に係る半導体装置の製造方法を示す工程断面図。本発明の第２実施例に係る半導体装置の製造方法を示す工程断面図。

符号の説明

１００単結晶シリコン基板
１０２高誘電率ゲート絶縁膜
１０３ＷＮ膜（第一の金属膜）
１０４ＷＳｉＮ膜(第二の金属膜)
１０５多結晶シリコン膜
４００単結晶シリコン基板
４０２高誘電率ゲート絶縁膜
４０３ＴｉＮ膜（第一の金属膜）
４０４ＴｉＳｉＮ膜(第二の金属膜)
４０５Ｗ膜（第三の金属膜）

Claims

半導体基板のｎＭＩＳ形成領域およびｐＭＩＳ形成領域に高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にシリコンおよびゲルマニウムを含まない第一の金属膜を形成する工程と、
前記ｎＭＩＳ形成領域の第一の金属膜を除去する工程と、
前記ｎＭＩＳ形成領域の高誘電率ゲート絶縁膜上および前記ｐＭＩＳ形成領域の第一の金属膜上にシリコンまたはゲルマニウムを含む第二の金属膜を形成する工程と、
前記第一の金属膜および前記第二の金属膜を加工する工程と、
を備え、
前記第一の金属膜および前記第二の金属膜は、同一のエッチングガスを用いて加工されることを特徴とする半導体装置の製造方法。