JP2008084970A

JP2008084970A - 半導体装置及び半導体装置の製造方法

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Publication number: JP2008084970A
Application number: JP2006261169A
Authority: JP
Inventors: Tomonori Aoyama; 山知憲青
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-09-26
Filing date: 2006-09-26
Publication date: 2008-04-10

Abstract

【課題】本発明は、ＰチャネルＭＯＳＦＥＴのゲート電極に所定値以上の仕事関数を有するメタルを用いた場合であっても、適正なしきい値電圧を有する半導体装置及び当該半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む半導体装置であって、前記ＰチャネルＭＯＳＦＥＴのゲート電極は、第１の濃度の酸素を含有する第１の導電性膜１１０ａと、前記第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜１１０ｂと、前記第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜１１０ｃと、を含む積層構造を有することを特徴とするものである。
【選択図】図１ｏ

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、ＰチャネルＭＯＳＦＥＴ（ＰＣｈａｎｎｅｌＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）（以下、「ＰＭＯＳＦＥＴ」という）のゲート電極に酸素濃度の異なる積層構造の導電性膜を有する半導体装置及び当該半導体装置の製造方法に関する。

近年、大規模集積回路（ＬＳＩ）の微細化に伴い、ゲート絶縁膜の薄膜化が要求されている。特に、４５ｎｍノード以降のＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）では、シリコン酸化膜換算膜厚が１．３ｎｍ以下であるゲート絶縁膜が必要とされている。しかし、従来から知られているシリコン酸化膜やシリコン酸窒化膜を用いて薄膜化を進めた場合には、リーク電流が増大するという問題があった。

これに対して、シリコン酸化膜やシリコン酸窒化膜に代えて、より比誘電率が高い金属酸化膜や金属珪酸化膜(金属シリケート膜)、又はこれらの窒化膜を用いることにより、物理的な膜厚を厚くしてリーク電流を抑制することが知られている。

しかし、このような半導体装置の特性は、ＮチャネルＭＯＳＦＥＴ（ＮＣｈａｎｎｅｌＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）（以下、「ＮＭＯＳＦＥＴ」という）のしきい値電圧が比較的適正な値を示すのに対し、ＰＭＯＳＦＥＴのしきい値電圧は負側に大きくシフトしてしまう。また、ＰＭＯＳＦＥＴでは、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの反転容量が小さくなる。その結果、所望のドレイン電流を確保できなくなるという問題が生じる。

これに対して、シリコンの代わりにメタル（金属、合金、又はこれらの窒化物、並びに珪化物等）をゲート電極に用いる方法が知られている。しきい値電圧は用いられるメタルの仕事関数に依存するため、メタルの種類に応じてしきい値電圧を制御することができる。さらに、シリコンのゲート電極に比べて電極の空乏化が起こりにくいため、大きな反転容量を確保することができる。

実験によれば、ＰＭＯＳＦＥＴのゲート電極の導電性膜として４．８ｅＶ以上の仕事観数を有するメタルを用いることにより、しきい値電圧を適正な値に制御できることがわかっている。さらに、不純物を活性化させるために約１０００〜１０３０℃の熱処理を行った後であっても、仕事関数が４．８ｅＶ以上に保たれた。しかし、後工程において、約４００℃のフォーミングガスアニールを行った後は、仕事関数が４．６ｅＶまで劣化した。このことは、フォーミングガスに含まれる水素がゲート電極とゲート絶縁膜界面を還元することが原因であると考えられる。

これに対して、１層のＬＳＩ配線を形成した場合には、フォーミングガスアニールを行った後に酸素雰囲気中において約４００℃でアニールすることにより、仕事関数を回復させることができた。しかし、４層以上のＬＳＩ配線を形成した場合には、同様の手法を用いても仕事関数を回復させることができなかった。このことは、４層以上のＬＳＩ配線を形成した場合、層間絶縁膜が厚いこと（数μ程度）により、表層からゲートまで酸素が到達しなかったことが原因と考えられる。
特開２００３−４５９９５号公報

本発明は、ＰＭＯＳＦＥＴのゲート電極に所定値以上の仕事関数を有するメタルを用いた場合であっても、適正なしきい値電圧を有する半導体装置及び当該半導体装置の製造方法を提供することを目的とする。

本発明の第１の態様によれば、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む半導体装置であって、前記ＰチャネルＭＯＳＦＥＴのゲート電極は、第１の濃度の酸素を含有する第１の導電性膜と、前記第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜と、前記第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜と、を含む積層構造を有することを特徴とする半導体装置が提供される。

本発明の第２の態様によれば、シリコン基板上にゲート絶縁膜を堆積させ、第１の濃度の酸素を含有する第１の導電性膜を前記ゲート絶縁膜上に形成し、前記第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜を前記第１の導電性膜上に形成し、前記第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜を前記第２の導電性膜上に形成し、所定の温度で熱処理を行うことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、ＰＭＯＳＦＥＴのゲート電極に所定値以上の仕事関数を有するメタルを用いた場合であっても、しきい値電圧を適正な値に制御することできる。その結果、高いオン電流と低いオフ電流を得ることができ、ひいては、ＣＭＯＳＦＥＴの性能を向上させることができる。

以下、本発明の実施例について図面を参照して説明する。なお、以下に示される実施例は、本発明の実施の一形態に過ぎず、本発明の範囲を限定するものではない。

図１ａ〜ｏを参照して実施例１について説明する。図１ａ〜ｏは、実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。

はじめに、図１ａに示されるように、シリコン（Ｓｉ）基板１０１の所定の領域にシリコン酸化膜を埋め込み、ＳＴＩ構造の素子分離領域１０２及び犠牲酸化膜１０３を形成する。

次に、図１ｂに示されるように、レジストマスク１０４を所定の領域に形成する。続いて、リン（Ｐ)１０５を全面にイオン注入する。続いて、レジストマスク１０４を剥離する。なお、Ｐの注入は、拡散層を形成するためだけではなく、トランジスタのしきい値電圧を調整するために複数回行われる。次に、同様の手法により、反対の領域（レジストマスク１０４に覆われていなかった領域）にＢを注入する。なお、Ｐの注入の代わりに、ボロン（Ｂ）やインジウム（Ｉｎ）やフッ素（Ｆ）等を注入し、Ｂの代わりに、ヒ素（Ａｓ）やＰや窒素（Ｎ）等を注入しても良い。以上の工程を行うことにより、図１ｃに示されるように、N型拡散層１０６とＰ型拡散層１０７が形成される。

次に、図１ｄに示されるように、ＮＨ_４Ｆ水溶液を用いて犠牲酸化膜１０３を除去する。続いて、約０．５〜５％の希フッ酸を用いて表面を洗浄し、酸素を含む雰囲気中でシリコン酸化膜１０８を形成する。シリコン酸化膜１０８の膜厚は約０．５〜０．８ｎｍである。続いて、テトラキスジエチルアミノハフニウム、ジエチルシラン及び酸素を用いてハフニウム珪酸化膜を形成する。このハフニウム珪酸化膜の膜厚は約２．０ｎｍである。続いて、窒素プラズマ又はＮＨ_３雰囲気中で処理した後に熱処理を行うことにより、ハフニウム珪酸化膜をハフニウム珪酸窒化膜１０９に改質する。

次に、図１ｅに示されるように、化学気相成長（ＣＶＤ）法により、ビスシクロペンタジエニルルテニウムと酸素を反応させ、積層構造の導電性膜を堆積させる。具体的には、所定量の酸素を供給し、第１のルテニウム（Ｒｕ）膜１１０ａ（第１の導電性膜）を堆積させる。ここで、第１のＲｕ膜１１０ａの膜中酸素濃度は約１％以下、膜厚は約１０ｎｍである。続いて、酸素の供給量を増やし、第２のＲｕ膜（例えば、Ｒｕ膜又はＲｕＯ_２膜）１１０ｂ（第２の導電性膜）を堆積させる。ここで、第２のＲｕ膜１１０ｂの膜中酸素濃度は約５％以上、膜厚は約１０ｎｍである。続いて、酸素の供給量を減らし、第３のＲｕ膜１１０ｃ（第３の導電性膜）を堆積させる。ここで、第３のＲｕ膜１１０ｃの膜中酸素濃度は約１％以下、膜厚は約１０ｎｍである。

第１の導電性膜１１０ａ及び第３の導電性膜１１０ｃの膜厚は、仕事関数を制御することを考慮すると、３ｎｍ以上であることが望ましい。また、第１の導電性膜１１０ａは、第２の導電性膜１１０ｂのゲート絶縁膜界面に対する酸素透過性を考慮すると、３０ｎｍ以下であることが望ましい。また、第３の導電性膜１１０ｃの膜厚は、加工の容易性を考慮すると、５０ｎｍ未満であることが望ましい。なお、５０ｎｍ以上であっても半導体装置に与える影響はない。また、第２の導電性膜１１０ｂの膜厚は、ゲート絶縁膜界面に供給する酸素の供給源であることを考慮すると、第１の導電性膜１１０ａと同等以上の膜厚であることが望ましいが、５０ｎｍ以上になると膜剥がれが生じる恐れがあるため、３０ｎｍ以下であることが望ましい。なお、第１の導電性膜１１０ａ、第２の導電性膜１１０ｂ及び第３の導電性膜１１０ｃの膜厚は均一でなくても良い。

一方、第１の導電性膜１１０ａの膜中酸素濃度が高い場合は、応力により膜剥がれが生じるため、１％以下であることが望ましい。また、第３の導電性膜１１０ｃの膜中酸素濃度が高い場合は、第３の導電性膜１１０ｃとその上に形成される導電性膜とのコンタクト抵抗が高くなるため、１％以下であることが望ましい。また、第２の導電性膜１１０ｂの膜中酸素濃度は、ゲート絶縁膜界面に酸素を供給することを考慮すると、５％以上であることが望ましく、導電性金属酸化物の化学量論比を考慮すると、約６７％以下であることが望ましい。

他方、Ｒｕの代わりに、その他の白金族のメタル（例えば、パラジウム（Ｐｄ）、プラチナ（Ｐｔ））を用いても良い。この場合は、導電性金属酸化物を形成しにくいため、第２の導電性膜１１０ｂの膜中酸素濃度は５％以上、かつ、１０％以下であることが望ましい。

ここで、第１のＲｕ膜１１０ａは、膜中酸素濃度が高い第２のＲｕ膜１１０ｂとゲート絶縁膜（ハフニウム珪酸窒化膜１０９）が接触することによりフォーミングガスアニールを行った際に第２のＲｕ膜１１０ｂが剥がれることを防止するための防御膜として機能する。また、膜中酸素濃度が高い第２のＲｕ膜１１０ｂは、フォーミングガスアニールの後に行う熱処理の際にゲート電極とゲート絶縁膜界面に酸素を供給するための供給源として機能する。また、第３のＲｕ膜１１０ｃは、後続の工程においてＴｉＮ、Ｗ、多結晶Ｓｉ膜等の金属、又はＳｉを堆積させた際に膜中酸素濃度が高い第２のＲｕ膜１１０ｂに含まれる酸素と反応して界面が酸化することによるコンタクト抵抗の上昇を防ぐための防御膜として機能する。

次に、図１ｆに示されるように、多結晶Ｓｉ膜１１１を全面に堆積させ、不純物をイオン注入し、熱処理を行う。この工程によりコンタクト抵抗を下げる。

続いて、図１ｇに示されるように、全面にシリコン窒化膜（ＳｉＮ膜）又はシリコン酸化膜（ＳｉＯ_２膜）１１２を堆積させ、レジストマスクを用いて加工することにより、ハードマスク（ＳｉＮ膜又はＳｉＯ_２膜）１１２を形成する。続いて、多結晶Ｓｉ膜１１１、第３のＲｕ膜１１０ｃ、第２のＲｕ膜１１０ｂ、第１のＲｕ膜１１０ａを加工する。

次に、図１ｈに示されるように、ウェットエッチングにより、ＨｆＳｉＯＮ膜１０９及びＳｉＯ_２膜１０８を除去する。ここで、ウェットエッチングを行った後もハードマスク１１２が残存するようにエッチング条件（エッチング液やエッチング時間）を高誘電率絶縁膜の膜種や膜厚に応じて決定する。

次に、図１ｉに示されるように、ＣＶＤ法及び反応性イオンエッチング（ＲＩＥ）法によりオフセットスペーサ１１３（ＳｉＯ_２又はＳｉＮ）を形成する。続いて、ＣＶＤ法及びＲＩＥ法によりサイドウォールスペーサ（ＳｉＯ_２）１１８及びサイドウォールスペーサ（ＳｉＮ）１１９を形成する。続いて、レジストマスクを用いてＮ型拡散層にＢをイオン注入し、同様にレジストマスクを用いてＰ型拡散層にＰ又はＡｓをイオン注入し、熱処理を行うことにより、Ｐ型ソース・ドレイン拡散層１１４及びN型ソース・ドレイン拡散層１１５を形成する。続いて、サイドウォールスペーサ１１８、１１９を除去し、レジストマスクを用いてN型拡散層にＢをイオン注入し、同様にレジストマスクを用いてＰ型拡散層にＰ又はＡｓをイオン注入し、熱処理を行うことにより、Ｐ型エクステンション拡散層１１６及びN型エクステンション拡散層１１７を形成する。なお、短チャネル効果抑制のために、チルト角度を設定した上で、ウェーハ面の中心を軸として回転させながらイオン注入（いわゆる、ハロー注入）を行っても良い。続いて、ＣＶＤ法及びＲＩＥ法を用いてサイドウォールスペーサ１１８、１１９を再び形成する。本実施例では、サイドウォールスペーサ（ＳｉＯ_２）１１８とサイドウォールスペーサ（ＳｉＮ）１１９の２層構造のサイドウォールスペーサを形成したが、適用する半導体装置の種類に応じて、３層構造のサイドウォールスペーサを形成しても良い。また、単層構造のサイドウォールスペーサ（ＳｉＮ）を形成しても良い。

次に、図１ｊに示されるように、Ｐ型ソース・ドレイン拡散層１１４及びＮ型ソース・ドレイン拡散層１１５の表面に自己整合的にシリサイド膜１２０を形成する。シリサイド膜１２０は、例えば、ＮｉＳｉ膜、ＰｔＳｉ膜、ＥｒＳｉ膜、ＮｉＰｔＳｉ膜、ＮｉＥｒＳｉ膜等である。

次に、図１ｋに示されるように、ＣＶＤ法によりエッチストッパ（ＳｉＮ膜）１２１を全面に形成する。続いて、エッチストッパ１２１上に層間絶縁膜（ＳｉＯ_２膜）１２２を形成する。続いて、化学的機械研磨（ＣＭＰ）法、又はエッチング(ドライエッチング若しくはウェットエッチング)により平坦化するとともに、多結晶Ｓｉ膜１１１が層間絶縁膜１２２から露出するように加工する。

次に、図１ｌに示されるように、レジストマスク１２３を用いてＮＭＯＳＦＥＴ領域の多結晶Ｓｉ膜１１１、並びに第３のＲｕ膜１１０ｃ、第２のＲｕ膜１１０ｂ及び第３のＲｕ膜１１０ａを除去する。ここで、多結晶Ｓｉ膜１１１は、塩素等を用いたＲＩＥ法により除去する。また、第３のＲｕ膜１１０ｃ、第２のＲｕ膜１１０ｂ及び第１のＲｕ膜１１０ａは酸素ラジカルを含む雰囲気中で除去する。

次に、図１ｍに示されるように、レジストマスク１２３を除去する。なお、レジストマスク１２３の除去は、図１ｌに示された第１のＲｕ膜１１０ａ等を除去する前に行っても良い。

次に、図１ｎに示されるように、ＣＶＤ法により、ＮＭＯＳＦＥＴのゲート材料となるＨｆＳｉｘ膜１２４を全面に成膜する。なお、耐熱性の低いＨｆＳｉｘ膜１２４の代わりに、耐熱性の高いシリサイド（例えば、ＴａＳｉＮ膜、ＷＳｉ膜、ＴａＳｉ膜、ＴａＣ膜、ＴａＳｉＣＮ膜、ＴａＣＮ膜、ＨｆＳｉＮ膜、ＴａＨｆ膜、ＴａＨｆＮ膜等）を用いても良い。

次に、図１ｏに示すように、ＣＭＰ法やエッチバック法により、ＮＭＯＳＦＥＴのゲート部分以外のＨｆＳｉｘ膜１２４を除去することにより、ＮＭＯＳＦＥＴのメタルゲート電極１２５を形成する。なお、ＮＭＯＳＦＥＴのメタルゲート電極１２５は、ＣＶＤ法によりホール部に形成されるため、ＰＭＯＳＦＥＴのメタルゲート電極と違ってゲート長の中央部に筋状のシームの痕跡１２６が残る。

次に、従来から知られている手法により、層間絶縁膜を形成し、コンタクトホールを開口し、導電性材料を埋め込み、パターニングにより配線を形成する。以上の工程を行うことにより、半導体集積回路を形成する。

さらに、後工程において、フォーミングガスアニールを行った後、約２００〜５００℃の窒素雰囲気中のアニールを加えることにより、第２のＲｕ膜１１０ｂに含まれる高濃度の酸素を熱拡散させる。その結果、高い仕事関数を有し、かつ、適切なしきい値電圧を有するＰＭＯＳＦＥＴのゲート電極が形成される。

実施例１によれば、ゲート絶縁膜上に形成するメタルゲートの構造を３層構造とし、第２の導電性膜（第２のＲｕ膜１１０ｂ）の膜中酸素濃度を他の層よりも高くすることにより、第２の導電性膜に含まれる酸素が後工程において熱拡散し、ゲート電極とゲート絶縁膜との界面に酸素が供給される。その結果、しきい値電圧が低く、良好なトランジスタ特性を得ることができる。

次に、図２ａ〜ｎを参照して本発明の実施例２について説明する。図２ａ〜ｎは、実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１では、積層構造の導電性膜の形成方法として、ＣＶＤ法を用いた例について説明したが、本実施例では、ＰＶＤ法を用いた例について説明する。なお、図２ａ〜ｄで示される内容は実施例１に示される内容（図１ａ〜ｄ）と同様であるため説明を省略する。また、図２ａ〜ｄに示される参照符号２０１〜２０９は、図１ａ〜ｄに示される参照符号１０１〜１０９と同一の構成を示している。

図２ｄに示される工程に続いて、図２ｅに示されるように、ＰＶＤ法により、積層構造のＩｒ膜を形成する。具体的には、所定の量の酸素を供給し、第１のイリジウム（Ｉｒ）膜２１０ａ（第１の導電性膜）を形成する。ここで、第１のＩｒ膜２１０ａの膜中酸素濃度は１％以下、膜厚は５ｎｍである。続いて、酸素の供給量を増やし、第２のＩｒ膜（Ｉｒ膜又はＩｒＯ_２膜）２１０ｂ（第２の導電性膜）を形成する。ここで、第２のＩｒ膜２１０ｂの膜中酸素濃度は５％以上、膜厚は１０ｎｍである。続いて、第３のＩｒ膜２１０ｃ（第３の導電性膜）を形成する。ここで、第３のＩｒ膜２１０ｃの膜中酸素濃度は１％以下、膜厚は５ｎｍである。なお、第１のＩｒ膜２１０ａ、第２のＩｒ膜２１０ｂ及び第３のＩｒ膜２１０ｃの膜厚は均一であっても良い。また、Ｉｒの代わりに、その他の白金族のメタル（例えば、Ｒｕ、Ｐｄ、Ｐｔ）を用いても良い。また、実施例１と同様に、第１の導電性膜２１０ａ、第２の導電性膜２１０ｂ及び第３の導電性膜２１０ｃの膜厚と膜中酸素濃度は、状況に応じて適切な数値とすることが望ましい。

次に、図２ｆに示されるように、レジストマスク２２５を用いて、ＮＭＯＳＦＥＴ領域の第３のＩｒ膜２１０ｃ、第２のＩｒ膜２１０ｂ及び第１のＩｒ膜２１０ａをエッチングにより除去し、さらに、レジストマスク２２５を除去する。その結果、図２ｇに示される構造が形成される。

次に、図２ｈに示されるように、２０ｎｍのＴａＣ膜２２４を全面に堆積させる。ＴａＣ膜２２４は仕事関数を制御するための電極である。

次に、図２ｉに示されるように、レジストマスク２２６を用いて、ＮＭＯＳＦＥＴ領域以外のＴａＣ膜２２４をエッチングにより除去し、さらに、レジストマスク２２６を除去する。その結果、図２ｊに示される構造が形成される。

次に、図２ｋに示されるように、Ｗ(ＣＯ)_６(タングステンヘキサカルボニル)と水素を用いたプラズマＣＶＤ、又はＷ(ＣＯ)_６を用いた熱ＣＶＤによりW膜２１１を全面に堆積させる。

次に、図２ｌに示されるように、ＳｉＮ膜又はＳｉＯ_２膜を全面に堆積させ、レジストマスクを用いて加工することにより、ハードマスク２１２を形成する。続いて、W膜２１１、ＴａＣ膜２２４、並びに第３のＩｒ膜２１０ｃ、第２のＩｒ膜２１０ｂ及び第１のＩｒ膜２１０ａをエッチングにより除去し、さらに、ＨｆＳｉＯＮ膜２０９とＳｉＯ_２膜２０８を加工する。

次に、図２ｍに示されるように、実施例１と同様の手法により、オフセットスペーサ２１３、Ｐ型ソース・ドレイン拡散層２１４及びＮ型ソース・ドレイン拡散層２１５、Ｐ型エクステンション拡散層２１６及びＮ型エクステンション拡散層２１７、並びにサイドウォールスペーサ（ＳｉＯ_２）２１８及びサイドウォールスペーサ（ＳｉＮ）２１９を形成する。なお、サイドウォールスペーサ２１８、２１９の構造は、実施例１と同様に、適用する半導体装置の種類に応じて３層構造又は単層構造であっても良い。

次に、図２ｎに示されるように、ソース・ドレイン拡散層の表面に自己整合的にシリサイド膜２２０を形成する。シリサイド膜２２０は、例えば、ＮｉＳｉ膜、ＰｔＳｉ膜、ＥｒＳｉ膜、ＮｉＰｔＳｉ膜、ＮｉＥｒＳｉ膜等である。続いて、実施例１と同様の手法により、エッチストッパ（例えば、ＳｉＮ膜）を全面に形成し、エッチストッパ上に層間絶縁膜（例えば、ＳｉＯ_２膜）を形成し、ＣＭＰ法、又はエッチング法(ドライエッチング法、若しくはウェットエッチング法)を用いて平坦化する。次に、従来から知られている手法により、層間絶縁膜を形成し、コンタクトホールを開口し、導電性材料を埋め込み、パターニングにより配線を形成する。以上の工程を行うことにより、半導体集積回路を形成する。

さらに、後工程において、フォーミングガスアニールを行った後、約２００〜５００℃の窒素雰囲気中のアニールを加えることにより、第２のＩｒ膜２１０ｂに含まれる高濃度の酸素を熱拡散させる。その結果、高い仕事関数を有し、かつ、適切なしきい値を有するＰＭＯＳＦＥＴのゲート電極が形成される。

実施例２によれば、ＰＶＤ法を用いて積層構造のＩｒ膜を形成した場合でも、実施例１と同様に、しきい値電圧が低く、良好なトランジスタ特性を得ることができる。

次に、図３ａ〜ｌを参照して本発明の実施例３について説明する。図３ａ〜ｌは、実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１では、積層構造の導電性膜を堆積させた後に多結晶Ｓｉ膜を堆積させたが、本実施例では、いわゆる、ダマシンプロセスにより積層構造の導電成膜を堆積させる例について説明する。なお、図３ａ〜ｃで示される内容は実施例１に示される内容（図１ａ〜ｃ）と同様であるため説明を省略する。また、図３ａ〜ｃに示される参照符号３０１〜３０７は、図１ａ〜ｃに示される参照符号１０１〜１０７と同一の構成を示している。

図３ｃに示される工程に続いて、図３ｄに示されるように、多結晶Ｓｉ膜３０８を堆積させる。続いて、ＳｉＮ膜又はＳｉＯ_２膜を全面に堆積させ、レジストマスクを用いて加工することにより、ハードマスク３０９を形成する。続いて、ハードマスク３０９を用いて多結晶Ｓｉ膜３０８と犠牲酸化膜３０３を加工する。その結果、図３ｅに示される構造が形成される。

次に、図３ｆに示されるように、実施例１と同様の手法により、オフセットスペーサ３１０、Ｐ型ソース・ドレイン拡散層３１１及びＮ型ソース・ドレイン拡散層３１２、Ｐ型エクステンション拡散層３１３及びＮ型エクステンション拡散層３１４、並びにサイドウォールスペーサ（ＳｉＯ_２）３１５及びサイドウォールスペーサ（ＳｉＮ）３１６を形成する。なお、サイドウォールスペーサ３１５、３１６の構造は、実施例１と同様に、適用する半導体装置の種類に応じて３層構造又は単層であっても良い。

次に、図３ｇに示されるように、ソース・ドレイン拡散層の表面に自己整合的にシリサイド膜３１７を形成する。シリサイド膜３１７は、例えば、ＮｉＰｔＳｉｘ膜、ＰｔＳｉ膜、ＥｒＳｉ膜、ＮｉＳｉｘ膜、ＮｉＥｒＳｉ膜等である。

次に、図３ｈに示されるように、ＣＶＤ法によりエッチストッパ３２１（例えば、ＳｉＮ膜）を形成する。続いて、エッチストッパ３２１上に層間絶縁膜３２２（例えば、ＳｉＯ_２膜）を形成する。続いて、ＣＭＰ法、又はエッチング法(ドライエッチング法、若しくはウェットエッチング法)を用いて平坦化するとともに、多結晶Ｓｉ膜３０８が層間絶縁膜３１９から露出するように加工する。

次に、図３ｉに示されるように、多結晶Ｓｉ膜３０８及び犠牲酸化膜３０３をエッチングにより除去する。

次に、図３ｊに示されるように、約０．５〜５％程度の希フッ酸を用いて表面を洗浄し、酸素を含む雰囲気中でシリコン酸化膜３２０を形成する。シリコン酸化膜３２０の膜厚は約０．５〜０．８ｎｍである。続いて、テトラキスエチルメチルアミノハフニウム及び酸素を用いてハフニウム酸化膜３２１を形成する。ハフニウム酸化膜３２１の膜厚は約２．０ｎｍである。

次に、図３ｋに示されるように、ＣＶＤ法により、ビスシクロペンタジエニルルテニウムと酸素を反応させ、積層構造の導電性膜を堆積させる。具体的には、所定量の酸素を供給し、第１のＲｕ膜３２１ａ（第１の導電性膜）を堆積させる。ここで、第１のＲｕ膜３２２ａの膜中酸素濃度は１％以下、膜厚は約１０ｎｍである。続いて、酸素の供給量を増やして第２のＲｕ膜（Ｒｕ膜又はＲｕＯ_２膜）３２２ｂ（第２の導電性膜）を堆積させる。ここで、第２のＲｕ膜３２２ｂの膜中酸素濃度は５％以上、膜厚は１０ｎｍである。続いて、酸素の供給量を減らして第３のＲｕ膜３２２ｃを堆積させる。ここで、第３のＲｕ膜３２２ｃの膜中酸素濃度は１％以下、膜厚は１０ｎｍである。なお、ＣＶＤ法の代わりに、物理気相成長（ＰＶＤ）法を用いても良い。また、第１の導電性膜、第２の導電性膜及び第３の導電性膜の膜厚は均一でなくても良い。また、Ｒｕの代わりに、その他の白金族のメタル（例えば、Ｐｄ、Ｉｒ、Ｐｔ）を用いても良い。なお、実施例１と同様に、第１の導電性膜３２１ａ、第２の導電性膜３２１ｂ及び第３の導電性膜３２１ｃの膜厚と膜中酸素濃度は、状況に応じて適切な数値とすることが望ましい。

続いて、ＣＭＰ法により、層間絶縁膜３１９上の第３のＲｕ膜３２２ｃ、第２のＲｕ膜３２２ｂ、第１のＲｕ膜３２２ａ及びハフニウム酸化膜３２１を除去する。続いて、レジストマスクを用いてＮＭＯＳＦＥＴ領域の第３のＲｕ膜３２２ｃ、第２のＲｕ膜３２２ｂ及び第１のＲｕ膜３２２ａを除去する。

次に、図３ｌに示されるように、ＣＶＤ法により、ＮＭＯＳＦＥＴのゲート材料となるＨｆＳｉｘ膜を全面に成膜し、ＣＭＰ法やエッチバック法によりＮＭＯＳＦＥＴのゲート部分以外のＨｆＳｉｘ膜を除去し、ＮＭＯＳＦＥＴのメタルゲート電極３２３を形成する。なお、メタルゲート電極３２３は、ＣＶＤ法によりホール部に形成されるため、ＰＭＯＳＦＥＴのメタルゲート電極と違ってゲート長の中央部に筋状のシームの痕跡３２４が残る。

さらに、後工程において、フォーミングガスアニールを行った後、約２００〜５００℃の窒素雰囲気中のアニールを加えることにより、第２のＲｕ膜３２２ｂに含まれる高濃度の酸素を熱拡散させる。その結果、高い仕事関数を有し、かつ、適切なしきい値を有するＰＭＯＳＦＥＴのゲート電極が形成される。

実施例３によれば、ダマシンプロセスにより積層構造の導電性膜を堆積させる場合でも、実施例１と同様に、しきい値電圧が低く、良好なトランジスタ特性を得ることができる。特に、Ｐ型ソース・ドレイン拡散層３１１及びＮ型ソース・ドレイン拡散層３１２を形成するための熱処理の後にゲートを形成するので、耐熱性を持たないゲート電極を用いる場合に有効である。

以上の実施例１〜３では、単一の金属（Ｒｕ等）を用いて３層構造の導電性膜を形成する例について説明したが、所定値以上の仕事関数を有する複数の金属（例えば、Ｐｄ、Ｉｒ、Ｐｔ）の組み合わせにより３層構造の導電性膜を形成しても良い。

実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例１に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例２に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。実施例３に係る半導体装置の製造方法の各工程を示す工程断面図である。

符号の説明

１０１、２０１、３０１シリコン基板
１０２、２０２、３０２素子分離絶縁膜
１０３、２０３、３０３犠牲酸化膜
１０４、２０４、３０４レジストマスク
１０５、２０５、３０５リン
１０６、２０６、３０６Ｎ型拡散層
１０７、２０７、３０７Ｐ型拡散層
１１０ａ、３２２ａ第１のＲｕ膜
１１０ｂ、３２２ｂ第２のＲｕ膜
１１０ｃ、３２３ｃ第３のＲｕ膜
２１０ａ第１のＩｒ膜
２１０ｂ第２のＩｒ膜
２１０ｃ第３のＩｒ膜

Claims

ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む半導体装置であって、
前記ＰチャネルＭＯＳＦＥＴのゲート電極は、第１の濃度の酸素を含有する第１の導電性膜と、前記第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜と、前記第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜と、を含む積層構造を有することを特徴とする半導体装置。
請求項１に記載の半導体装置であって、
前記第１の導電性膜、前記第２の導電性膜及び前記第３の導電性膜は、白金族の金属を含む金属膜であることを特徴とする半導体装置。
シリコン基板上にゲート絶縁膜を堆積させ、
第１の濃度の酸素を含有する第１の導電性膜を前記ゲート絶縁膜上に形成し、
前記第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜を前記第１の導電性膜上に形成し、
前記第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜を前記第２の導電性膜上に形成し、
所定の温度で熱処理を行うことを特徴とする半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法であって、
前記第１の導電性膜、前記第２の導電性膜及び前記第３の導電性膜は、白金族の金属を含む金属膜であることを特徴とする半導体装置の製造方法。
請求項３又は４に記載の半導体装置の製造方法であって、
前記熱処理は、後工程において行われるフォーミングガスアニールの後に行うことを特徴とする半導体装置の製造方法。