JP2010263183A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2010263183A
JP2010263183A JP2010008465A JP2010008465A JP2010263183A JP 2010263183 A JP2010263183 A JP 2010263183A JP 2010008465 A JP2010008465 A JP 2010008465A JP 2010008465 A JP2010008465 A JP 2010008465A JP 2010263183 A JP2010263183 A JP 2010263183A
Authority
JP
Japan
Prior art keywords
layer
alloy layer
semiconductor device
dielectric material
high dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010008465A
Other languages
English (en)
Other versions
JP5023163B2 (ja
JP2010263183A5 (ja
Inventor
Yoshinori Tsuchiya
義規 土屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JP2010263183A publication Critical patent/JP2010263183A/ja
Publication of JP2010263183A5 publication Critical patent/JP2010263183A5/ja
Application granted granted Critical
Publication of JP5023163B2 publication Critical patent/JP5023163B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】高い仕事関数及び高温安定性を備えたメタルゲートを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に形成されたゲート誘電体層１０８と、ゲート誘電体層１０８上に形成された酸素を含む合金層１１０と、酸素を含む合金層１１０上に形成されたRe層１１２と、ゲート誘電体層１０８と酸素を含む合金層１１０との間に位置するRe酸化物層５０２を含むp 型電界効果トランジスタを具備する。
【選択図】 図７

Description

本発明は、半導体装置及びその製造方法に関する。
金属−酸化物−半導体電界効果トランジスタ（FET ）は集積回路の共通部品であり、典型的には、コンダクタンスを制御するゲート電極を形成するために半導体材料のいくつかの層の堆積が後続する、Siベース又はGeベースの半導体基板に対するドーピングによって形成される。FET は、p 型原子がドープされた領域からなるソース及びドレインを有するp 型FET （pFET）、もしくはn型原子がドープされた領域からなるソース及びドレインを有するn 型FET （nFET）として形成される。しばしば、pFET構造は、類似したnFET構造と組み合わされてロジックゲートや他の半導体装置が形成される。ソース及びドレイン領域に加えて、FET 構造は、ドーピングによって形成されたソース、ドレイン及びチャネル領域を含む半導体基板上に、ゲート高誘電体（high k）材料の層及び導電材料（金属及び／又は高度にドープされた多結晶シリコン）の層を堆積して形成される。pFET構造では、ゲート電極に対する負のゲート・ソース間電圧の印加により生成される電界により、高誘電体材料とチャネルの境界付近にホールの集中が生じる。十分な電圧（閾値電圧）が供給されると導電チャネルが形成され、ソースからドレインに電流が流れる。ゲート材料の性質はトランジスタの閾値電圧に大きな影響を与える。ゲート誘電体層及びその境界における電荷と同様に、ゲート電極材料とチャネル材料との間の仕事関数の変更により、トランジスタの閾値電圧を調節することができる。
なお、特許文献１には、P チャネルMOSFETのゲート電極が、第１の濃度の酸素を含有する第１の導電性膜と、第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜と、第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜とを含む積層構造を有することが開示されている。また、非特許文献１には、Reを用いたゲートの閾値の不安定性が開示されている。さらに、非特許文献２には、Reを用いたゲートの閾値の不安定性の物理モデルが開示されている。
特開２００８−８４９７０号公報
"Role of Oxygen Vacancies in VFB/Vt stability of pFET metals on HfO2", E. Cartier et al. , 2005 Symposium on VLSI Technology Digest of Technical Papers, pp230 "Flatband voltage shift of ruthenium gated stacks and its link with the formation of a thin ruthenium oxide layer at the ruthenium/dielectric interface" , Z. Li et al. , JOUNAL OF APPLIED PHYSICS 101, 034503 (2007)
本発明の目的は、高い仕事関数及び高温安定性を備えたメタルゲートを有する半導体装置及びその製造方法を提供することである。
本発明の一視点によれば、半導体基板上に形成された第１の高誘電体材料層と、前記第１の高誘電体材料層上に形成された酸素を含む第１の合金層と、前記酸素を含む第１の合金層上に形成されたRe層と、前記第１の高誘電体材料層と前記酸素を含む第１の合金層との間に位置するRe酸化物層を含むp 型電界効果トランジスタを具備する半導体装置が提供される。
本発明の他の視点によれば、半導体基板上に高誘電体材料の層を堆積し、酸素原子を含む合金層を形成し、Re及びRe酸化物からなるグループから選択される１以上からなる第１の層を堆積し、熱処理を加え、前記高誘電体材料の層と前記合金層との間に、Re酸化物層を形成することを具備するp 型電界効果トランジスタを有する半導体装置の製造方法が提供される。
本発明によれば、高い仕事関数及び高温安定性を備えたメタルゲートを有する半導体装置及びその製造方法を提供することができる。
本発明の一実施形態に係る半導体装置の製造方法の最初の工程を示す断面図。 図１の次の工程を示す断面図。 図２の次の工程を示す断面図。 図３の次の工程を示す断面図。 図４の次の工程を示す断面図。 図５の次の工程を示す断面図。 図６の次の工程を示す断面図。
本発明の実施形態の詳細な説明の前に、その概要について説明する。本発明の実施形態では、約4.6 eVを越える実効仕事関数を持つpFET構造用の高誘電率材料及びメタルゲート及び半導体装置の製造中に要求される高温における安定性について記述する。高仕事関数の性質は、高誘電率（high k）ゲート材料とゲート電極構造との間の境界にRe（レニウム）酸化物の薄膜を形成することによって得られる。ゲート電極は、半導体基板に近い側に設けられるRe酸化物の薄膜、high kゲート材料、高濃度に酸素を含む合金層、Re層、Re酸化物の薄膜上に形成されたSiを含む合金層、がこの順番で積層された積層構造を有し、ゲート電極の積層構造はバランスが保たれている。
以下に説明する実施形態はpFET構造を有する半導体装置に適用が可能である。特に、以下に説明する実施形態は、約-500mVから0 mVまでの低い閾値電圧を有するpFET構造及び／又は約4.6 eV以上の実効仕事関数を備えたゲート電極を有するpFET構造に適用が可能である。説明する実施形態に係る半導体装置は、ゲート誘電体（high k材料）とゲート電極の残りの部分との間の薄いRe酸化物層の形成により達成される。
低い閾値電圧は、高い仕事関数を持つゲート電極の形成によって達成できる。実効仕事関数は、ゲート電極とチャネル領域と間のフェルミエネルギの差である。実効仕事関数は、MOSキャパシタのC-V 特性の測定、及び測定されたフラットバンド電圧及びチャンネル領域のドーパント濃度により評価することができる。本実施形態に係る半導体装置では、ゲート誘電体の表面上に１原子層以上の厚さのRe酸化物の層を形成し、Re酸化物の薄層上にゲート電極の残りの部分を形成することにより、高い仕事関数が生成される。Re酸化物の薄層は熱促進拡散プロセスによって形成される。始めに、酸素を含む合金層及びReの層がゲート誘電体材料上に連続的に形成される。次に、ラピッドサーマルアニールが行われ、Re層から酸素を含む合金層にReが拡散される。このラピッドサーマルアニールにより、high kゲート誘電体材料と酸素を含む合金層との間に１原子層以上の厚さのRe酸化物層が形成され、合金層の粒界に存在するRe原子が生じる。
以下に図面を参照して説明する実施の形態において、対応する箇所には同じ参照符号を付して説明を行なう。さらに、その説明に際し、Ｎ型原子及びドーパントは、半導体材料内で負電荷の流れをサポートするために使用される負の電荷の追加の同等物を導入するあらゆる原子、イオン、又は組成を含む。Ｎ型原子及びドーパントは、周期表のグループ15内の元素を含み、リン及びヒ素を含んでいる。Ｐ型原子及びドーパントは、半導体材料内で正電荷の流れをサポートするために使用される正の電荷（又はホール）の追加の同等物を導入するあらゆる原子、イオン、又は組成を含む。Ｐ型原子及びドーパントは、周期表のグループ13内の元素を含み、ボロン、アルミニウム、ガリウム及びインジウムを含んでいる。
図１〜図７は、本発明の一実施形態に係るpFETを含む半導体装置の製造方法の典型的な工程を示している。この製造方法では、ロジックゲート、CMOS（相補金属−酸化物−半導体）デバイス及びpFET及びnFETを含む他の半導体装置の製造に共通であるように、pFET構造とnFET構造とが同時に形成される。当業者であれば容易に理解できるように、この方法によりpFET構造のみを備えた半導体装置及び／又は他の形式の半導体構造と組み合わせたpFET構造を含む半導体装置を製造することもできる。１原子層程度の厚さのRe酸化物層を備えた構造は、例示する方法以外の他の方法によっても形成することができ、発明の範囲に含まれている。
図１は、本実施形態による方法に従って半導体装置を形成するための始めの構造を示している。半導体基板１０１上に素子分離領域１０６が形成され、各トランジスタ領域が素子分離領域１０６によって分離される。各トランジスタ領域は、工程の後段ステージで良く知られているイオン注入技術により形成されるソース、ドレイン及びチャネル領域を有する。
半導体基板１０１上にゲート誘電体層１０８が形成される。ゲート誘電体として高誘電率の材料が使用でき、ハフニウムオキサイド又は金属シリコン材料等がある。金属シリコンオキサイド材料は、以下の化学式で表わされる組成を含む。すなわち、MSiO 、MSiON、M1M2SiO 、MxSi1-xO2及びMxSi1-xONであり、M とM1は、独立してグループIVA の元素あるいはランタン系列の元素であり、M2は、窒素、グループIVA の元素あるいはランタン系列の元素であり、さらにx は0 より大きく1 未満である。具体例としてHfxSi1-xO2、HfxSi1-xON、ZrxSi1-xO2、ZrxSi1-xON、LaxSi1-xO2、LaxSi1-xON、GdxSi1-xO2、GdxSi1-xON、HfZrSiO 、HfZrSiON、HfLaSiO 及びHfGdSiO を含み、x は0 と1 の間である。一例では、ゲート誘電体層１０８の厚さは約0.1 nmから約25nmまでである。他の例では、ゲート誘電体層１０８の厚さは約0.2 nmから約20nmまでである。さらに他の例では、ゲート誘電体層１０８の厚さは約0.3 nmから約10nmまでである。
合金層１１０がゲート誘電体層１０８上に形成される。合金層１１０は、TiN 、TiAlN 、TiC 、TaC 、TaN 、TaAlC 及びTaAlN の１つ以上からなる。合金層１１０は酸素を十分に含み、合金層１１０を堆積する際のO2圧力の調整により酸素含有量が調節可能である。一例では、合金層１１０を堆積する際のO2の分圧は約1kPaから約50kPa までである。他の例では、合金層１１０を堆積する際のO2の分圧は約5kPaから約30kPa までである。さらに他の例では、合金層１１０を堆積する際のO2の分圧は約5kPaから約15kPa までである。一例では、合金層１１０内の酸素濃度は約0.5 重量％から約30重量％までである。他の例では、合金層１１０内の酸素濃度は約1 重量％から約20重量％までである。さらに他の例では、合金層１１０内の酸素濃度は約1 重量％から約10重量％までである。一例では、合金層１１０の厚さは約1 nmよりも大きい。他の例では、合金層１１０の厚さは約2 nmから約50nmまでである。さらに他の例では、合金層１１０の厚さは約2 nmから約30nmまでである。
続いて、Re層１１２が合金層１１０上に形成される。このRe層１１２は、Re金属原子及び／又はRe酸化物を含んでいてもよい。Reはその酸化物としてReO2、ReO3、Re2O3、及びRe2O7の組成を取り得る。特にReO3は、通常の金属酸化物では見られないような非常に小さい電気抵抗を示すことから、低抵抗であることが望まれるゲート電極してより好ましい。以下の説明では、Re酸化物としてReO3を使用する。しかしながら、本実施形態による閾値制御技術では、Re酸化物としてReO3に限られず、その組成はRe/O≠1/3でもよい。また、金属酸化物中には酸素空孔が形成されるため、その組成がRe酸化物のそれから±10％の範囲でずれる場合があり、その場合にも本実施形態による効果は発現するし有効である。Re層１１２は、半導体装置１００のpFET構造が形成される領域上にのみ堆積される。Re層１１２を堆積する領域を選択的にターゲットとするために、よく知られたマスキング技術が使用される。一例では、Re層１１２の厚さは約1 nmから約25nmまでである。他の例では、Re層１１２の厚さは約1 nmから約20nmまでである。さらに他の例では、Re層１１２の厚さは約2 nmから約10nmまでである。
図２では、図１に示される半導体装置１００上にドーブトシリコン（ポリシリコン）又はポリシリコン−ゲルマニウム（ポリSiGe）の層２０２が堆積された半導体装置２００を示している。層２０２は、シリサイドを形成するのに適した、ポリシリコン及びポリSiGe以外の他の物質を含んでいてもよい。一例では、ポリシリコン又はポリSiGe層２０２の厚さは約5 nmから約100 nmまでである。他の例では、ポリシリコン又はポリSiGe層２０２の厚さは約10nmから約75nmまでである。さらに他の例では、ポリシリコン又はポリSiGe層２０２の厚さは約15nmから約60nmまでである。
図３では、層１０８、１１０、１１２及び２０２内に縦型分離部を形成して、半導体装置３００に物理的に分離されたゲート電極３０２（pFET構造）及びゲート電極３０３（nFET構造）を形成するために、よく知られているエッチング技術が使用される。エッチング技術として、ドライエッチング及び／又はウエットエッチング技術が使用される。
pFET構造では、よく知られている技術を使用したp 型イオンの注入により、ソース３０４及びドレイン３０５が形成される。さらにpFET構造では、ソース３０４及びドレイン３０５間にn 型の性質を持つチャネル３０６が形成されるように、n 型原子を備えた半導体の領域内にソース３０４及びドレイン３０５が形成される。nFET構造では、よく知られている技術を使用したn 型イオンの注入により、ソース３０４及びドレイン３０５が形成される。さらにnFET構造では、ソース３０４及びドレイン３０５間にp 型の性質を持つチャネル３０６が形成されるように、p 型原子を備えた半導体の領域内にソース３０４及びドレイン３０５が形成される。
図４では、半導体装置４００が熱活性化工程を経て、ゲート誘電体層１０８の表面上に薄いReO3層（図５中の符号５０２）が形成される。半導体装置４００は、約1000 ℃以上の温度で約60秒未満の期間加熱される。あるいは、半導体装置４００は、約10から約500 msecの期間、レーザアニーリングが行われてもよい。この熱活性化工程により、層１１２から層１１０と層１０８との間の境界にRe原子が拡散される。Re原子は酸素を含む合金層１１０を通じて拡散されるので、Reが酸化され、ReO3が形成される。Re原子が拡散される方向が図４中に矢印４０２で示されている。熱活性化工程後に形成される薄いReO3層が図５中に符号５０２で示されている。一例では、薄いReO3層５０２はほぼ原子の厚さである。他の例では、薄いReO3層５０２は約0.2 nmから約2 nmまでの厚さである。さらに他の例では、薄いReO3層５０２は約0.1 nmから約1 nmまでの厚さである。
図５では、半導体装置５００は、熱活性化により薄いReO3層５０２が形成され、かつポリシリコン又はポリSiGe層２０２がSiを含む金属層５０４に変換される。Siを含む金属層５０４は、ラピッドサーマルアニーリング（RTA）技術を含むシリサイドを形成するなど、よく知られている技術によって形成できる。Ni、Pt、Co、Pd及びTiの１以上に限定されない金属膜がポリシリコン又はポリSiGe層２０２上に堆積され、加熱されてSiを含む金属層５０４が形成される。約300 ℃から約800 ℃までのアニーリングより、Siを含む金属層５０４が形成される。Siを含む金属層５０４は、ポリシリコン、ポリSiGe、Niシリサイド、NiPtシリサイド、NiPdシリサイド、Tiシリサイド及びCoシリサイドから選択される１以上を含んでいてもよい。この時点で、積層ゲート電極構造の各側面の誘電体材料の外側にサイドオゥールスペーサ５０６が形成されていてもよい。
図６では、Alイオン注入ビーム６０４の使用により、半導体装置６００のSiを含む金属層５０４に対してAl原子６０４が注入される。この際、標準的なイオン注入技術が使用できる。一例では、注入エネルギは約20keV 未満である。他の例では、注入エネルギは約10keV 未満である。イオン注入は、Siを含む金属層５０４の表面における注入されたAl原子６０２の濃度が約5x1015原子/cm2以上になるまで行われる。
図７では、加熱工程により、注入されたAl原子の拡散が行われる。加熱は少なくとも約1 分間行われる。一例では、加熱は約300 ℃から約700 ℃までの温度で行われる。他の例では、加熱は約350 ℃から約600 ℃までの温度で行われる。さらに他の例では、加熱は約400 ℃から約550 ℃までの温度で行われる。pFET構造を形成する領域とnFET構造を形成する領域との間では、Al原子の拡散パターンの間には差がある。半導体装置７００内のpFET構造では、Al拡散がRe層１１２で停止し、Siを含む金属層５０４と合金層１１０との間にAl-Re 合金７０２が形成される。半導体装置７００内のnFET構造では、Siを含む金属層５０４と合金層１１０との間に第１のAl層７０４が形成され、かつ合金層１１０とゲート誘電体層１０８との間に第２のAl層７０６が形成される。Alの拡散が終了した後、pFET構造は約4.6 eVより大きい実効仕事関数を持ち、約4.4 eV未満の実効仕事関数を持つnFET構造が必要に応じて形成される。
一例では、pFET構造用のゲート電極の実効仕事関数は約4.6 から約5.6 eVまでである。他の例では、pFET構造用のゲート電極の実効仕事関数は約4.6 から約5 eVまでである。さらに他の例では、pFET構造用のゲート電極の実効仕事関数は約4.6 から約4.9 eVまでである。
一例では、本実施形態の半導体装置は、製造工程時又は製造後に、少なくとも600 ℃の温度に耐えうることができ、かつFET デバイスとしての機能を保持できる。他の例では、本実施形態の半導体装置は、製造工程時又は製造後に、約200 ℃から約600 ℃までの温度に耐えうることができ、かつFET デバイスとしての機能を保持できる。さらに他の例では、本実施形態の半導体装置は、製造工程時又は製造後に、約300 ℃から約500 ℃までの温度に耐えうることができ、かつFET デバイスとしての機能を保持できる。
なお、本発明は上記した実施形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。本発明は、論理ゲート半導体装置で頻繁に使用される、nFET構造を伴ったpFET構造の形成を実証するのに特に有用である。Reの拡散は、Reを含む層及び酸素を含む合金を含む層を有する任意の半導体装置において実施することができる。さらに、上記実施形態で説明した処理温度、処理圧力、処理時間等のパラメータ条件は適宜、変更が可能であることはいうまでもない。
１００、２００、３００、４００、５００、６００、７００…半導体装置、１０１…半導体基板、１０６…素子分離領域、１０８…ゲート誘電体層、１１０…合金層、１１２…Re層、２０２…ポリシリコン又はポリSiGe層、３０２、３０３…ゲート電極、３０４…ソース、３０５…ドレイン、３０６…チャネル、５０２…薄いRe酸化物層、５０４…Siを含む金属層、５０６…サイドオゥールスペーサ、６０２…注入されたAl原子、６０４…Al原子、７０２…Al-Re 合金、７０４…第１のAl層、７０６…第２のAl層。

Claims (5)

  1. 半導体基板上に形成された第１の高誘電体材料層と、
    前記第１の高誘電体材料層上に形成された酸素を含む第１の合金層と、
    前記酸素を含む第１の合金層上に形成されたRe層と、
    前記第１の高誘電体材料層と前記酸素を含む第１の合金層との間に位置するRe酸化物層
    を含むp 型電界効果トランジスタを具備する半導体装置。
  2. 前記半導体基板上に形成された第２の高誘電体材料層と、
    前記第２の高誘電体材料層上に形成された酸素を含む第２の合金層と、
    前記酸素を含む第２の合金層上に形成されたSiを含む金属層と、
    前記第２の高誘電体材料層と前記酸素を含む第２の合金層との間に位置するAl層と、
    前記Siを含む金属層と前記酸素を含む第２の合金層との間に位置するAl層
    を含むn 型電界効果トランジスタをさらに具備する請求項１記載の半導体装置。
  3. 半導体基板上に高誘電体材料の層を堆積し、
    酸素原子を含む合金層を形成し、
    Re及びRe酸化物からなるグループから選択される１以上からなる第１の層を前記合金層の一部領域上に堆積し、
    熱処理を加え、前記高誘電体材料の層と前記合金層との間に、Re酸化物層を形成する
    ことを具備するp 型電界効果トランジスタを有する半導体装置の製造方法。
  4. 前記第１の層を前記合金層の一部領域上に堆積した後に、全面にSiを含む金属層を堆積し、
    前記Siを含む金属層、前記第１の層、前記合金層、及び前記高誘電体材料の層からなる積層構造をパターニングして、前記p 型電界効果トランジスタの形成領域及びn 型電界効果トランジスタの形成領域に積層構造を残し、
    前記Siを含む金属層に対してAl原子を注入した後、熱処理を行って、前記n 型電界効果トランジスタの形成領域において前記合金層と前記高誘電体材料の層との間に第１のAl層を形成する請求項３記載の半導体装置の製造方法。
  5. 前記熱処理を行って、前記n 型電界効果トランジスタの形成領域において前記合金層と前記高誘電体材料の層との間に前記第１のAl層を形成する際に、前記p 型電界効果トランジスタの形成領域においてSiを含む前記金属層と前記合金層との間にAlとReの合金層を形成し、かつ前記n 型電界効果トランジスタの形成領域において前記合金層と前記高誘電体材料の層との間に第２のAl層を形成する請求項４記載の半導体装置の製造方法。
JP2010008465A 2009-05-01 2010-01-18 半導体装置及びその製造方法 Expired - Fee Related JP5023163B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/434,070 2009-05-01
US12/434,070 US8120117B2 (en) 2009-05-01 2009-05-01 Semiconductor device with metal gate

Publications (3)

Publication Number Publication Date
JP2010263183A true JP2010263183A (ja) 2010-11-18
JP2010263183A5 JP2010263183A5 (ja) 2012-04-19
JP5023163B2 JP5023163B2 (ja) 2012-09-12

Family

ID=43029752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010008465A Expired - Fee Related JP5023163B2 (ja) 2009-05-01 2010-01-18 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US8120117B2 (ja)
JP (1) JP5023163B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110095379A1 (en) * 2009-10-28 2011-04-28 International Business Machines Corporation Scaling of metal gate with aluminum containing metal layer for threshold voltage shift
US8435878B2 (en) 2010-04-06 2013-05-07 International Business Machines Corporation Field effect transistor device and fabrication
CN103311247B (zh) * 2012-03-14 2016-07-13 中国科学院微电子研究所 半导体器件及其制造方法
CN103311281B (zh) * 2012-03-14 2016-03-30 中国科学院微电子研究所 半导体器件及其制造方法
JP5960491B2 (ja) * 2012-04-27 2016-08-02 キヤノンアネルバ株式会社 半導体装置およびその製造方法
CN103545190B (zh) * 2012-07-16 2016-05-04 中国科学院微电子研究所 栅极结构的形成方法、半导体器件的形成方法以及半导体器件
US8921171B2 (en) 2012-07-16 2014-12-30 Institute of Microelectronics, Chinese Academy of Sciences Method for forming gate structure, method for forming semiconductor device, and semiconductor device
US9064857B2 (en) * 2012-12-19 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. N metal for FinFET
US9466492B2 (en) 2014-05-02 2016-10-11 International Business Machines Corporation Method of lateral oxidation of NFET and PFET high-K gate stacks
KR102354369B1 (ko) 2015-11-20 2022-01-21 삼성전자주식회사 반도체 소자
KR102571567B1 (ko) 2018-11-02 2023-08-29 삼성전자주식회사 반도체 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0336734A (ja) * 1989-07-04 1991-02-18 Fujitsu Ltd 半導体装置の製造方法
JPH0799290A (ja) * 1993-06-07 1995-04-11 Motorola Inc 半導体素子および強誘電体コンデンサ
JP2008084970A (ja) * 2006-09-26 2008-04-10 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2009141161A (ja) * 2007-12-07 2009-06-25 Renesas Technology Corp 半導体装置およびその製造方法
US20100013021A1 (en) * 2008-07-21 2010-01-21 International Business Machines Corporation METHOD TO REDUCE THRESHOLD VOLTAGE (Vt) IN SILICON GERMANIUM (SIGE), HIGH-K DIELECTRIC-METAL GATE, P-TYPE METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTORS
JP2011509523A (ja) * 2008-01-03 2011-03-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デバイスを形成する方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7494927B2 (en) * 2000-05-15 2009-02-24 Asm International N.V. Method of growing electrical conductors
US7189431B2 (en) * 2004-09-30 2007-03-13 Tokyo Electron Limited Method for forming a passivated metal layer
US7863126B2 (en) * 2008-05-15 2011-01-04 International Business Machines Corporation Fabrication of a CMOS structure with a high-k dielectric layer oxidizing an aluminum layer in PFET region

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0336734A (ja) * 1989-07-04 1991-02-18 Fujitsu Ltd 半導体装置の製造方法
JPH0799290A (ja) * 1993-06-07 1995-04-11 Motorola Inc 半導体素子および強誘電体コンデンサ
US5510651A (en) * 1993-06-07 1996-04-23 Motorola, Inc. Semiconductor device having a reducing/oxidizing conductive material
JP2008084970A (ja) * 2006-09-26 2008-04-10 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2009141161A (ja) * 2007-12-07 2009-06-25 Renesas Technology Corp 半導体装置およびその製造方法
JP2011509523A (ja) * 2008-01-03 2011-03-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デバイスを形成する方法
US20100013021A1 (en) * 2008-07-21 2010-01-21 International Business Machines Corporation METHOD TO REDUCE THRESHOLD VOLTAGE (Vt) IN SILICON GERMANIUM (SIGE), HIGH-K DIELECTRIC-METAL GATE, P-TYPE METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTORS

Also Published As

Publication number Publication date
JP5023163B2 (ja) 2012-09-12
US20100276760A1 (en) 2010-11-04
US8120117B2 (en) 2012-02-21

Similar Documents

Publication Publication Date Title
JP5023163B2 (ja) 半導体装置及びその製造方法
US8710567B2 (en) Semiconductor device and manufacturing method thereof
US7576399B2 (en) Semiconductor device and method of manufacture thereof
US8507347B2 (en) Semiconductor devices and methods of manufacture thereof
US8004047B2 (en) Semiconductor devices and methods of manufacture thereof
US7321154B2 (en) Refractory metal-based electrodes for work function setting in semiconductor devices
US8410541B2 (en) CMOSFET device with controlled threshold voltage characteristics and method of fabricating the same
US9312190B2 (en) Semiconductor device and method of manufacturing the same
JP4939960B2 (ja) 半導体装置およびその製造方法
US20080113480A1 (en) Method of manufacturing semiconductor device
KR20080108027A (ko) 반도체 장치 및 그 제조 방법
JP2009283906A (ja) 半導体装置及びその製造方法
US20080308865A1 (en) Semiconductor device and method for manufacturing the same
WO2011057492A1 (zh) 一种半导体器件及其制造方法
KR20090025589A (ko) 반도체 소자 및 상기 반도체 소자의 금속 게이트 형성 방법
KR20130047054A (ko) 고유전층 및 금속게이트전극을 갖는 반도체장치 및 그 제조 방법
JP2011009712A (ja) 半導体装置及びその製造方法
Li et al. Novel dual-metal gate technology using Mo-MoSi/sub x/combination
JP2006269520A (ja) 半導体装置およびその製造方法
Kim et al. Tunable Workfunction for Fully Silicied Gates (FUSI) and Proposed Mechanisms
Schaeffer et al. Work Function and Effective Oxide Thickness Engineering via Alloying of Metal Gate Electrodes
Lee et al. Challenges in Dual Workfunction Metal Gate CMOS Integration

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120305

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120305

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20120305

TRDD Decision of grant or rejection written
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20120509

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120522

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120618

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150622

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees