JP2009141161A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】n型ウエル3およびp型ウエル4のそれぞれの表面に清浄な酸化シリコン膜5を形成した後、酸化シリコン膜5上に2A族元素の酸化物、3A族元素の酸化物、3B族元素の酸化物、4A族元素の酸化物、および5A族元素の酸化物等からなる酸素欠損調整層6と、高誘電率膜8と、水素に対する還元触媒効果を有する導電性膜12とを順次堆積し、H2を含む雰囲気中にて基板1に対して熱処理を施すことで酸素欠損調整層6と酸化シリコン膜5との間にダイポールを形成する。その後、導電性膜12、高誘電率膜8、酸素欠損調整層6および酸化シリコン膜5等をパターニングしてゲート電極およびゲート絶縁膜を形成する。
【選択図】図6
Description
前記第1ゲート絶縁膜は、下層から酸化シリコン層、酸素欠損調整層および前記酸化シリコン層より相対的に誘電率の大きい高誘電率層が積層されて形成され、
前記酸素欠損調整層は、2A族元素、3A族元素、3B族元素、4A族元素または5A族元素を含む酸化物である。
(a)半導体基板の主面に酸化シリコン層を形成する工程、
(b)前記酸化シリコン層上に酸素欠損調整層を形成する工程、
(c)前記半導体基板の前記主面上の第1領域における前記酸素欠損調整層を残し、前記半導体基板の前記主面上の第2領域における前記酸素欠損調整層を除去する工程、
(d)前記(c)工程後、前記半導体基板の前記主面上に前記酸化シリコン層より相対的に誘電率の大きい高誘電率層を形成する工程、
(e)前記第1領域において、前記高誘電率層上に水素に対する還元触媒効果を有する第1金属膜を形成する工程、
(f)前記第2領域において、前記高誘電率層上に第2金属膜を形成する工程、
(g)前記(e)工程後、前記半導体基板に対して熱処理を施す工程、
(h)前記第1領域の前記第1金属膜上および前記第2領域の前記第2金属膜上に、シリコンおよび金属の化合物膜を形成する工程、
(i)前記第1領域において、前記化合物膜、前記第1金属膜、前記高誘電率層、前記酸素欠損調整層および前記酸化シリコン層をパターニングしてpチャネル型MISFETの第1ゲート電極および第1ゲート絶縁膜を形成し、前記第2領域において、前記化合物膜、前記第2金属膜、前記高誘電率層および前記酸化シリコン層をパターニングしてnチャネル型MISFETの第2ゲート電極および第2ゲート絶縁膜を形成する工程、
を含み、
前記酸素欠損調整層は、2A族元素、3A族元素、3B族元素、4A族元素または5A族元素を含む酸化物である。
(a)半導体基板の主面に酸化シリコン層を形成する工程、
(b)前記酸化シリコン層上に酸素欠損調整層を形成する工程、
(c)前記(b)工程後、前記半導体基板の前記主面上に前記酸化シリコン層より相対的に誘電率の大きい高誘電率層を形成する工程、
(d)前記半導体基板の前記主面上の第1領域および第2領域において、前記高誘電率層上に水素に対する還元触媒効果を有する第1金属膜を形成する工程、
(e)前記(d)工程後、前記第2領域の前記第1金属膜上に第2金属膜を形成する工程、
(f)前記(e)工程後、前記半導体基板に対して熱処理を施す工程、
(g)前記第1領域の前記第1金属膜上および前記第2領域の前記第2金属膜上に、シリコンおよび金属の化合物膜を形成する工程、
(h)前記第2領域において、前記化合物膜、前記第2金属膜、前記第1金属膜、前記高誘電率層および前記酸化シリコン層をパターニングしてnチャネル型MISFETの第1ゲート電極および第1ゲート絶縁膜を形成し、前記第1領域において、前記化合物膜、前記第1金属膜、前記高誘電率層、前記酸素欠損調整層および前記酸化シリコン層をパターニングしてpチャネル型MISFETの第2ゲート電極および第2ゲート絶縁膜を形成する工程、
を含み、
前記酸素欠損調整層は、2A族元素、3A族元素、3B族元素、4A族元素または5A族元素を含む酸化物である。
本実施の形態1の半導体装置は、たとえば相補型MISFETを有するものである。このような本実施の形態1の半導体装置について、その製造工程と併せて図1〜図17を用いて説明する。
本実施の形態2の半導体装置も前記実施の形態1の半導体装置と同様に相補型MISFETを有するものである。以下、本実施の形態2の半導体装置について、その製造工程と併せて図17〜図21を用いて説明する。
本実施の形態3の半導体装置は、SOI(Silicon On Insulator)基板を用いて形成された相補型MISFETを有するものである。以下、本実施の形態3の半導体装置について、その製造工程と併せて図22〜図24を用いて説明する。
1A ベース基板
1B BOX層
1C SOI層
2 素子分離溝
2A U溝素子分離領域
3 n型ウエル
4 p型ウエル
5 酸化シリコン膜
6 酸素欠損調整層
7 フォトレジスト膜
8 高誘電率膜(高誘電率層)
9 フォトレジスト膜
10 窒化タンタル膜(第2金属膜)
11 フォトレジスト膜
12 導電性膜(第1金属膜)
13 多結晶シリコン膜
15 金属シリサイド膜(化合物膜)
16A ゲート電極(第1ゲート電極、第2ゲート電極)
16B ゲート電極(第1ゲート電極、第2ゲート電極)
17A ゲート絶縁膜(第1ゲート絶縁膜、第2ゲート絶縁膜)
17B ゲート絶縁膜(第1ゲート絶縁膜、第2ゲート絶縁膜)
18 p−型半導体領域
19 n−型半導体領域
20 サイドウォールスペーサ
21 p+型半導体領域
22 n+型半導体領域
23 酸化シリコン膜
24 コンタクトホール
25 プラグ
26 配線
ANM 領域
APM 領域
Qn nチャネル型MISFET(第2領域)
Qp pチャネル型MISFET(第1領域)
Claims (17)
- 半導体基板の主面上において、酸化シリコンより相対的に誘電率の大きい第1ゲート絶縁膜および水素に対する還元触媒効果を有する第1金属膜を含む第1ゲート電極を備えたMISFETを含む半導体装置であって、
前記第1ゲート絶縁膜は、下層から酸化シリコン層、酸素欠損調整層および前記酸化シリコン層より相対的に誘電率の大きい高誘電率層が積層されて形成され、
前記酸素欠損調整層は、2A族元素、3A族元素、3B族元素、4A族元素または5A族元素を含む酸化物であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1金属膜は、白金膜またはレニウム膜の単層膜、前記白金膜および前記レニウム膜の積層膜、または前記白金膜または前記レニウム膜から形成した合金膜であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記MISFETは、pチャネル型MISFETであり、
前記第1ゲート電極は、前記第1金属膜と、シリコンおよび金属の化合物膜とを下層から積層して形成されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記半導体基板の前記主面上において、前記酸化シリコンより相対的に誘電率の大きい第2ゲート絶縁膜および第2金属膜を含む第2ゲート電極を備えたnチャネル型MISFETを含むことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記MISFETは、nチャネル型MISFETであり、
前記第1ゲート電極は、前記第1金属膜と、第2金属膜と、シリコンおよび金属の化合物膜とを下層から積層して形成されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記半導体基板の前記主面上において、前記第2ゲート絶縁膜および第1金属膜を含む第2ゲート電極を備えたpチャネル型MISFETを含むことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記酸素欠損調整層は、Al2O3、HfO2、Y2O3、La2O3、MgO、CaO、SrOまたはBaOであることを特徴とする半導体装置。 - 相補型MISFETを備えた半導体装置の製造方法であって、
(a)半導体基板の主面に酸化シリコン層を形成する工程、
(b)前記酸化シリコン層上に酸素欠損調整層を形成する工程、
(c)前記半導体基板の前記主面上の第1領域における前記酸素欠損調整層を残し、前記半導体基板の前記主面上の第2領域における前記酸素欠損調整層を除去する工程、
(d)前記(c)工程後、前記半導体基板の前記主面上に前記酸化シリコン層より相対的に誘電率の大きい高誘電率層を形成する工程、
(e)前記第1領域において、前記高誘電率層上に水素に対する還元触媒効果を有する第1金属膜を形成する工程、
(f)前記第2領域において、前記高誘電率層上に第2金属膜を形成する工程、
(g)前記(e)工程後、前記半導体基板に対して熱処理を施す工程、
(h)前記第1領域の前記第1金属膜上および前記第2領域の前記第2金属膜上に、シリコンおよび金属の化合物膜を形成する工程、
(i)前記第1領域において、前記化合物膜、前記第1金属膜、前記高誘電率層、前記酸素欠損調整層および前記酸化シリコン層をパターニングしてpチャネル型MISFETの第1ゲート電極および第1ゲート絶縁膜を形成し、前記第2領域において、前記化合物膜、前記第2金属膜、前記高誘電率層および前記酸化シリコン層をパターニングしてnチャネル型MISFETの第2ゲート電極および第2ゲート絶縁膜を形成する工程、
を含み、
前記酸素欠損調整層は、2A族元素、3A族元素、3B族元素、4A族元素または5A族元素を含む酸化物であることを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記第1金属膜は、白金膜またはレニウム膜の単層膜、前記白金膜および前記レニウム膜の積層膜、または前記白金膜または前記レニウム膜から形成した合金膜であることを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記酸素欠損調整層は、Al2O3、HfO2、Y2O3、La2O3、MgO、CaO、SrOまたはBaOであることを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記(g)工程の熱処理は、400℃〜650℃の雰囲気下で行うことを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記半導体基板は、シリコン基板上に絶縁層を挟んでシリコン活性層が設けられたSOI基板であり、
前記酸素欠損調整層は、Al2O3またはHfO2であり、
前記(g)工程の熱処理は、500℃〜600℃の雰囲気下で行うことを特徴とする半導体装置の製造方法。 - 相補型MISFETを備えた半導体装置の製造方法であって、
(a)半導体基板の主面に酸化シリコン層を形成する工程、
(b)前記酸化シリコン層上に酸素欠損調整層を形成する工程、
(c)前記(b)工程後、前記半導体基板の前記主面上に前記酸化シリコン層より相対的に誘電率の大きい高誘電率層を形成する工程、
(d)前記半導体基板の前記主面上の第1領域および第2領域において、前記高誘電率層上に水素に対する還元触媒効果を有する第1金属膜を形成する工程、
(e)前記(d)工程後、前記第2領域の前記第1金属膜上に第2金属膜を形成する工程、
(f)前記(e)工程後、前記半導体基板に対して熱処理を施す工程、
(g)前記第1領域の前記第1金属膜上および前記第2領域の前記第2金属膜上に、シリコンおよび金属の化合物膜を形成する工程、
(h)前記第2領域において、前記化合物膜、前記第2金属膜、前記第1金属膜、前記高誘電率層および前記酸化シリコン層をパターニングしてnチャネル型MISFETの第1ゲート電極および第1ゲート絶縁膜を形成し、前記第1領域において、前記化合物膜、前記第1金属膜、前記高誘電率層、前記酸素欠損調整層および前記酸化シリコン層をパターニングしてpチャネル型MISFETの第2ゲート電極および第2ゲート絶縁膜を形成する工程、
を含み、
前記酸素欠損調整層は、2A族元素、3A族元素、3B族元素、4A族元素または5A族元素を含む酸化物であることを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記第1金属膜は、白金膜またはレニウム膜の単層膜、前記白金膜および前記レニウム膜の積層膜、または前記白金膜または前記レニウム膜から形成した合金膜であることを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記酸素欠損調整層は、Al2O3、HfO2、Y2O3、La2O3、MgO、CaO、SrOまたはBaOであることを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(f)工程の熱処理は、400℃〜650℃の雰囲気下で行うことを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記半導体基板は、シリコン基板上に絶縁層を挟んでシリコン活性層が設けられたSOI基板であり、
前記酸素欠損調整層は、Y2O3であり、
前記(f)工程の熱処理は、400℃〜600℃の雰囲気下で行うことを特徴とする半導体装置の製造方法。
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