JP2011176173A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】メモリ混載ロジックデバイスのRAM領域の閾値電圧のばらつきを低減する。
【解決手段】本発明の半導体装置は、ロジック領域101と、RAM領域102とが設けられたシリコン基板1と、ロジック領域101に形成されたNMOSトランジスタ20と、RAM領域102に形成されたNMOSトランジスタ40と、を備える。NMOSトランジスタ20、40は、ゲート絶縁膜5とメタルゲート電極6との順でシリコン基板1上に積層された積層構造を有する。NMOSトランジスタ20は、シリコン基板1とメタルゲート電極6との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル4を有する。NMOSトランジスタ40には、キャップメタル4が形成されていない。
【選択図】図1
【解決手段】本発明の半導体装置は、ロジック領域101と、RAM領域102とが設けられたシリコン基板1と、ロジック領域101に形成されたNMOSトランジスタ20と、RAM領域102に形成されたNMOSトランジスタ40と、を備える。NMOSトランジスタ20、40は、ゲート絶縁膜5とメタルゲート電極6との順でシリコン基板1上に積層された積層構造を有する。NMOSトランジスタ20は、シリコン基板1とメタルゲート電極6との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル4を有する。NMOSトランジスタ40には、キャップメタル4が形成されていない。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関する。
近年、32nm世代以降の微細化に向けた先端デバイス開発において、高誘電率(high−k)ゲート絶縁膜/メタル・ゲート(HK/MG)プロセス技術の実用化が期待されている。また、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)等が形成されるメモリと、CMOS(Complementary Metal Oxide Semiconductor)等が形成されるロジック回路とを同一基板上に混載する技術が知られている。HK/MGプロセスを用いて、メモリとロジック回路とを混載させるとき、各領域でリーク電流の許容限度が異なることが問題となる。
特許文献1では、メタルゲート構造をセルトランジスタに適応し、ポリシリコン及びメタルの積層からなるゲート構造を周辺回路に適応する技術が開示されている。こうすることで、周辺回路のN型トランジスタでは、ポリシリコンにドープされたN型ドーパント密度、ゲート絶縁膜の誘電率及び膜厚、シリコン結晶領域へのP型ドーパント密度により、閾値電圧を制御し、セルトランジスタでは、メタルの仕事関数、ゲート絶縁膜の誘電率及び膜厚、シリコン結晶領域へのP型ドーパントにより、閾値電圧を制御することが記載されている。そして、DRAMメモリの読み書き速度が向上するとされている。
なお、メモリ混載技術とは異なるが、CMOS回路において、メタルゲート電極とゲート絶縁膜との間に金属(酸化物)層(金属キャップ膜)を挿入し,NMOSFET及びCMOSFETの閾値電圧を調整する技術が知られている(特許文献2、3、非特許文献1参照)。
S.Kubicek et al,2008,Symposium on VLSI Technology Digest of Technical Papers,pp.130−131
しかしながら、上記特許文献1の技術では、基板へのP型ドーパントにより閾値電圧を制御するため、GIDLリーク電流や閾値電圧ばらつきが増加する傾向にある。そのため、DRAM領域では、リーク電流増によりホールド特性が劣化することがある。また、トランジスタ特性のランダムばらつきは増加し、異常リーク電流が発生しやすくなることから、特にSRAM混載ロジックデバイスの歩留まりを低減させることがある。したがって、DRAM又はSRAMからなるメモリを混載したメモリ混載ロジックデバイスのRAM領域のリーク電流や閾値電圧ばらつきを低減できる技術が求められている。
本発明によれば、
ロジック領域と、RAM領域とが設けられた基板と、
前記ロジック領域に形成された第一のトランジスタと、
前記RAM領域に形成された第二のトランジスタと、
を備え、
前記第一、第二のトランジスタは、ゲート絶縁膜とメタルゲート電極との順で前記基板上に積層された積層構造を有し、
前記第一のトランジスタは、前記基板と前記メタルゲート電極との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、金属キャップ膜を有し、
前記第二のトランジスタには、前記金属キャップ膜が形成されていない、半導体装置が提供される。
ロジック領域と、RAM領域とが設けられた基板と、
前記ロジック領域に形成された第一のトランジスタと、
前記RAM領域に形成された第二のトランジスタと、
を備え、
前記第一、第二のトランジスタは、ゲート絶縁膜とメタルゲート電極との順で前記基板上に積層された積層構造を有し、
前記第一のトランジスタは、前記基板と前記メタルゲート電極との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、金属キャップ膜を有し、
前記第二のトランジスタには、前記金属キャップ膜が形成されていない、半導体装置が提供される。
また、本発明によれば、
ロジック領域と、RAM領域とが設けられた基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタルゲート電極を形成する工程と、
前記基板と前記メタルゲート電極との間に介在する金属キャップ膜を形成する工程と、
前記RAM領域に形成された前記金属キャップ膜を除去する工程と、
を含み、
前記金属キャップ膜が構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、半導体装置の製造方法が提供される。
ロジック領域と、RAM領域とが設けられた基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタルゲート電極を形成する工程と、
前記基板と前記メタルゲート電極との間に介在する金属キャップ膜を形成する工程と、
前記RAM領域に形成された前記金属キャップ膜を除去する工程と、
を含み、
前記金属キャップ膜が構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、半導体装置の製造方法が提供される。
この発明によれば、ロジック領域には、ゲート絶縁膜に金属キャップ膜を有する一方、RAM領域には、金属キャップ膜が形成されていない。これにより、RAM領域に過剰なイオン注入することなく閾値電圧を制御することができる。また、RAM領域では、プロセス上の不具合が生じにくい構造体とすることができる。したがって、RAM領域の閾値電圧のばらつきを低減して、メモリ混載ロジックデバイスを歩留まりよく得ることが可能になる。
本発明によれば、RAM領域の閾値電圧のばらつきを低減して、メモリ混載ロジックデバイスを歩留まりよく得ることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1は、本実施形態の半導体装置を模式的に示す断面図である。本実施形態の半導体装置は、ロジック領域101と、DRAM領域102とが設けられたシリコン基板1と、ロジック領域101に形成されたNMOSトランジスタ20(第一のトランジスタ)と、DRAM領域102に形成されたNMOSトランジスタ40(第二のトランジスタ)と、を備える。NMOSトランジスタ20、40は、ゲート絶縁膜5とメタルゲート電極6との順でシリコン基板1上に積層された積層構造を有する。NMOSトランジスタ20は、シリコン基板1とメタルゲート電極6との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、キャップメタル4(金属キャップ膜)を有する。NMOSトランジスタ40には、キャップメタル4が形成されていない。
具体的には、NMOSトランジスタ20において、メタルキャップ4がゲート絶縁膜5とシリコン基板1との間に介在しており、かつ、メタルキャップ4とゲート絶縁膜5とが接するように形成されている。また、ロジック領域101には、PMOSトランジスタ30(第三のトランジスタ)が形成されている。PMOSトランジスタ30もまた、ゲート絶縁膜5、及び、メタルゲート電極6の積層構造を有する。そして、NMOSトランジスタ20とPMOSトランジスタ30とがCMOS回路を構成している。したがって、本実施形態の半導体装置は、DRAM領域102のDRAMセルとロジック領域101のCMOS回路とが混載したDRAM混載ロジックデバイスを構成している。ここで、NMOSトランジスタ40は、DRAMセル内のトランジスタである。PMOSトランジスタ30もまた、キャップメタル4が形成されていない。
ここで、ロジック領域101は、DRAM領域102中のメモリ素子の周辺回路であり、DRAM領域102とは異なる領域に形成されたものである。たとえば、ロジック領域は、CPU(Central Processing Unit)等の高速ロジック回路が形成された領域とすることができる。
キャップメタル4とは、HK/MG構造のMOSFETの閾値電圧を制御できる金属薄膜である。この金属薄膜は、ゲート絶縁膜5と接するように成膜されることで、製造工程において、ゲート絶縁膜5にドーピング及び熱拡散し、シリコン酸化膜3とゲート絶縁膜5との間にダイポールを形成し、これがバンドオフセットをシフトさせメタルゲート電極6に効果的な仕事関数をもたらす。そのため、キャップメタル4が挿入されたNMOSトランジスタ20では、閾値電圧が低減され、CMOSロジックの高速動作が可能になる。キャップメタル4の例として、La2O3等のLaOx、Y2O3、SrOx、MgO、Sc、Er、ScとErとの合金が挙げられる。
ゲート絶縁膜5には、高誘電率絶縁膜を用いることができ、ハフニウムを必須元素として含むものが好ましい。高誘電率絶縁膜とは、シリコン酸化膜の比誘電率(ε=3.9)より高い比誘電率の絶縁膜をいうが、比誘電率が10〜30であると好ましい。具体的には、ハフニウム含有酸化物を用いることが好ましく、ハフニウム含有酸化物としては、HfSiON、HfSiO2、HfO2、HfZrO2を例示することができ、より好ましくは、HfSiOx又はHfO2を用いる。
通常、ゲート電極の作製工程には、加熱工程が含まれるが、ゲート絶縁膜5の下層又は上層に成膜されたキャップメタル4は、このゲート電極の作製工程に含まれる上記加熱工程において熱履歴がかかることにより、ゲート絶縁膜5に熱拡散する。そのため、NMOSトランジスタ20のゲート絶縁膜5には、キャップメタル4の構成元素がゲート絶縁膜5に熱拡散し、これにより、NMOSトランジスタ20の閾値電圧が低減する。なお、このゲート電極の作製工程以外に意図的に熱を加えてキャップメタル4の構成元素をゲート絶縁膜5に熱拡散させてもよい。この場合、例えば、900℃〜1000℃下に、1×10−2秒〜10秒間、晒すことで、キャップメタル4の構成元素をゲート絶縁膜5に熱拡散させることができる。ゲート絶縁膜5には、キャップメタル4の構成元素がゲート絶縁膜5に均一に拡散されていてもよいし、濃度勾配があってもよい。
メタルゲート電極6は、構成元素として、チタン、タンタル及びモリブテンからなる群から選択される元素を含むものを用いることができ、具体的には、これらの金属単体、若しくは、これらの金属の窒化物、又は、これらの金属とシリコンとの化合物の窒化物を用いることができる。たとえば、TiN、TaSiN、Moをメタルゲート電極6とする。
また、メタルゲート電極6上には、ポリシリコンが形成されていてもよい。図1で示すように、NMOSトランジスタ20には、p型ウェルが形成されたシリコン基板1上に、シリコン酸化膜3とキャップメタル4とゲート絶縁膜5とメタルゲート電極6とポリシリコン7とを順に積層させてゲート電極を構成させてもよい。また、PMOSトランジスタ30には、n型ウェルが形成されたシリコン基板1上に、シリコン酸化膜3とゲート絶縁膜5とメタルゲート電極6とポリシリコン7とを順に積層させたゲート電極を構成させてもよい。また、NMOSトランジスタ40には、p型ウェルが形成されたシリコン基板1上に、シリコン酸化膜3とゲート絶縁膜5とメタルゲート電極6とポリシリコン7とを順に積層させてゲート電極を構成させてもよい。
つづいて、本実施形態の半導体装置の製造方法の一例について説明する。図2〜図12は、本実施形態の半導体装置の製造方法を説明する図である。まず、半導体シリコン基板1上に、STI(Shallow Trench Isolation)構造の素子分離層2を形成する。こうすることで、ロジック領域101と、DRAM領域102とが設けられたシリコン基板1が得られる(図2(a))。また、ロジック領域101には、さらに、NMOS領域101a及びPMOS領域101bが設けられる。
ついで、シリコン基板1のNMOS領域101a及びDRAM領域102にp型不純物をドープし、PMOS領域101bにn型不純物をドープして、p型ウェル(図示せず)及びn型ウェル(図示せず)をそれぞれ形成する。
ついで、熱酸化法によりシリコン酸化膜3を成膜した後、スパッタ法により、金属膜4aをシリコン酸化膜3上に積層する(図2(b))。金属膜4aとしてランタンを用いた場合、金属膜4aは、0.2nm〜2nmとする。ランタンは、成膜後、酸化物(LaOx)となる。
ついで、金属膜4a上にレジスト16を形成し、パターニングにより、DRAM領域102及びPMOS領域101bに形成されたレジスト16を除去する。こうすることで、DRAM領域102及びPMOS領域101bを開口し、金属膜4aを露出させる(図3(a))。ついで、ウェットエッチングにより、露出した金属膜4aを除去する。ついで、NMOS領域101aに残っているレジスト16をアッシングにより除去する(図3(b))。
ついで、ロジック領域101及びDRAM領域102にわたって、高誘電率絶縁膜5aをCVD(Chemical Vapor Deposition)法により形成する(図4(a))。高誘電率絶縁膜5aとしてHfSiOx又はHfO2を用いる場合、膜厚は、1nm〜4nmとする。ここで、NMOS領域101aでは、金属膜4aを構成する金属が高誘電率絶縁膜5a中に熱拡散する。ついで、高誘電率絶縁膜5aにメタルゲート電極となるメタル導電層6a及びポリシリコン層7aを順に積層した後、得られた積層構造の表面をハードマスク8で覆う(図4(b))。メタル導電層6aをTiNとするとき、膜厚は5nm〜50nmとする。また、ポリシリコン7は、30nm〜100nmとする。
ついで、既知のリソグラフィー技術を用いて、高誘電率絶縁膜5a、メタル導電層6a及びポリシリコン層7aを含む層構造を所定の領域のみ残すようにドライエッチングにてパターニングを行ない、その後、例えばフッ素系のウェットエッチングにより、レジストの剥離とデポジション除去を行い、ロジック領域101のNMOS領域101a、PMOS領域101b及びDRAM領域102に、ポリシリコン層7a及びメタル導電層6aからなるゲート電極を形成する(図5)。
引き続き、3nm〜20nmの膜厚の酸化膜等を形成した後、ドライエッチングによりオフセットスペーサー9を形成し(図6)、エクステンション不純物注入及びアニールを行ってエクステンション領域10を形成する。さらに、ゲート電極の側壁にサイドウォールスペーサー膜11をシリコン窒化物等で形成後(図7)、ゲート電極およびサイドウォ−ルスペーサー膜11をマスクとして、イオン注入を行うことにより、ソース/ドレイン領域12を形成する(図8)。ついで、シリサイド膜13を形成し、図9に示すような構造を得る。
その後、図9で示す構造において、露出した面をエッチングストッパ膜14で覆う。ついで、低誘電率膜を用いて層間絶縁膜15を形成し(図10)、レジスト16を用いたパターニングプロセスを経て(図11)、エッチングによりコンタクトビア17を形成した後(図12)、導電性プラグ18をコンタクトビア17に埋め込み、図1に示す本実施形態の半導体装置を完成させる。
つづいて、本実施形態の半導体装置の効果について説明する。本実施形態の半導体装置によれば、ロジック領域101には、ゲート絶縁膜5にキャップメタル4を有する一方、DRAM領域102には、キャップメタル4が形成されていない。これにより、ロジック領域101の閾値電圧を制御して、高速動作を可能とする一方、DRAM領域102では、過剰にイオン注入することなく閾値電圧を向上させることができる。また、DRAM領域102では、プロセス上の不具合が生じにくい構造体とすることができる。したがって、ロジックを高速動作させつつ、DRAMのリーク電流をばらつきなく低減して、ホールド特性を向上させたDRAM混載ロジックデバイスを歩留まりよく得ることが可能になる。
以下、本実施形態の効果について、従来例と比較しつつ、さらに詳細に説明する。従来例の代表的なものとして、キャップメタルとしてLaOx膜を備えるNMOSトランジスタからなるDRAMとロジックとの混載デバイスを例に挙げる。図17(a)は、従来のDRAMを構成するトランジスタの断面図であり、図17(b)は、図17(a)で示すトランジスタのゲート電極の断面図である。この従来例は、図17(a)で示すように、素子分離膜92が形成されたシリコン基板91に、シリコン酸化膜93、LaOx膜94、HfSiOx膜95、TiN導電層96及びポリシリコン97が順に積層されてゲート電極を構成している。
このようにHK/MGプロセスを適用したロジックとDRAMとの混載デバイスにおいて、DRAMセルトランジスタ(NMOS)とロジックNMOSとを同一構造とすると、各領域の閾値電圧を所望のものにするため、DRAM領域のトランジスタのチャネル濃度を増加させる必要がある。しかしながら、DRAM領域のチャネル濃度が増加すると、図13で示すように、閾値電圧が上昇する一方、図14で示すように、チャネル濃度の上昇に応じて、GIDL(Gate Induced Drain Leakage)電流IGIDLが上昇してしまう。したがって、DRAMのホールド特性が低減してしまう。
また、図17(b)で示すように、ゲート電極作製時のウェットエッチングにより、HfSiOx膜95がサイドエッチングされ、ノッチングNという現象が発生することがあった。これは、Laが熱拡散した高誘電率絶縁膜は、フッ素系のエッチャントに耐性が低いためと考えられた。ノッチングNがDRAM領域102のトランジスタに発生すると、局所的な異常リーク(特にGIDL電流IGIDL)が発生してしまう。このメカニズムは明らかではないが、図18で示すように、ノッチングNの箇所には、オフセットスペーサー膜99の膜厚が設計(A')よりも相対的に薄くなるため、エクステンション領域80が設計(B')よりもゲート電極の中心近傍(B)に形成されてしまい、ゲート電極とエクステンション領域80とのオーバーラップが増加することが原因であると考えられた。これらノッチングによる局所的な異常リークが発生すると、例えば大規模なメモリアレイを備えた半導体装置の歩留まり低下として顕れてしまう。
また、ノッチングNの方向によっては、トランジスタ特性が左右非対称になるという問題があった。
一方、本実施形態では、ロジック領域101のNMOSトランジスタ20のみがキャップメタル4を有し、DRAM領域102のNMOSトランジスタ40には、キャップメタル4が形成されていない。これにより、過剰なイオン注入をすることなく、閾値電圧を低減することができるため、GIDL電流IGIDLを低減することができる。また、DRAM領域102のゲート絶縁膜5には、図5で示すゲート電極作製時にノッチングが起こりにくくなる。そのため、エクステンション領域10を所望の位置に形成して局所的な異常リーク、特にGIDL電流IGIDLの発生を低減することができる。したがって、ロジック領域101の動作性を向上させつつ、DRAM領域102のホールド特性を向上させたDRAM混載ロジックデバイスを歩留まりよく得ることができる。
また、注入量、注入エネルギー、不純物の価数、そして注入角度等が等しい場合は、NMOS領域101a及びDRAM領域102における不純物注入を同時に行うことができる。この場合、工程数を削減することができるため、スループットを向上させることが可能になる。また、本実施形態では、ゲート絶縁膜5が、メタルキャップ4とメタルゲート電極6との間に介在している。こうすることで、メタルキャップ4をDRAM領域102から除去した後、ゲート絶縁膜5を形成させることができる。このような構成によれば、メタルキャップ4のエッチングによるゲート絶縁膜5に対するダメージを考慮しなくてもよい。ゲート絶縁膜5が高誘電率絶縁膜である場合、プロセスにおけるダメージを受けやすいため、上記構成により素子特性をさらに向上させることができる。
(実施例)
図1で示す構成を用いる。シリコン基板1上に、STI構造の素子分離層2が形成され、ロジック領域101と、DRAM領域102とが設けられている。また、ロジック領域101には、NMOS領域101a及びPMOS領域101bが設けられている。シリコン基板1のNMOS領域101a及びDRAM領域102にp型ウェル、PMOS領域101bにn型ウェルが形成されている。シリコン基板1のNMOS領域101aには、トランジスタ20の閾値電圧(Vth)が0.2Vになるように、B(ボロン)を1.0×1013cm−2イオン注入した。シリコン基板1のPMOS領域101bには、トランジスタ30のVthが0.2Vになるように、As(ヒ素)を1.0×1012cm−2注入した。シリコン基板1のNMOS領域102には、トランジスタ40のVthが0.5Vになるように、領域101aと同時にB(ボロン)を1.0×1013cm−2注入した。NMOSトランジスタ20は、シリコン基板1上に、シリコン酸化膜3、La2O3からなるキャップメタル4、ゲート絶縁膜5としてHfSiOx、メタルゲート電極6としてTiN及びポリシリコン7が順に積層されたゲート電極が形成されている。PMOSトランジスタ30及びNMOSトランジスタ40は、キャップメタル4が形成されていない以外は、NMOSトランジスタ20と同じである。なお、NMOSトランジスタ40はキャップメタル4が形成されていないことで、領域101aと同じBの注入量でVthが0.5Vとなっている。
図1で示す構成を用いる。シリコン基板1上に、STI構造の素子分離層2が形成され、ロジック領域101と、DRAM領域102とが設けられている。また、ロジック領域101には、NMOS領域101a及びPMOS領域101bが設けられている。シリコン基板1のNMOS領域101a及びDRAM領域102にp型ウェル、PMOS領域101bにn型ウェルが形成されている。シリコン基板1のNMOS領域101aには、トランジスタ20の閾値電圧(Vth)が0.2Vになるように、B(ボロン)を1.0×1013cm−2イオン注入した。シリコン基板1のPMOS領域101bには、トランジスタ30のVthが0.2Vになるように、As(ヒ素)を1.0×1012cm−2注入した。シリコン基板1のNMOS領域102には、トランジスタ40のVthが0.5Vになるように、領域101aと同時にB(ボロン)を1.0×1013cm−2注入した。NMOSトランジスタ20は、シリコン基板1上に、シリコン酸化膜3、La2O3からなるキャップメタル4、ゲート絶縁膜5としてHfSiOx、メタルゲート電極6としてTiN及びポリシリコン7が順に積層されたゲート電極が形成されている。PMOSトランジスタ30及びNMOSトランジスタ40は、キャップメタル4が形成されていない以外は、NMOSトランジスタ20と同じである。なお、NMOSトランジスタ40はキャップメタル4が形成されていないことで、領域101aと同じBの注入量でVthが0.5Vとなっている。
(参考例1)
実施例の構造において、DRAM領域102のNMOSトランジスタにLaOxが形成されている。La(ランタン)の膜厚は、0.1nm〜0.4nmに変化させたものを用意した。
実施例の構造において、DRAM領域102のNMOSトランジスタにLaOxが形成されている。La(ランタン)の膜厚は、0.1nm〜0.4nmに変化させたものを用意した。
(参考例2)
実施例の構造において、DRAM領域102のNMOSトランジスタにLaOxが形成されている。ただし、シリコン基板1のNMOS領域102には、トランジスタ40のVthが0.5Vになるように、B(ボロン)を3.8×1013cm−3イオン注入した。
実施例の構造において、DRAM領域102のNMOSトランジスタにLaOxが形成されている。ただし、シリコン基板1のNMOS領域102には、トランジスタ40のVthが0.5Vになるように、B(ボロン)を3.8×1013cm−3イオン注入した。
(評価1)
1.実施例及び参考例1において、図15にGIDLのLa膜厚の依存性をしらべた結果を示す。Laの膜厚によりGIDLに変化は認められなかった。
1.実施例及び参考例1において、図15にGIDLのLa膜厚の依存性をしらべた結果を示す。Laの膜厚によりGIDLに変化は認められなかった。
(評価2)
2.実施例及び参考例1において、図16にVthのLa膜厚の依存性をしらべた結果を示す。Laの膜厚を0.3nm以下にすることで、膜厚の低下に伴い、Vthが上昇した。
2.実施例及び参考例1において、図16にVthのLa膜厚の依存性をしらべた結果を示す。Laの膜厚を0.3nm以下にすることで、膜厚の低下に伴い、Vthが上昇した。
(評価3)
実施例および参考例2において,GIDL電流を比較した。その結果、実施例のトランジスタは、同一のVthを有する参考例2のトランジスタに比較して、GIDL電流が10分の1以下に低減した。
実施例および参考例2において,GIDL電流を比較した。その結果、実施例のトランジスタは、同一のVthを有する参考例2のトランジスタに比較して、GIDL電流が10分の1以下に低減した。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々構成を採用することもできる。たとえば、実施の形態では、金属キャップ膜が形成されたロジック領域のトランジスタと、DRAM領域のトランジスタとがN型であることを例に挙げて説明したが、金属キャップ膜が形成されたロジック領域のトランジスタとDRAM領域のトランジスタとが同一の導電型であればよい。また、実施の形態では、RAM領域にDRAMセルを設ける例を挙げて説明したが、RAM領域にSRAMセルを設けてもよい。こうすることで、トランジスタ特性のランダムばらつきを低減できると同時に異常なリーク電流が起こりにくくなるため、SRAM混載ロジックデバイスの歩留まりを向上させることが可能になる。また、実施の形態では、メタルゲート電極及びゲート絶縁膜の積層構造と基板との間にメタルキャップが設けられている例を挙げて説明した。しかしながら、メタルゲート電極とゲート絶縁膜との間にメタルキャップを設けてもよい。換言すれば、キャップメタルが下層であり、ゲート絶縁膜を上層としてもよいし、ゲート絶縁膜を下層とし、キャップメタルを上層としてもよい。
1 基板
2 素子分離層
3 シリコン酸化膜
4 キャップメタル
4a 金属膜
5 ゲート絶縁膜
5a 高誘電率絶縁膜
6 メタルゲート電極
6a メタル導電層
7 ポリシリコン
7a ポリシリコン層
8 ハードマスク
9 オフセットスペーサー
10 エクステンション領域
11 サイドウォールスペーサー膜
12 ドレイン領域
13 シリサイド膜
14 エッチングストッパ膜
15 層間絶縁膜
16 レジスト
17 コンタクトビア
18 導電性プラグ
20 トランジスタ
30 トランジスタ
40 トランジスタ
80 エクステンション領域
91 シリコン基板
92 素子分離膜
93 シリコン酸化膜
94 LaOx膜
95 HfSiOx膜
96 TiN導電層
97 ポリシリコン
99 オフセットスペーサー膜
101 ロジック領域
101a NMOS領域
101b PMOS領域
102 DRAM領域
2 素子分離層
3 シリコン酸化膜
4 キャップメタル
4a 金属膜
5 ゲート絶縁膜
5a 高誘電率絶縁膜
6 メタルゲート電極
6a メタル導電層
7 ポリシリコン
7a ポリシリコン層
8 ハードマスク
9 オフセットスペーサー
10 エクステンション領域
11 サイドウォールスペーサー膜
12 ドレイン領域
13 シリサイド膜
14 エッチングストッパ膜
15 層間絶縁膜
16 レジスト
17 コンタクトビア
18 導電性プラグ
20 トランジスタ
30 トランジスタ
40 トランジスタ
80 エクステンション領域
91 シリコン基板
92 素子分離膜
93 シリコン酸化膜
94 LaOx膜
95 HfSiOx膜
96 TiN導電層
97 ポリシリコン
99 オフセットスペーサー膜
101 ロジック領域
101a NMOS領域
101b PMOS領域
102 DRAM領域
Claims (11)
- ロジック領域と、RAM(ランダムアクセスメモリ)領域とが設けられた基板と、
前記ロジック領域に形成された第一のトランジスタと、
前記RAM領域に形成された第二のトランジスタと、
を備え、
前記第一、第二のトランジスタは、ゲート絶縁膜とメタルゲート電極との順で前記基板上に積層された積層構造を有し、
前記第一のトランジスタは、前記基板と前記メタルゲート電極との間に、構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、金属キャップ膜を有し、
前記第二のトランジスタには、前記金属キャップ膜が形成されていない、半導体装置。 - 前記第一のトランジスタと前記第二のトランジスタとが同一の導電型からなる、請求項1に記載の半導体装置。
- 前記第一のトランジスタ及び前記第二のトランジスタがいずれもnチャンネル型電界効果トランジスタである、請求項2に記載の半導体装置。
- 前記金属キャップ膜は、前記ゲート絶縁膜に接する、請求項1乃至3いずれか1項に記載の半導体装置。
- 前記金属キャップ膜は、前記ゲート絶縁膜と前記基板との間に介在している、請求項4に記載の半導体装置。
- 前記ロジック領域に、ゲート絶縁膜、及び、メタルゲート電極の積層構造を有する第三のトランジスタを備え、前記第一のトランジスタと前記第三のトランジスタとがCMOS回路を構成している、請求項1乃至5いずれか1項に記載の半導体装置。
- 前記第三のトランジスタには、前記金属キャップ膜が形成されていない、請求項6に記載の半導体装置。
- 前記ゲート絶縁膜がハフニウムを必須元素として含む高誘電率絶縁膜からなる、請求項1乃至7いずれか1項に記載の半導体装置。
- 前記金属キャップ膜がランタンを必須元素として含み、前記第一のトランジスタにおいて前記ランタンが前記高誘電率絶縁膜に拡散している、請求項8に記載の半導体装置。
- 前記メタルゲート電極の構成元素として、チタン、タンタル及びモリブテンからなる群から選択される元素を含む、請求項1乃至9いずれか1項に記載の半導体装置。
- ロジック領域と、RAM(ランダムアクセスメモリ)領域とが設けられた基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタルゲート電極を形成する工程と、
前記基板と前記メタルゲート電極との間に介在する金属キャップ膜を形成する工程と、
前記RAM領域に形成された前記金属キャップ膜を除去する工程と、
を含み、
前記金属キャップ膜が構成元素として、ランタン、イッテルビウム、マグネシウム、ストロンチウム及びエルビウムからなる群から選択される元素を含む、半導体装置の製造方法。
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