JP2002110816A

JP2002110816A - 半導体装置及びその製造方法

Info

Publication number: JP2002110816A
Application number: JP2000295904A
Authority: JP
Inventors: Toshinori Fukai; 利憲深井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-09-28
Filing date: 2000-09-28
Publication date: 2002-04-12

Abstract

(57)【要約】（修正有）【課題】ＤＲＡＭのセルトランジスタの閾値電圧に適応
する仕事関数を持つメタルを使用した場合、混載する周
辺回路の低い閾値電圧を達成するために、チャネルドー
パント濃度を薄くすると、周辺回路の短チャネル耐性の
劣化をもたらし、周辺回路のスケーリングが困難になる
という問題を発生する。【解決手段】ＤＲＡＭのセルトランジスタ１０３のゲー
ト電極がメタル１５で構成されるため、ゲートの低抵抗
化により、メモリ機能への読み書き速度が向上し、周辺
回路１０１，１０２のゲート電極はポリシリコン７・メ
タル１５の積層ゲート構造であるため、従来と同様に、
短チャネル効果を防止するためのある程度高濃度のチャ
ネルドーパント分布が使用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ＭＩＳ型電界効果トランジスタに関する。

【０００２】

【従来の技術】本発明が関する、ポリシリコン及びメタ
ルの積層からなるゲート構造とメタルゲート構造が混載
する半導体装置では、ゲート電極を低抵抗化することが
重要な要素の１つとなっている。例えば、ＤＲＡＭのメ
モリセルアレイは、スケーリングに伴いワード線に連な
る素子数が増加するため、高速なデータの読み書きに
は、ゲートの低抵抗化が必要不可欠な要因になる。

【０００３】この目的のために、特開平１１−２６１０
５９号公報では、ゲート電極をゲート電極ポリシリコン
およびメタルからなる積層構造にするという方法が採用
されている。ゲートにメタル層を付加することでゲート
抵抗の低減を行っている。

【０００４】しかしながらこの方法によっても、スケー
リングに伴い基板内ドーパント濃度が増加するため、電
子および正孔の移動度が低下し、電流駆動能力が低下す
る。

【０００５】また、ソース電位の上昇に伴う閾値電圧の
上昇、すなわち基板効果が大きくなるため、ＤＲＡＭセ
ルメモリー容量への書き込みが困難になる。基板内ドー
パント濃度増加の理由は、ＤＲＡＭのセルトランジスタ
ではスケーリングに伴いゲート絶縁膜は薄膜化される一
方で閾値電圧はスケーリングされず１ボルト近く必要で
あること、及び短チャネル耐性を高くする必要があるた
めである。閾値電圧は、ゲート電極を形成するポリシリ
コン内のドーパント密度によって決まる仕事関数、ゲー
ト絶縁膜の膜厚及び誘電率、基板内のドーパント密度で
決まる。ゲート絶縁膜はトランジスタの信頼性に関わる
物質であるため、また、ゲートポリシリコン内ドーパン
ト密度はプロセスの整合性から大きく変更することが出
来ない。１Ｖ近い閾値電圧及び高短チャネル耐性の両者
を同時に満足できるものとして、基板ドーパント密度を
増加させている背景がある。そこで、例えば特願平１０
−３６８１４６号公報には、ゲート電極材料にメタルを
使用することが開示されている。この技術は、ゲートに
メタルを使用しているため、適当な仕事関数のメタルを
選択すれば、基板内ドーパント濃度増加を伴わずに、高
閾値電圧を達成できるという一応の効果を奏している。

【０００６】

【発明が解決しようとする課題】しかしながら、この方
法は、全ゲート電極がメタル構造になるため、閾値電圧
の異なるトランジスタを同時に作成するためには、チャ
ネルドーパントの３次元分布の制御によって行わなけれ
ばならない。そして、その制御は、ゲート電極がポリシ
リコンおよびメタルからなる積層構造の場合に比べて非
常に難しい。ＤＲＡＭの周辺回路及びセルトランジスタ
への適用を考えてみると、周辺回路の閾値電圧はセルト
ランジスタに比べて低い。そして、セルトランジスタの
閾値電圧に適応する仕事関数を持つメタルを使用した場
合、周辺回路の低い閾値電圧を達成するためには、チャ
ネルドーパント濃度を薄くしなければならない。これ
は、周辺回路の短チャネル耐性の劣化をもたらすため、
周辺回路のスケーリングが困難になるという問題を発生
する。従って、周辺回路及びセルトランジスタのスケー
リングを同時に満足するデバイス構造が必要になる。

【０００７】本発明の主な目的は、仕事関数の異なる材
料をゲート電極に使用することで、異なる閾値電圧のＭ
ＩＳトランジスタが混載する半導体装置及びその製造方
法を提供することにある。

【０００８】さらに、本発明の他の主な目的は、異なる
ゲート絶縁膜材料を用いたＭＩＳトランジスタが混載す
る半導体装置及びその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板、前記半導体基板表面に形成されたゲート絶
縁膜、前記ゲート絶縁膜の上に形成されたゲート電極と
から構成される電界効果トランジスタにおいて、前記電
界効果トランジスタは、第１の電界効果トランジスタ及
び第２の電界効果トランジスタを含み、前記第１の電界
効果トランジスタの第１のゲート電極が、半導体基板表
面の第１のゲート絶縁膜に接する第１の半導体及びその
上の少なくとも１種類以上の金属材料からなる第１の金
属膜により構成され、前記第２の電界効果トランジスタ
の第２のゲート電極が、半導体基板表面の第２のゲート
絶縁膜に接し、少なくとも１種類以上の金属材料からな
る第２の金属膜から構成されることを特徴とし、前記第
１のゲート絶縁膜及び前記第２のゲート絶縁膜は、同じ
ゲート絶縁膜材料、或いは、それぞれ異なるゲート絶縁
膜材料からなる、というものである。

【００１０】次に、本発明の半導体装置の第１の製造方
法は、半導体基板の上に絶縁膜を形成する工程と、前記
絶縁膜のうち、第１の電界効果トランジスタの第１のゲ
ート電極形成予定領域及び第２の電界効果トランジスタ
の第２のゲート電極形成予定領域に充填材料を充填する
工程と、前記第２のゲート電極形成予定領域に充填され
た充填材料を選択的にその表面から一部除去して前記第
２のゲート電極形成予定領域に充填された充填材料を前
記第１のゲート電極形成予定領域に充填された充填材料
よりも薄くする工程と、前記第１のゲート電極形成予定
領域に充填された充填材料及び前記第２のゲート電極形
成予定領域に残った充填材料を同時に選択的にエッチン
グし、前記第２のゲート電極形成予定領域に残った充填
材料がなくなるまで除去して前記第２のゲート電極形成
予定領域の半導体基板表面のゲート絶縁膜を露出させ、
かつ、前記第１のゲート電極形成予定領域の充填材料を
一部残す工程と、前記第１のゲート電極形成予定領域に
残った充填材料の上及び前記第２のゲート電極形成予定
領域の半導体基板表面の第２のゲート絶縁膜の上に金属
膜を充填する工程とを有することを特徴とする。

【００１１】次に、本発明の半導体装置の第２の製造方
法は、半導体基板の上に絶縁膜を形成する工程と、前記
絶縁膜のうち、第１の電界効果トランジスタの第１のゲ
ート電極形成予定領域及び第２の電界効果トランジスタ
の第２のゲート電極形成予定領域に充填材料を充填する
工程と、前記第２のゲート電極形成予定領域に充填され
た充填材料を選択的にその表面から一部除去して前記第
２のゲート電極形成予定領域に充填された充填材料を前
記第１のゲート電極形成予定領域に充填された充填材料
よりも薄くする工程と、前記第１のゲート電極形成予定
領域に充填された充填材料及び前記第２のゲート電極形
成予定領域に残った充填材料を同時に選択的にエッチン
グし、前記第２のゲート電極形成予定領域に残った充填
材料及びその下のゲート絶縁膜がなくなるまで除去して
前記第２のゲート電極形成予定領域の半導体基板表面を
露出させ、かつ、前記第１のゲート電極形成予定領域の
充填材料を一部残す工程と、前記第２のゲート電極形成
予定領域の半導体基板表面に前記ゲート絶縁膜とは異な
る絶縁膜からなる別のゲート絶縁膜を選択的に形成する
工程と、前記第１のゲート電極形成予定領域に残った充
填材料の上及び前記第２のゲート電極形成予定領域の前
記別のゲート絶縁膜の上に金属膜を充填する工程とを有
することを特徴とする。上記本発明の半導体装置の第１
及び第２の製造方法は、前記第１のゲート電極形成予定
領域の充填材料の下には、前記ゲート絶縁膜と同じゲー
ト絶縁膜が形成され、前記金属膜を充填する工程が、前
記絶縁膜の上に少なくとも１種類以上の金属膜を堆積さ
せた後、前記金属膜を研磨することにより行われる、と
いう形態を採る。

【００１２】

【発明の実施の形態】本発明の特徴は、ポリシリコン及
びメタルの積層からなるゲート構造とメタルゲート構造
が混載したことにある。次に、本発明の第１の実施形態
について図１〜３を参照して説明する。図１〜３は、本
発明の第１の実施形態のＤＲＡＭ周辺回路とセルトラン
ジスタに関する製造方法を製造工程順に断面図で示すも
のであり、ポリシリコン・メタルゲート構造及びメタル
ゲート構造が混載するトランジスタが示されている。

【００１３】まず、シリコン基板１に周辺回路として第
１領域１０１及び第２領域１０２からなる相補型トラン
ジスタを形成し、第３領域１０３はセルトランジスタを
形成する。第１領域１０１には、ポリシリコン及びメタ
ルの積層からなるゲート電極を有するＮ型トランジスタ
が構成されている。第１領域１０２には、ポリシリコン
及びメタルの積層からなるゲート電極を有するＰ型トラ
ンジスタが構成されている。第３領域１０３は、ゲート
電極がメタルのＮ型トランジスタが構成されている。第
１領域１０１及び第２領域１０２は、ゲート絶縁膜６に
接しているゲート電極材料がポリシリコン７であるた
め、第１領域１０１のＮ型トランジスタの閾値電圧はポ
リシリコン７にドープされたＮ型ドーパント密度、絶縁
膜６の誘電率及び膜厚、シリコン結晶領域２のＰ型ドー
パントの密度に依存し、第２領域１０２のＰ型トランジ
スタの閾値電圧はポリシリコン７にドープされたＰ型ド
ーパント密度、絶縁膜の誘電率及び膜厚、シリコン結晶
領域３のＮ型ドーパントの密度に依存する。第３領域１
０３のトランジスタは、ゲート絶縁膜とメタルが接して
いるため、閾値電圧は、メタルの仕事関数、絶縁膜の誘
電率及び膜厚、シリコン結晶領域２のＰ型ドーパントの
密度に依存する。

【００１４】かかる構造においては、セルトランジスタ
である第３領域１０３がメタルゲート構造となっている
ため、メタル１５にシリコン禁制帯の中央近傍にフェル
ミエネルギーを持つ窒化チタンなどを使用することによ
り、第１領域１０１と同じチャネルドーパント密度及び
ゲート絶縁膜６であっても第３領域１０３の閾値電圧は
第１領域１０１に比べ高くなる。

【００１５】従って、第３領域１０３のトランジスタの
閾値電圧を高くするのに、第１領域１０１のようなポリ
シリコン・メタルゲート構造に比べ、薄いチャネルドー
パント濃度で達成することが可能になる。チャネルドー
パント濃度が薄くなったことで、電子の移動度が増加す
ることから、電流駆動能力が増加する効果が得らる。さ
らに、基板効果も減少する。基板効果が減少することか
ら、ＤＲＡＭセルトランジスタゲート電極に印加するバ
イアスが低減できるという効果が得られる。

【００１６】しかも、本実施形態では、第３領域１０３
のゲート電極がメタル１５で構成されているため、メタ
ル材料を選定すれば、低抵抗なゲート電極構造すなわち
ワード線が得られる。従って、ＤＲＡＭの書き込み及び
読み出し速度が向上する効果が得られる。

【００１７】さらに、金属材料のゲート電極がソースド
レイン活性化アニールのような高温プロセス後に形成さ
れるため、比較的耐熱性の小さい金属材料を選択でき
る。

【００１８】本実施例のポリシリコン・メタルゲート構
造及びメタルゲート構造が混載するトランジスタは、図
１〜３に示す方法によって製造される。

【００１９】本実施形態の特徴は、従来のポリシリコン
ゲート電極ＭＩＳ電界効果トランジスタ形成の中途過程
に、新規の製造プロセスを加えることでポリシリコン・
メタル積層ゲート構造及びメタルゲート構造が混載する
トランジスタを作製することにある。

【００２０】まず、ゲートポリシリコン電極のＭＩＳ電
界効果トランジスタ形成過程で、ソースドレイン活性
化、ゲート電極及びソースドレインのシリサイド後の形
状を図１（ａ）に示す。第１領域１０１はＮ型トランジ
スタを含み、第２領域１０２はＰ型トランジスタを含
み、第３領域１０３はＮ型トランジスタを含む。第１領
域１０１は半導体層１中に形成されたＰ型ウェル２を含
み、第２領域１０２は半導体層１中に形成されたＮ型ウ
ェル３を含み、第３領域１０３は半導体層１中に形成さ
れたＰ型ウェル４を含む。

【００２１】Ｎ型ウェル３は、リン、砒素、アンチモン
のようなＮ型ドーパントをドープした半導体層１の単結
晶シリコン材料である。Ｐ型ウェル２及び４は、ホウ素
またはインジウムのようなＰ型ドーパントをドープし
た、半導体層１の単結晶シリコン材料である。

【００２２】第１領域１０１、第２領域１０２及び第３
領域１０３は、素子分離領域５によって分離されてい
る。第１領域１０１及び第３領域１０３のソース及びド
レイン領域は、砒素、リン、アンチモンのようなＮ型ド
ーパントをドープした半導体層１の単結晶材料である。
第２領域１０２のソース及びドレイン領域は、ホウ素及
びインジウムなどのＰ型ドーパントをドープした半導体
層１の単結晶材料である。半導体層１上に成長したゲー
ト絶縁膜６上に加工された構造７は、第１領域１０１及
び第３領域１０３ではリン、砒素、アンチモンのような
Ｎ型ドーパントがドープされたポリ状シリコン結晶で、
第２領域１０２では、ホウ素、インジウムなどのＰ型ド
ーパントがドープされたポリ状シリコン結晶である。

【００２３】構造７の側面に形成された構造は、二酸化
珪素膜、もしくは窒化珪素膜、さらには、二酸化珪素膜
及び窒化珪素膜の積層からなる絶縁膜８により構成され
る。第１領域１０１、第２領域１０２及び第３領域１０
３の表面側に形成された構造９は、シリコンとコバルト
からなる混晶もしくはシリコンとチタンからなる混晶で
ある。ただし、構造９が無い場合でも本実施形態には問
題ない。

【００２４】次に、ＣＶＤ法により二酸化珪素膜１３を
堆積する（図１（ｂ））。その後、ＣＭＰにより構造９
が表面に露出するまで研磨する（図２（ａ））。このと
き、構造９が存在しない場合は、ポリシリコン膜７が露
出するまで研磨することは、容易に理解されよう。

【００２５】次に、第１領域１０１及び第２領域１０２
をレジスト１４で被覆し、第３領域１０３の構造９及び
ポリシリコン７をエッチングする（図２（ｂ））。エッ
チングは、ポリシリコン７の膜厚が２０〜１００ｎｍに
なるまで行う。

【００２６】次に、レジスト１４を剥離後、第１領域１
０１及び第２領域１０２のポリシリコン７の膜厚が２０
〜１００ｎｍになるまでエッチングする（図２
（ｃ））。このとき、第１領域１０１及び第２領域１０
２のポリシリコン７のエッチング中に、第３領域１０３
のゲート絶縁膜６は露出してしまうが、シリコンとゲー
ト絶縁膜材料の選択比の高いエッチングを用いれば、ゲ
ート絶縁膜６の膜減りは非常に小さくなることは理解さ
れよう。

【００２７】次に、メタル１５を堆積した後（図３
（ａ））、ＣＰＭにより二酸化珪素膜１３が表面に露出
し、且つ、第１領域１０１、第２領域１０２及び第３領
域１０３のメタル１５が分離するまで研磨する（図３
（ｂ））。

【００２８】次に、本発明の第２の実施形態について図
２、４を参照して説明する。第１の実施形態において
は、メタル１５は単層膜になっているが、２層膜もしく
はさらに多層膜としても良く、第２の実施形態はそれを
示すものである。

【００２９】製造工程は、第１の実施形態における図２
（ｃ）の工程に続いて、図４（ａ）に示すように、第３
領域１０３のメタルゲートの仕事関数を決めるメタル１
６を堆積後、低抵抗のメタル１５を堆積する。次に、Ｃ
ＭＰにより二酸化珪素膜１３が表面に露出し、且つ、第
１領域１０１、第２領域１０２及び第３領域１０３のメ
タル１５及び１６が互いに分離するまで研磨する。この
ような製造方法によれば、メタルの仕事関数と抵抗を選
択する自由度を増やすことが可能となる。

【００３０】次に、本発明の第３の実施形態について図
２、５、６を参照して説明する。第１の実施形態では、
本発明をＤＲＡＭの周辺回路およびセルトタンジスタに
同じゲート絶縁膜材料を用いた例を示したが、本実施形
態は、ゲート絶縁膜材料が異なるトランジスタを混載し
た例を示す。その構成図を図６（ｂ）に示す。本図にお
いて、第１領域１０１および第２領域１０２のゲート絶
縁膜６に対して、第３領域１０３のゲート絶縁膜１８は
材料が異なる。ゲート絶縁膜１８が、第１領域１０１お
よび第２領域１０２のゲート絶縁膜６に比べて誘電率の
高い材料を用いれば、ゲート絶縁膜６と同じ物理膜厚の
ゲート絶縁膜１８で、電流駆動能力が向上するという効
果が得られる。また、ゲート絶縁膜６とゲート絶縁膜１
８で同等な電流駆動能力になるようにした場合、ゲート
絶縁膜１８の物理膜厚が厚くなるため、ゲート絶縁膜１
８を使用した方がゲートリーク電流の低減効果が得られ
る。

【００３１】異なるゲート絶縁膜を持ったトランジスタ
は、図５、６に示す方法で製造する。本実施形態の製造
工程を説明するに当り、スタート工程は、第２の実施形
態と同様、図２（ｃ）となる。

【００３２】まず、第１の実施形態における図２（ｃ）
の工程に続いて、第３領域１０３のゲート絶縁膜６をエ
ッチング（図５（ａ））した後、絶縁膜１８を堆積する
（図５（ｂ））。そして、第３領域１０３のみレジスト
１９で被覆し、第１領域１０１および第２領域１０２の
絶縁膜１８をエッチングする（図５（ｃ））。レジスト
１９剥離後、メタル１５を堆積し（図６（ａ））、二酸
化珪素膜１３が表面に露出し、且つ、第１領域１０１、
第２領域１０２及び第３領域１０３のメタル１５が互い
に分離するまでメタル１５を研磨する（図６（ｂ））。

【００３３】本実施形態においても、第２の実施形態で
用いた金属膜と同様に、複数種の金属多層膜を用いた形
態を適用し得ることは容易に推測できる。

【００３４】

【発明の効果】本発明をＤＲＡＭ製造工程に適応すれば
下記の効果が得られる。ただし、但し本発明のうち、メ
タルゲート部位をセルトランジスタに、ポリシリコン・
メタルの積層ゲートを周辺回路に適応することとする。（１）セルトランジスタのゲート電極がメ
タルで構成されるため、ゲートの低抵抗化により、メモ
リ機能への読み書き速度が向上する。（２）セルトランジスタの閾値電圧に対し
て適当なメタルを選択することにより、セルトランジス
タのチャネルドーパント密度が低減され、電子の移動度
が増加するため、メモリ機能への読み書き速度が向上す
る。（３）セルトランジスタの閾値電圧に対し
て適当なメタルを選択することにより、セルトランジス
タのチャネルドーパント密度が低減され、基板効果が減
少するため、メモリ機能への読み書き速度が向上する。（４）セルトランジスタの閾値電圧に対し
て適当なメタルを選択することにより、セルトランジス
タのチャネルドーパント密度が低減され、基板効果が減
少するため、ポリシリコン・メタルゲートの場合と同等
なメモリ機能への読み書き速度実現するためのワード線
印可電圧は、ポリシリコン・メタルの積層ゲートの場合
に比べ低くなる。（５）上記、セルトランジスタ性能向上の
ための製造工程にも関わらず、周辺回路のゲート電極は
ポリシリコン・メタルゲート構造であるため、従来と同
様なチャネルドーパント分布が使用できる。（６）ＳＤアニール後にゲート電極形成するため、比較
的耐熱性が低い金属材料を使用できるため、ゲート電極
に用いる金属材料種の優柔性が向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体装置の製造方
法を製造工程順に示す断面図である。

【図２】図１に続く製造工程を示す断面図である。

【図３】図２に続く製造工程を示す断面図である。

【図４】本発明の第２の実施形態の半導体装置の製造方
法を製造工程順に示す断面図である。

【図５】本発明の第３の実施形態の半導体装置の製造方
法を製造工程順に示す断面図である。

【図６】図５に続く製造工程を示す断面図である。

【符号の説明】

１シリコン基板２Ｐ型ウェル３Ｎ型ウェル４Ｐ型ウェル５素子分離領域６、１８ゲート絶縁膜７ポリシリコン８絶縁膜９コバルトとシリコンの混晶もしくはチタンとシリ
コンの混晶領域１０Ｎ型ドーパントがドープされたシリコン単結晶
領域１１Ｐ型ドーパントがドープされたシリコン単結晶
領域１２Ｎ型ドーパントがドープされたシリコン単結晶
領域１３二酸化珪素膜１４、１９レジスト１５、１６メタル１０１第１領域１０２第２領域１０３第３領域

Claims

【特許請求の範囲】

【請求項１】半導体基板、前記半導体基板表面に形成
されたゲート絶縁膜、前記ゲート絶縁膜の上に形成され
たゲート電極とから構成される電界効果トランジスタに
おいて、前記電界効果トランジスタは、第１の電界効果
トランジスタ及び第２の電界効果トランジスタを含み、
前記第１の電界効果トランジスタの第１のゲート電極
が、半導体基板表面の第１のゲート絶縁膜に接する第１
の半導体及びその上の少なくとも１種類以上の金属材料
からなる第１の金属膜により構成され、前記第２の電界
効果トランジスタの第２のゲート電極が、半導体基板表
面の第２のゲート絶縁膜に接し、少なくとも１種類以上
の金属材料からなる第２の金属膜から構成されることを
特徴とする半導体装置。
【請求項２】前記第１のゲート絶縁膜及び前記第２の
ゲート絶縁膜は、同じゲート絶縁膜材料、或いは、それ
ぞれ異なるゲート絶縁膜材料からなる請求項１記載の半
導体装置。
【請求項３】半導体基板の上に絶縁膜を形成する工程
と、前記絶縁膜のうち、第１の電界効果トランジスタの
第１のゲート電極形成予定領域及び第２の電界効果トラ
ンジスタの第２のゲート電極形成予定領域に充填材料を
充填する工程と、前記第２のゲート電極形成予定領域に
充填された充填材料を選択的にその表面から一部除去し
て前記第２のゲート電極形成予定領域に充填された充填
材料を前記第１のゲート電極形成予定領域に充填された
充填材料よりも薄くする工程と、前記第１のゲート電極
形成予定領域に充填された充填材料及び前記第２のゲー
ト電極形成予定領域に残った充填材料を同時に選択的に
エッチングし、前記第２のゲート電極形成予定領域に残
った充填材料がなくなるまで除去して前記第２のゲート
電極形成予定領域の半導体基板表面のゲート絶縁膜を露
出させ、かつ、前記第１のゲート電極形成予定領域の充
填材料を一部残す工程と、前記第１のゲート電極形成予
定領域に残った充填材料の上及び前記第２のゲート電極
形成予定領域の半導体基板表面の第２のゲート絶縁膜の
上に金属膜を充填する工程とを有することを特徴とする
半導体装置の製造方法。
【請求項４】半導体基板の上に絶縁膜を形成する工程
と、前記絶縁膜のうち、第１の電界効果トランジスタの
第１のゲート電極形成予定領域及び第２の電界効果トラ
ンジスタの第２のゲート電極形成予定領域に充填材料を
充填する工程と、前記第２のゲート電極形成予定領域に
充填された充填材料を選択的にその表面から一部除去し
て前記第２のゲート電極形成予定領域に充填された充填
材料を前記第１のゲート電極形成予定領域に充填された
充填材料よりも薄くする工程と、前記第１のゲート電極
形成予定領域に充填された充填材料及び前記第２のゲー
ト電極形成予定領域に残った充填材料を同時に選択的に
エッチングし、前記第２のゲート電極形成予定領域に残
った充填材料及びその下のゲート絶縁膜がなくなるまで
除去して前記第２のゲート電極形成予定領域の半導体基
板表面を露出させ、かつ、前記第１のゲート電極形成予
定領域の充填材料を一部残す工程と、前記第２のゲート
電極形成予定領域の半導体基板表面に前記ゲート絶縁膜
とは異なる絶縁膜からなる別のゲート絶縁膜を選択的に
形成する工程と、前記第１のゲート電極形成予定領域に
残った充填材料の上及び前記第２のゲート電極形成予定
領域の前記別のゲート絶縁膜の上に金属膜を充填する工
程とを有することを特徴とする半導体装置の製造方法。
【請求項５】前記第１のゲート電極形成予定領域の充
填材料の下には、前記ゲート絶縁膜と同じゲート絶縁膜
が形成されている請求項３又は４記載の半導体装置の製
造方法。
【請求項６】前記金属膜を充填する工程が、前記絶縁
膜の上に少なくとも１種類以上の金属膜を堆積させた
後、前記金属膜を研磨することにより行われる請求項
３、４又は５記載の半導体装置の製造方法。