JP2006054292A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 サイドウォール構造を利用し、ゲート電極がシリサイド化されたスプリットゲート型メモリセルにおいて、選択ゲート電極12に隣接して、孤立した補助パターン22を配置する。両者の間隙にサイドウォールゲートのポリシリコンが充填され自己整合的に形成された配線部23に対してコンタクト21を取る。コンタクト21は補助パターン22および素子分離領域に重なっても良く、占有面積を考慮して設計最適化できる。選択ゲート電極12との距離をx、ONO膜の堆積厚さをt、ポリシリコン膜の堆積厚さをdとおけば、x<2×(t+d)となる距離xだけ離れて補助パターン22を配置すればよい。
【選択図】 図13
Description
形成したサイドウォール電極のうち、不要な片側のサイドウォール電極40と、ロジック部の両側のサイドウォール電極41をエッチングで除去して、さらにポリシリコンを除去した下層のONO膜と選択ゲート電極12の上面に形成されているONO膜を除去すると図7の状態になる。選択ゲート電極12の上面にあるONO膜を除去するのは、その後のメモリゲートを低抵抗化するためのシリサイド化を行なう際、同時に選択ゲート電極12の上面もシリサイド化し、選択ゲート電極12を低抵抗化するためである。
従来技術では、図7に示すように、選択ゲート電極12およびメモリゲート電極11を同一プロセスにおいてシリサイド化するために、選択ゲート電極12の上面のONO膜を除去する必要がある。しかし、図10で示すように、シリサイド化を行なった後、1層目の絶縁膜42を選択ゲート電極12およびメモリゲート電極11上に同一材料で直接形成するので、メモリゲート電極11にコンタクトを取るためのコンタクトホールを絶縁膜42に形成するときに、メモリゲート電極11の表面のみならず、選択ゲート電極12の表面を露出させてしまう可能性がある。
これは、メモリゲート電極の幅が約60nmとコンタクトホールの幅に比べて小さいサイドウォール電極であること、選択ゲート電極12とメモリゲート電極11とはONO膜18の膜厚20nmの距離しか離れていないこと、コンタクトホールを形成する工程でのホトリソグラフィの合わせ誤差が、メモリゲート電極11の幅と同程度の約60nmあること、に起因する。
このように、コンタクトホール形成のときに、1つのコンタクトホール内でメモリゲート電極11の表面および選択ゲート電極12の表面が露出していると、コンタクトの形成によってメモリゲート電極11と選択ゲート電極12とがショートしてしまい不揮発性メモリとして機能しなくなる。
この可能性を排除するため、図11に示すコンタクト専用のコンタクト領域20をホトリソグラフィにより形成する。コンタクト領域20は、専用のマスクを用いて、メモリゲート電極のエッチバックの際にコンタクト領域20のみをホトレジストによりカバーしてエッチバックされない部分を作ることで形成する。21はコンタクトである。図11の線分A-A´の断面図を図12に、また製造プロセスフローは、図4〜図10にメモリ部、ロジック部と共に併記してある。このように、コンタクト領域20を選択ゲート電極12から離れた位置に形成することができるので、上述したような、メモリゲート電極11用のコンタクト21が、選択ゲート電極12と接続されることが無く、メモリゲート電極11と選択ゲート電極12とがショートすることが防げる。なお、図11では、コンタクト領域20が選択ゲート電極12と重なっているが、図12の断面図から明らかなように、コンタクト領域20と選択ゲート電極12との間には、ONO膜が形成されていて、電気的に絶縁されているために、ショートすることは無い。
特許文献4の図1および図2には、スプリットゲート型の不揮発性メモリのマスク削減手法としてコンタクト形成補助パターンを用いる技術が開示されている。
また、従来技術では、コンタクト領域を設けるためのマスクの位置合わせと、コンタクトホール形成用のマスクの位置合わせとの少なくとも2回の位置合わせを必要としていたために、ホトリソグラフィの合わせ誤差を考慮したレイアウト設計を行なうと、隣接したワード線との間隔を短くし、メモリアレイを高集積化することが困難であった。
また、特許文献4には、スプリットゲート型の不揮発性メモリのマスク低減手法が開示されている。しかし、特許文献4は、サイドウォールゲート構造を有する浮遊ゲートにのみコンタクトを形成する技術であって、コントロールゲート表面および浮遊ゲート表面をシリサイド化するプロセスを適応すると、シリサイド化の後、コンタクト形成補助パターン表面を絶縁膜で覆い、コンタクト形成補助パターン表面に絶縁膜を選択的に形成するためのマスクが必要となり、マスク枚数を削減することが出来ない。
また、コントロールゲートの低抵抗化のためにコントロールゲートをポリサイドゲートとすると、コントロールゲートをシリサイド化する工程と、浮遊ゲートをシリサイド化する工程とが別工程となるので少なくとも2回のシリサイド化工程が必要となり工程が複雑化する。
また、特許文献4は、コンタクト形成補助パターンとコントロールゲートとの間の浮遊ゲートの一部分からなる充填部にコンタクトを形成する技術であって、特許文献4の図1では、コンタクトを形成するための位置合わせずれが生じた場合、コントロールゲートとのショートを引き起こす可能性がある。また、このショートの可能性を避けるために、特許文献4の図2のように、複数のコンタクト形成補助パターンを形成し充填部を形成すると、コンタクト形成補助パターンの領域面積が増大し、隣接するコントロールゲート間のピッチ幅を縮小することが困難となる。
第1の実施例を図1〜図3及び図16〜図30により説明する。メモリセルは図1に示したスプリットゲート構造のMONOS方式メモリセルで、アレー構成は図2に示す。読み出し、書き込み、消去の電圧条件は図3に示す。
従来の方法では、不純物をドープしたポリシリコン膜を堆積した後、レジストを塗布し、コンタクト形成部にポリシリコン膜を残すために、ホトリソグラフィ用の専用マスクを用いてレジストをパターンニングしてから異方性エッチングを行なっていたが、本実施例では選択ゲート電極形成用のマスクで補助パターンを形成できるのでコンタクト領域を形成するためのマスクを用いていない。
図23に示すように、メモリ部の選択トランジスタのゲート電極、メモリトランジスタのゲート電極、メモリセルのソース・ドレインとして機能する半導体領域の基板表面のシリサイド化を行い、シリサイド層27を形成する。シリサイド化は、ゲート電極および半導体領域の低抵抗化のために行い、例えば、スパッタ等を用いてコバルト等の金属を堆積し、熱処理を行なうことにより行なわれる。シリサイド化のための金属はコバルトに限らず、ニッケル等の金属でも構わない。この工程では、ロジック部のトランジスタのゲート電極およびソース・ドレインとして機能する半導体領域の基板表面のシリサイド化をも同時に行なう。シリサイド化の熱処理により、ゲート電極および基板と反応しなかった金属は、除去される。
なお、コンタクト21用のコンタクトホール形成の際、コンタクト61および52のコンタクトホールが形成され、同一工程によりそれらのコンタクトが形成される。この後に標準的な3〜6層程度のメタル配線形成プロセスを経るが、説明は省略する。
本願発明によれば、スプリットゲート構造を有する高速動作に適した不揮発性メモリの製造プロセスを簡略化することができる。
また、本願発明によれば、選択ゲート間のピッチ幅を縮小することができ、メモリアレイの高集積化を実現することができる。
実施例1の変形例として、サイドウォール電極を他のワード線と結線する実施例を説明する。実施例2のコンタクト領域の平面レイアウトを図32に示す。
図32に示すように、第1メモリアレイ領域E内の選択ゲート電極と第2メモリアレイ領域F内の選択ゲート電極が素子分離絶縁膜上で物理的に分離し、その間に補助パターン22が形成されている。それぞれのメモリゲート電極は、補助パターンの周囲に形成されたサイドウォール電極と接続し、そのサイドウォールゲート電極上にコンタクトを設けることにより、コンタクトから第1メモリアレイ領域内のメモリゲート電極および第2メモリアレイ領域内のメモリゲート電極とに給電することができる。このような構成にすることによって、補助パターンを隣接する選択ゲート間に設ける必要がなくなる。そのため、隣接する選択ゲート電極間のピッチ、すなわち、ワード線間を狭めることが可能になり、選択ゲート電極が延在する方向の垂直方向において、領域EおよびF内のメモリアレイを高集積化することが可能となる。
また、コンタクト領域を隣接するワード線間に設ける必要が無いので、ワード線間のピッチを狭めることができ、高集積化することが容易に可能となる。
実施例1および2の変形例として、サイドウォール電極を他のワード線と結線する実施例を説明する。実施例3のコンタクト領域の平面レイアウトを図38に示す。
図38に示すように、隣接する選択ゲート電極との間に補助パターンが形成されている。これまでは、実施例1と同様であるが、本実施例で特徴的なことは、1つの補助パターンによって、対向する隣接メモリゲート電極を接続していることである。すなわち、隣接するメモリゲート電極は、補助パターンの周囲に形成されたサイドウォール電極と接続し、そのサイドウォールゲート電極上にコンタクトを設けることにより、コンタクトからそれぞれのメモリゲート電極に給電することができる。このような構成にすることによって、隣接するメモリゲート電極間の距離を狭めることができる。そのため、隣接する選択ゲート電極間のピッチ、すなわち、ワード線間を狭めることが可能になり、選択ゲート電極が延在する方向の垂直方向において、領域EおよびF内のメモリアレイを高集積化することが可能となる。また、隣接するメモリゲート電極に対して、1つのコンタクトを形成することが可能なので、コンタクト数を減らすことができる。コンタクト数が減るので上層での配線が容易になる。
コンタクトの配置に関しては、実施例1と同様なのでここでは省略する。
また、実施例1では、一つのメモリゲート電極に対して、一つの補助パターンなので、向かい合うメモリゲート電極で給電したくない方のメモリゲート電極の選択ゲート電極と補助パターンは一定距離を離して形成する必要がある。しかし、本実施例ではその一定距離を離す必要がないのでワード線間のピッチを狭めることができ、高集積化することが容易に可能となる。
実施例4は補助パターンを複数設けた場合についての例である。本実施例では、実施例1に適用した場合について説明する。
実施例5はコンタクトにSAC(Self Aligned Contact)プロセスを適用する例である。メモリセルおよびアレー構成、コンタクト部平面レイアウトは実施例1と同一である。 図33〜図37にコンタクト形成段階のプロセスフローを示す。図33〜図37は図17のB−B´断面を示す。
Claims (40)
- 半導体装置の製造方法であって、
半導体基板上に、第1導電膜を堆積し、第1ゲート電極および補助パターンを形成する工程と、
前記第1ゲート電極、前記補助パターン、および、前記半導体基板上に、第1絶縁膜を形成する工程と、
前記第1絶縁膜上に、第2導電膜を堆積し、前記第2導電膜をエッチバックすることによって、前記第1ゲート電極の側面に前記第1絶縁膜を介して第1サイドウォール電極、および、前記補助パターンの側面に前記第1絶縁膜を介して第2サイドウォール電極をそれぞれ形成する工程と、
前記第1ゲート電極および前記補助パターン上に形成された前記第1絶縁膜を除去することによって、前記第1ゲート電極および前記補助パターンの上面を露出させる工程と、
前記第1ゲート電極の上面、前記補助パターンの上面、および、前記第1サイドウォール電極の表面をシリサイド化する工程と、
前記補助パターンおよび前記第2サイドウォール電極上に、第2絶縁膜を形成する工程と、
前記第2絶縁膜に少なくとも1つ以上のコンタクトホールを形成し、1つの前記コンタクトホールの形成で、前記補助パターンおよび前記サイドウォール電極を露出させる工程と、
前記コンタクトホールにコンタクトを形成する工程とを有し、
前記第1サイドウォール電極と前記第2サイドウォール電極とが接触していることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(e)工程では、前記基板表面もシリサイド化することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1絶縁膜は、複数の異なる材料によって構成された積層膜であることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1絶縁膜は、電荷蓄積膜を有することを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記補助パターンは、前記第1ゲート電極の側面から、前記第1絶縁膜の膜厚と前記第2導電膜の膜厚との和の2倍の距離よりも近い位置に配置されることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記補助パターンは、少なくとも第1補助パターンと第2補助パターンとを有し、前記第1補助パターンは、前記第1ゲート電極の側面から、前記第1絶縁膜の膜厚と前記第2導電膜の膜厚との和の2倍の距離よりも近い位置に配置され、前記第2補助パターンは、前記第1補助パターンの側面から、前記第1絶縁膜の膜厚と前記第2導電膜の膜厚との和の2倍の距離よりも近い位置に配置されることを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記第2補助パターンは、前記第1ゲート電極の側面から、前記第1絶縁膜の膜厚と前記第2導電膜の膜厚との和の2倍の距離よりも近い位置に配置されることを特徴とする半導体装置の製造方法。 - 半導体装置の製造方法であって、
半導体基板上に、第1導電膜を堆積し、第1ゲート電極および補助パターンを形成する工程と、
前記第1ゲート電極、前記補助パターン、および、前記半導体基板上に、第1絶縁膜を形成する工程と、
前記第1絶縁膜上に、第2導電膜を堆積し、前記第2導電膜をエッチバックすることによって、前記第1ゲート電極の側面に前記第1絶縁膜を介して第1サイドウォール電極、および、前記補助パターンの側面に前記第1絶縁膜を介して第2サイドウォール電極をそれぞれ形成する工程と、
前記第2サイドウォール電極および前記半導体基板上に、第2絶縁膜を形成する工程と、
前記第2絶縁膜に少なくとも1つ以上のコンタクトホールを形成し、1つの前記コンタクトホールの形成で、前記第2サイドウォール電極および前記半導体基板の一部を露出させる工程と、
前記コンタクトホールにコンタクトを形成する工程とを有し
前記第1サイドウォール電極と前記第2サイドウォール電極とが接触していることを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、
前記補助パターンは素子分離絶縁膜上に形成され、前記(e)工程の、前記半導体基板の一部は前記素子分離絶縁膜であることを特徴とする半導体装置の製造方法。 - 請求項9記載の半導体装置の製造方法において、前記(d)工程後、前記第2絶縁膜上に前記第2絶縁膜と異なる材料の第3絶縁膜を形成することを特徴とする半導体装置の製造方法。
- 半導体装置の製造方法であって、
半導体基板上に、第1導電膜を堆積し、第1ゲート電極、第2ゲート電極、および、補助パターンを形成する工程と、
前記第1ゲート電極、前記第2ゲート電極、前記補助パターン、および、前記半導体基板上に、第1絶縁膜を形成する工程と、
前記第1絶縁膜上に、第2導電膜を堆積し、前記第2導電膜をエッチバックすることによって、前記第1ゲート電極の側面に前記第1絶縁膜を介して第1サイドウォール電極、前記第2ゲート電極の側面に前記第1絶縁膜を介して第2サイドウォール電極、および、前記補助パターンの側面に前記第1絶縁膜を介して第3サイドウォール電極をそれぞれ形成する工程と、
前記第3サイドウォール電極上に、第2絶縁膜を形成する工程と、
前記第2絶縁膜にコンタクトホールを形成し、前記第3サイドウォール電極を露出させる工程と、
前記コンタクトホールにコンタクトを形成する工程とを有し、
前記第1サイドウォール電極と前記第3サイドウォール電極、前記第2サイドウォール電極と前記第3サイドウォール電極とがそれぞれ接触していることを特徴とする半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
さらに、前記(c)工程後、前記(d)工程前に、前記第1サイドウォール電極の表面、前記第2サイドウォール電極の表面、および、前記第3サイドウォール電極の表面をシリサイド化する(g)工程を有することを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(g)工程前に、前記第1ゲート電極および前記第2ゲート電極の上面に形成された前記第1絶縁膜を除去し、前記第1ゲート電極および前記第2ゲート電極の上面を露出する工程を有し、前記(g)工程で、前記第1ゲート電極および前記第2ゲート電極の上面もシリサイド化することを特徴とする半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記第1絶縁膜は積層膜であって、前記積層膜は、電荷蓄積膜を有することを特徴とする半導体装置の製造方法。 - 請求項15記載の半導体装置の製造方法において、
前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記補助パターンは、前記第1ゲート電極の側面および前記第2ゲート電極の側面から、前記第1絶縁膜の膜厚と前記第2導電膜の膜厚との和の2倍の距離よりも近い位置に配置されることを特徴とする半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記第1ゲート電極は第1メモリアレイ内、前記第2ゲート電極は第2メモリアレイ内に形成されることを特徴とする半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記第1ゲート電極と前記第2ゲート電極は同じメモリアレイ内に形成され、隣接していることを特徴とする半導体装置の製造方法。 - 請求項12記載の半導体装置の製造方法において、
前記補助パターンは、少なくとも第1補助パターンと第2補助パターンとを有し、前記第1補助パターンは、前記第2補助パターンの側面から、前記第1絶縁膜の膜厚と前記第2導電膜の膜厚との和の2倍の距離よりも近い位置に配置されることを特徴とする半導体装置の製造方法。 - 半導体基板上に形成された第1ゲート電極と、
前記第1ゲート電極に隣接する第1サイドウォール電極と、
前記半導体基板上に形成された補助パターンと、
前記補助パターンに隣接する第2サイドウォール電極とを有し、
前記第1ゲート電極の上面および前記第1サイドウォール電極の表面にシリサイド層を有し、
前記第1サイドウォール電極と前記第2サイドウォール電極が接続され、
前記第2サイドウォール電極および前記補助パターンに共通のコンタクトが接続されていることを特徴とする半導体装置。 - 請求項21記載の半導体装置において、
前記第1ゲート電極および前記第1サイドウォール電極とを挟むように形成された一対の半導体領域を有し、前記半導体領域表面にシリサイド層を有することを特徴とする半導体装置。 - 請求項21記載の半導体装置において、
前記第1サイドウォール電極と前記半導体基板との間に電荷蓄積膜を有することを特徴とする半導体装置。 - 請求項23記載の半導体装置において、
前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置。 - 請求項21記載の半導体装置において、
前記補助パターンは、前記第1ゲート電極の側面から、前記第1ゲート電極と前記第1サイドウォール電極との間に形成された絶縁膜の膜厚と、前記第1サイドウォール電極のゲート長との和の2倍よりも近い位置に配置されていることを特徴とする半導体装置。 - 請求項21記載の半導体装置において、
前記補助パターンは、少なくとも第1補助パターンと第2補助パターンとを有し、前記第1補助パターンは、前記第1ゲート電極の側面から、前記第1ゲート電極と前記第1サイドウォール電極との間に形成された絶縁膜の膜厚と、前記第1サイドウォール電極のゲート長との和の2倍よりも近い位置に配置され、前記第2補助パターンは、前記第1補助パターンの側面から、前記第1ゲート電極と前記第1サイドウォール電極との間に形成された絶縁膜の膜厚と、前記第1サイドウォール電極のゲート長との和の2倍よりも近い位置に配置されていることを特徴とする半導体装置。 - 請求項26記載の半導体装置において、
前記第2補助電極は、前記第1ゲート電極の側面から、前記第1サイドウォール電極と前記第1サイドウォール電極との間に形成された絶縁膜の膜厚と、前記第2ゲート電極のゲート長との和の2倍よりも近い位置に配置されていることを特徴とする半導体装置。 - 半導体基板上に形成された第1ゲート電極と、
前記第1ゲート電極に隣接する第1サイドウォール電極と、
前記半導体基板上に形成された補助パターンと、
前記補助パターンに隣接する第2サイドウォール電極とを有し、
前記第1サイドウォール電極と前記第2サイドウォール電極が接続され、
前記第2サイドウォール電極にコンタクトが接続され、
前記コンタクトは前記半導体基板に形成された素子分離絶縁膜と接触していることを特徴とする半導体装置。 - 請求項28記載の半導体装置において、
前記補助パターンは、平面レイアウトで前記第1ゲート電極が延在する方向に対して垂直な第1の辺を有し、前記コンタクトは、前記第1の辺上に形成されていることを特徴とする半導体装置。 - 請求項28記載の半導体装置において、
前記補助パターンは、平面レイアウトで前記第1ゲート電極が延在する方向に対して同じ方向に延びる一対の第2の辺を有し、前記コンタクトは、前記第2の辺の前記第1ゲート電極から遠い方の辺側に形成された前記第2サイドウォール電極と前記第2の辺の前記第1ゲート電極から近い方の辺側に形成された前記第2のサイドウォール電極との間に形成されていることを特徴とする半導体装置。 - 半導体基板上に形成された第1ゲート電極と、
前記第1ゲート電極に隣接する第1サイドウォール電極と、
前記半導体基板上に形成された第2ゲート電極と、
前記第2ゲート電極に隣接する第2サイドウォール電極と、
前記半導体基板上に形成された補助パターンと、
前記補助パターンに隣接する第3サイドウォール電極とを有し、
前記第1サイドウォール電極および前記第2サイドウォール電極は、それぞれ前記第3サイドウォール電極と接続され、
前記第3サイドウォール電極にコンタクトが接続されていることを特徴とする半導体装置。 - 請求項31記載の半導体装置において、
前記第1ゲート電極の上面および前記第2ゲート電極の上面にシリサイド層が形成されていることを特徴とする半導体装置。 - 請求項32記載の半導体装置において、
前記第1サイドウォール電極の表面、前記第2サイドウォール電極の表面、および、前記第3サイドウォール電極の表面にシリサイド層が形成されていることを特徴とする半導体層装置。 - 請求項31記載の半導体装置において、
前記第1サイドウォール電極および前記第2サイドウォール電極と前記半導体基板との間に、それぞれ電荷蓄積膜を有することを特徴とする半導体層装置。 - 請求項34記載の半導体装置において、
前記電荷蓄積膜は窒化シリコン膜であることを特徴とする半導体装置。 - 請求項31記載の半導体装置において、
前記補助パターンは、前記第1ゲート電極の側面から、前記第1ゲート電極と前記第1サイドウォール電極との間に形成された絶縁膜の膜厚と、前記第1サイドウォール電極のゲート長との和の2倍よりも近い位置に配置されていることを特徴とする半導体装置。 - 請求項31記載の半導体装置において、
前記第1ゲート電極は第1メモリアレイ内、前記第2ゲート電極は第2メモリアレイ内に形成されていることを特徴とする半導体装置。 - 請求項31記載の半導体装置において、
前記第1ゲート電極と前記第2ゲート電極は同じメモリアレイ内に形成され、隣接していることを特徴とする半導体装置。 - 請求項31記載の半導体装置において、
前記半導体基板に複数のメモリセルを有し、前記第1ゲート電極は第1方向に延在し、前記第2ゲート電極、前記第1サイドウォール電極、および、前記第2サイドウォール電極は前記第1方向に延在していることを特徴とする半導体装置。 - 請求項39記載の半導体装置において、
前記メモリセル内の前記半導体基板内に前記第1ゲート電極および前記第1サイドウォール電極を挟むようにして一対の半導体領域を有し、一対の前記半導体領域の前記第1サイドウォール電極側の半導体領域は前記第1方向に延在していることを特徴とする半導体装置。
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