JP2014229844A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、半導体基板上に互いに離れて形成された電極16およびダミー電極DEと、電極16とダミー電極DEとの間、電極16の周側面、および、ダミー電極DEの周側面に形成された電極23と、電極16と電極23との間に形成された容量絶縁膜27とを有する。電極16と電極23と容量絶縁膜27とにより容量素子が形成されている。また、この半導体装置は、層間絶縁膜34を貫通して電極16と電気的に接続されたプラグPG1と、層間絶縁膜34を貫通して、電極23のうちダミー電極DEの電極16側と反対側の側面に形成された部分と電気的に接続されたプラグPG2とを有する。
【選択図】図3
Description
<半導体装置の構成>
図1は、実施の形態1の半導体装置としての半導体チップを示す平面図である。図1は、例えば、マイコンを形成した半導体装置としての半導体チップCHPに形成されたそれぞれの素子のレイアウト構成を示している。
図2は、実施の形態1における容量素子を示す平面図であり、図3は、実施の形態1における容量素子を示す断面図である。図3は、図2のA−A線に沿った断面図である。
図4は、実施の形態1の第1変形例における容量素子を示す平面図であり、図5は、実施の形態1の第1変形例における容量素子を示す断面図である。図5は、図4のA−A線に沿った断面図である。
図7は、実施の形態1の第2変形例における容量素子を示す平面図であり、図8および図9は、実施の形態1の第2変形例における容量素子を示す断面図である。図8は、図7のA−A線に沿った断面図であり、図9は、図7のB−B線に沿った断面図である。
図10は、実施の形態1の第3変形例における容量素子を示す平面図であり、図11は、実施の形態1の第3変形例における容量素子を示す断面図である。図11は、図10のA−A線に沿った断面図である。
次に、半導体チップCHP(図1参照)に形成されるフラッシュメモリ4(図1参照)のメモリセルと、アナログ回路3(図1参照)やフラッシュメモリ4の駆動回路に使用される容量素子とを図示しながら説明する。
次に、本実施の形態1の半導体装置の製造方法について説明する。
比較例1および比較例2の半導体装置を、図面を参照して説明する。図32は、比較例1の半導体装置を示す断面図である。図33は、比較例2の半導体装置を示す断面図である。図32および図33は、フラッシュメモリのメモリセルの構造と、アナログ回路などに形成されている容量素子の構造を示す断面図である。
一方、本実施の形態1では、コンタクトホールCH2は、層間絶縁膜34を貫通して、電極23のうちダミー電極DEの電極16側と反対側の側面に形成された部分に達する。また、本実施の形態1では、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2は、層間絶縁膜34を貫通して、電極23のうちダミー電極DEの電極16側と反対側の側面に形成された部分と電気的に直接接続されている。電極23のうちダミー電極DEの電極16側と反対側の部分では、ダミー電極DEを芯部としたサイドウォールとしての電極23が形成されている。このような構成により、プラグPG2を、電極23のいずれの部分とも、電極23の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜33を介して電気的に接続することができる。そのため、プラグPG2を、電極23のいずれの部分とも電気的に低抵抗で接続することができる。
実施の形態1ではダミー電極DEを形成し、プラグPG2が電極23のうちダミー電極DEの側面に形成された部分と電気的に接続される例(図3参照)を示した。一方、実施の形態2では、ダミー電極DEを形成せず、電極16に開口部OP2を形成し、プラグPG2が電極16に形成された開口部OP2の内部に形成された電極23と電気的に接続される例(後述する図35参照)について説明する。
図36は、実施の形態2の第1変形例における容量素子を示す平面図であり、図37は、実施の形態2の第1変形例における容量素子を示す断面図である。図37は、図36のA−A線に沿った断面図である。
WT1≦2×TH1 式(1)
とする。このとき、図39に示すように、開口部OP2の内部を導電膜CF2により埋め込むことができる。このように開口部OP2の内部が導電膜CF2により埋め込まれる場合には、平面視において、開口部OP2と重なる領域で、層間絶縁膜34を貫通して電極23に達するコンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2は、平面視において、開口部OP2と重なる領域で、電極23と電気的に接続される。これにより、コンタクトホールCH2が層間絶縁膜34を貫通し、電極23をオーバーエッチングした場合でも、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2により、電極16と電極23とが短絡されることを防止することができるので、半導体装置の性能を向上させることができる。
2×TH1<WT1≦2×(TH1+TH2) 式(2)
とする。このとき、図40に示すように、導電膜CF2は、開口部OP2の側面および底面に形成されており、サイドウォール29dを構成する絶縁膜は、開口部OP2の内部で導電膜CF2上に形成されているため、開口部OP2の内部を、導電膜CF2を介してサイドウォール29dにより埋め込むことができる。開口部OP2の内部が導電膜CF2を介してサイドウォール29dにより埋め込まれる場合でも、平面視において、開口部OP2と重なる領域で、層間絶縁膜34を貫通して電極23に達するコンタクトホールCH2に埋め込まれたプラグPG2は、平面視において、開口部OP2と重なる領域で、電極23と電気的に接続される。これにより、コンタクトホールCH2が層間絶縁膜34を貫通し、電極23をオーバーエッチングした場合でも、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2により、電極16と電極23とが短絡されることを防止することができるので、半導体装置の性能を向上させることができる。
図41は、実施の形態2の第2変形例における容量素子を示す平面図であり、図42は、実施の形態2の第2変形例における容量素子を示す断面図である。図42は、図41のA−A線に沿った断面図である。
本実施の形態2の半導体装置の製造方法については、実施の形態1において、図14〜図16、図20〜図22、図25〜図31、および、図12を用いて説明した工程と同様の工程を行うことができる。
本実施の形態2では、電極16を貫通する開口部OP2の内部に電極23が形成されている。そして、本実施の形態2では、実施の形態1と同様に、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2は、層間絶縁膜34を貫通して、開口部OP2の内部に形成された電極23と電気的に直接接続されている。開口部OP2の内部に形成された電極23の表面には、金属シリサイド膜33が形成されている。このような構成により、プラグPG2を、開口部OP2の内部に形成された電極23のいずれの部分とも、電極23の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜33を介して電気的に接続することができる。そのため、プラグPG2を、開口部OP2の内部に形成された電極23のいずれの部分とも電気的に低抵抗で接続することができる。
実施の形態1ではダミー電極DEを形成し、プラグPG2が電極23のうちダミー電極DEの側面に形成された部分と電気的に接続される例(図3参照)を示した。一方、実施の形態3では、ダミー電極DEを形成せず、プラグPG3が電極23のうち隣り合う線部LP1の間に位置する部分と電気的に接続される例(後述する図43参照)について説明する。
図44は、実施の形態3の第1変形例における容量素子を示す平面図である。なお、図44のA−A線に沿った断面図は、図5を用いて説明した実施の形態1の第1変形例における容量素子の断面図と同一である。
図45は、実施の形態3の第2変形例における容量素子を示す平面図であり、図46は、実施の形態3の第2変形例における容量素子を示す断面図である。図46は、図45のA−A線に沿った断面図である。
本実施の形態3の半導体装置の製造方法については、実施の形態1において、図14〜図16、図20〜図22、図25〜図31、および、図12を用いて説明した工程と同様の工程を行うことができる。
本実施の形態3では、実施の形態1と同様に、コンタクトホールCH3に埋め込まれた導電膜からなるプラグPG3は、層間絶縁膜34を貫通して、電極23のうち隣り合う線部LP1の間に位置する部分と電気的に直接接続されている。電極23のうち隣り合う線部LP1の間に位置する部分には、金属シリサイド膜33が形成されている。このような構成により、プラグPG3を、電極23のいずれの部分とも、電極23の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜33を介して電気的に接続することができる。そのため、プラグPG3を、電極23のいずれの部分とも電気的に低抵抗で接続することができる。
実施の形態1では、素子分離領域上に1つの容量素子を形成する例を示したが、実施の形態4では、導電性の半導体基板上に複数の容量素子を形成する構成について説明する。
(a)半導体基板上に、第1導電膜を形成する工程、
(b)前記第1導電膜をパターニングし、前記第1導電膜からなる第1電極を形成し、前記第1導電膜からなる第1ダミー電極を前記第1電極と離れて形成する工程、
(c)前記第1電極の表面および前記第1ダミー電極の表面を含めて前記第1半導体基板上に、第1絶縁膜を形成する工程、
(d)前記第1絶縁膜上に、第2導電膜を形成する工程、
(e)前記第2導電膜をエッチバックすることで、前記第1電極と前記第1ダミー電極との間、前記第1電極の周側面、および、前記第1ダミー電極の周側面に、前記第1絶縁膜を介して前記第2導電膜を残して第2電極を形成する工程、
(f)前記第2電極に覆われていない部分の前記第1絶縁膜を除去し、前記第1電極と前記第2電極との間の前記第1絶縁膜からなる第1容量絶縁膜を形成する工程、
(g)前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように層間絶縁膜を形成する工程、
(h)前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、前記層間絶縁膜を貫通して、前記第2電極のうち前記第1ダミー電極の前記第1電極側と反対側の側面に形成された第1部分に達する第2接続孔とを形成する工程、
(i)前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極を形成し、前記第2接続孔に埋め込まれた前記第3導電膜からなり、前記第2電極のうち前記第1部分と電気的に接続された第2接続電極を形成する工程、
を有し、
前記(f)工程では、前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成される、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
前記(e)工程では、前記第2導電膜をパターニングおよびエッチバックすることで、前記第1電極と前記第1ダミー電極との間、前記第1電極の周側面、前記第1ダミー電極の周側面、および、前記第1電極の上面の一部の領域に、前記第1絶縁膜を介して前記第2導電膜を残して前記第2電極を形成する、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
(j)前記(f)工程の後、前記(g)工程の前に、前記第1導電膜の表面に第1金属シリサイド膜を形成し、前記第2導電膜の表面に第2金属シリサイド膜を形成する工程、
を有し、
前記(i)工程では、前記第1金属シリサイド膜と接触した前記第1接続電極を形成し、前記第2金属シリサイド膜と接触した前記第2接続電極を形成する、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
(k)前記(a)工程の前、前記半導体基板の第1主面側の第1領域、および、前記半導体基板の前記第1主面側の第2領域で、前記半導体基板の前記第1主面に、第2絶縁膜を形成する工程、
を有し、
前記(a)工程では、前記第1領域および前記第2領域で、前記第2絶縁膜上に、前記第1導電膜を形成し、
前記(b)工程では、前記第1領域および前記第2領域で、前記第1導電膜および前記第2絶縁膜をパターニングし、前記第1領域で、前記第1電極および前記第1ダミー電極を形成し、前記第2領域で、前記第1導電膜からなる第1ゲート電極、および、前記第1ゲート電極と前記半導体基板との間の前記第2絶縁膜からなる第1ゲート絶縁膜を形成し、
前記(c)工程では、前記第1領域および前記第2領域で、前記第1電極の表面、前記第1ダミー電極の表面および前記第1ゲート電極の表面を含めて前記第1半導体基板上に、前記第1絶縁膜を形成し、
前記(d)工程では、前記第1領域および前記第2領域で、前記第1絶縁膜上に、前記第2導電膜を形成し、
前記(e)工程では、前記第1領域および前記第2領域で前記第2導電膜をエッチバックすることで、前記第1領域で、前記第2電極を形成し、前記第2領域で、前記第1ゲート電極の側面に前記第1絶縁膜を介して前記第2導電膜を残して第2ゲート電極を形成し、
前記(f)工程では、前記第1領域および前記第2領域で、前記第2電極および前記第2ゲート電極のいずれにも覆われていない部分の前記第1絶縁膜を除去し、前記第1領域で、前記第1容量絶縁膜を形成し、前記第2領域で、前記第1ゲート電極と前記第2ゲート電極との間の前記第1絶縁膜、および、前記第2ゲート電極と前記半導体基板との間の前記第1絶縁膜からなる第2ゲート絶縁膜を形成し、
(l)前記(f)工程の後、前記(g)工程の前に、前記第2領域で、前記第1ゲート電極および前記第2ゲート電極に整合してソース領域およびドレイン領域を前記半導体基板に形成する工程、
を有し、
前記(g)工程では、前記第1領域および前記第2領域で、前記第1電極、前記第2電極、前記第1容量絶縁膜、前記第1ゲート電極、前記第2ゲート電極、前記第2ゲート絶縁膜、前記ソース領域および前記ドレイン領域を覆うように前記層間絶縁膜を形成し、
前記(h)工程では、前記第1領域で、前記第1接続孔と前記第2接続孔とを形成し、前記第2領域で、前記層間絶縁膜を貫通して前記ソース領域に達する第3接続孔と、前記層間絶縁膜を貫通して前記ドレイン領域に達する第4接続孔とを形成し、
前記(i)工程では、前記第1領域で、前記第1接続電極と前記第2接続電極とを形成し、前記第2領域で、前記第3接続孔に埋め込まれた前記第3導電膜からなり、前記ソース領域と電気的に接続された第3接続電極を形成し、前記第4接続孔に埋め込まれた前記第3導電膜からなり、前記ドレイン領域と電気的に接続された第4接続電極を形成し、
前記(l)工程では、前記第1ゲート絶縁膜と前記第1ゲート電極と前記第2ゲート電極と前記第2ゲート絶縁膜とによりメモリセルが形成される、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
(m)前記(a)工程の前に、前記半導体基板に素子分離領域を形成する工程、
を有し、
前記(a)工程では、前記素子分離領域上に、前記第1導電膜を形成する、半導体装置の製造方法。
(a)半導体基板上に、第1導電膜を形成する工程、
(b)前記第1導電膜をパターニングし、前記第1導電膜からなる第1電極と、前記第1電極を貫通する第1開口部とを形成する工程、
(c)前記第1開口部の内部および前記第1電極の表面を含めて前記第1半導体基板上に、第1絶縁膜を形成する工程、
(d)前記第1絶縁膜上に、第2導電膜を形成する工程、
(e)前記第2導電膜をエッチバックすることで、前記第1開口部の内部、および、前記第1電極の周側面に、前記第1絶縁膜を介して前記第2導電膜を残して第2電極を形成する工程、
(f)前記第2電極に覆われていない部分の前記第1絶縁膜を除去し、前記第1電極と前記第2電極との間の前記第1絶縁膜からなる第1容量絶縁膜を形成する工程、
(g)前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように層間絶縁膜を形成する工程、
(h)前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、前記層間絶縁膜を貫通して前記第2電極に達する第2接続孔とを形成する工程、
(i)前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極を形成し、前記第2接続孔に埋め込まれた前記第3導電膜からなり、前記第2電極と電気的に接続された第2接続電極を形成する工程、
を有し、
前記(f)工程では、前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成される、半導体装置の製造方法。
(a)半導体基板上に、第1導電膜を形成する工程、
(b)前記第1導電膜をパターニングし、前記第1導電膜からなる第1電極を形成する工程、
(c)前記第1電極の表面を含めて前記第1半導体基板上に、第1絶縁膜を形成する工程、
(d)前記第1絶縁膜上に、第2導電膜を形成する工程、
(e)前記第2導電膜をエッチバックすることで、前記第1電極の周側面に、前記第1絶縁膜を介して前記第2導電膜を残して第2電極を形成する工程、
(f)前記第2電極に覆われていない部分の前記第1絶縁膜を除去し、前記第1電極と前記第2電極との間の前記第1絶縁膜からなる第1容量絶縁膜を形成する工程、
(g)前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように層間絶縁膜を形成する工程、
(h)前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、前記層間絶縁膜を貫通して前記第2電極に達する第2接続孔とを形成する工程、
(i)前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極を形成し、前記第2接続孔に埋め込まれた前記第3導電膜からなり、前記第2電極と電気的に接続された第2接続電極を形成する工程、
を有し、
前記(f)工程では、前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成され、
前記(b)工程では、平面視において、第1方向にそれぞれ延在し、かつ、前記第1方向と交差する第2方向に配列された複数の第1線部を含む前記第1電極を前記第1導電膜により形成する、半導体装置の製造方法。
半導体基板と、
前記半導体基板上に形成された第1導電膜からなる第1電極と、
前記半導体基板上に前記第1電極と離れて形成され、前記第1導電膜と同層の第2導電膜からなる第1ダミー電極と、
前記第1電極と前記第1ダミー電極との間、前記第1電極の周側面、および、前記第1ダミー電極の周側面に形成された第3導電膜からなる第2電極と、
前記第1電極と前記第2電極との間に形成された第1絶縁膜からなる第1容量絶縁膜と、
前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、
前記層間絶縁膜を貫通して、前記第2電極のうち前記第1ダミー電極の前記第1電極側と反対側の側面に形成された第1部分に達する第2接続孔と、
前記第1接続孔に埋め込まれた第4導電膜からなり、前記第1電極と電気的に接続された第1接続電極と、
前記第2接続孔に埋め込まれた第5導電膜からなり、前記第2電極のうち前記第1部分と電気的に接続された第2接続電極と、
を有し、
前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成されており、
前記第1電極は、
平面視において、第1方向にそれぞれ延在し、かつ、前記第1方向と交差する第2方向に配列された複数の第1線部と、
隣り合う前記第1線部の底部同士を接続する接続部と、
を含み、
前記第1ダミー電極は、平面視において、前記第2方向に延在し、かつ、前記複数の第1線部の前記第1方向の一方の側に配置されている、半導体装置。
半導体基板と、
前記半導体基板上に形成された第1導電膜からなる第1電極と、
前記第1電極に形成された第1開口部と、
前記第1開口部の内部、および、前記第1電極の周側面に形成された第2導電膜からなる第2電極と、
前記第1電極と前記第2電極との間に形成された第1絶縁膜からなる第1容量絶縁膜と、
前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、
前記層間絶縁膜を貫通して、前記第2電極のうち前記第1開口部の内部に形成された第1部分に達する第2接続孔と、
前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極と、
前記第2接続孔に埋め込まれた第4導電膜からなり、前記第2電極のうち前記第1部分と電気的に接続された第2接続電極と、
を有し、
前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成されている、半導体装置。
半導体基板と、
前記半導体基板上に形成された第1導電膜からなる第1電極と、
前記第1電極の周側面に形成された第2導電膜からなる第2電極と、
前記第1電極と前記第2電極との間に形成された第1容量絶縁膜と、
前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、
前記層間絶縁膜を貫通して前記第2電極に達する第2接続孔と、
前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極と、
前記第2接続孔に埋め込まれた第4導電膜からなり、前記第2電極と電気的に接続された第2接続電極と、
を有し、
前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成されており、
前記第1電極は、
平面視において、第1方向にそれぞれ延在し、かつ、前記第1方向と交差する第2方向に配列された複数の第1線部と、
隣り合う前記第1線部の底部同士を接続する接続部と、
を含む、半導体装置。
2 RAM
3 アナログ回路
4 フラッシュメモリ
10 半導体基板
10a 表面
11 素子分離領域
12 p型ウェル
13 ゲート絶縁膜
14 容量絶縁膜
15 コントロールゲート電極
16、23 電極
17、19 酸化シリコン膜
18 窒化シリコン膜
22a、22b サイドウォール
25 電荷蓄積膜
26 メモリゲート電極
27 容量絶縁膜
27a 絶縁膜
28 低濃度不純物拡散領域
29a〜29d サイドウォール
30 高濃度不純物拡散領域
33 金属シリサイド膜
34 層間絶縁膜
AR1 メモリセル領域
AR2 容量素子形成領域
CF1、CF2 導電膜
CH1〜CH4 コンタクトホール
CHP 半導体チップ
CN1 接続部
CP1 キャップ絶縁膜
DE ダミー電極
DST1〜DST3 距離
HL1〜HL4 配線
IF1〜IF3 絶縁膜
LP1、LP2 線部
OP1、OP2 開口部
PD パッド
PG1〜PG4 プラグ
PR1、PR2 レジスト膜
TH1、TH2 厚さ
WT1 開口幅
Claims (20)
- 半導体基板と、
前記半導体基板上に形成された第1導電膜からなる第1電極と、
前記半導体基板上に前記第1電極と離れて形成され、前記第1導電膜と同層の第2導電膜からなる第1ダミー電極と、
前記第1電極と前記第1ダミー電極との間、前記第1電極の周側面、および、前記第1ダミー電極の周側面に形成された第3導電膜からなる第2電極と、
前記第1電極と前記第2電極との間に形成された第1絶縁膜からなる第1容量絶縁膜と、
前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、
前記層間絶縁膜を貫通して、前記第2電極のうち前記第1ダミー電極の前記第1電極側と反対側の側面に形成された第1部分に達する第2接続孔と、
前記第1接続孔に埋め込まれた第4導電膜からなり、前記第1電極と電気的に接続された第1接続電極と、
前記第2接続孔に埋め込まれた第5導電膜からなり、前記第2電極のうち前記第1部分と電気的に接続された第2接続電極と、
を有し、
前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第1電極は、平面視において、第1方向にそれぞれ延在し、かつ、前記第1方向と交差する第2方向に配列された複数の第1線部を含み、
前記第1ダミー電極は、平面視において、前記第2方向に延在し、かつ、前記複数の第1線部の前記第1方向の一方の側に配置されている、半導体装置。 - 請求項2記載の半導体装置において、
前記第1電極は、平面視において、前記第2方向に延在し、かつ、前記複数の第1線部の各々の前記一方の側と反対側の端部と接続された第2線部を含み、
前記第1接続孔は、前記層間絶縁膜を貫通して前記第2線部に達し、
前記第1接続電極は、前記第2線部と電気的に接続されている、半導体装置。 - 請求項2記載の半導体装置において、
前記第2電極は、隣り合う前記第1線部の間に形成されており、
前記第1接続孔は、前記層間絶縁膜を貫通して前記第1線部に達し、
前記第1接続電極は、前記第1線部と電気的に接続されており、
前記層間絶縁膜を貫通して、前記第2電極のうち隣り合う前記第1線部の間に位置する第2部分に達する第3接続孔と、
前記第3接続孔に埋め込まれた第6導電膜からなり、前記第2電極のうち前記第2部分と電気的に接続された第3接続電極と、
を有する、半導体装置。 - 請求項1記載の半導体装置において、
前記第2電極は、前記第1電極と前記第1ダミー電極との間、前記第1電極の周側面、前記第1ダミー電極の周側面、および、前記第1電極の上面の一部の領域に形成された前記第3導電膜からなり、
前記第1接続孔は、前記層間絶縁膜を貫通して、前記第1電極の上面のうち前記第2電極が形成されていない領域に達する、半導体装置。 - 請求項3記載の半導体装置において、
前記第1線部の上面に形成されたキャップ絶縁膜を有する、半導体装置。 - 請求項1記載の半導体装置において、
前記第1電極は、前記第1導電膜と、前記第1導電膜の表面に形成された第1金属シリサイド膜とからなり、
前記第2電極は、前記第3導電膜と、前記第3導電膜の表面に形成された第2金属シリサイド膜とからなり、
前記第1接続電極は、前記第1金属シリサイド膜と接触しており、
前記第2接続電極は、前記第2金属シリサイド膜と接触している、半導体装置。 - 請求項1記載の半導体装置において、
前記第1電極は、前記半導体基板の第1主面側の第1領域で、前記半導体基板の前記第1主面上に形成されており、
前記半導体基板の前記第1主面側の第2領域で、前記半導体基板の前記第1主面に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成され、前記第1導電膜と同層の第7導電膜からなる第1ゲート電極と、
前記第1ゲート電極の一方の側面に形成され、前記第3導電膜と同層の第8導電膜からなる第2ゲート電極と、
前記第1ゲート電極と前記第2ゲート電極との間、および、前記第2ゲート電極と前記半導体基板との間に形成され、前記第1絶縁膜と同層の第2絶縁膜からなる第2ゲート絶縁膜と、
前記第1ゲート電極および前記第2ゲート電極に整合して前記半導体基板に形成されたソース領域およびドレイン領域と、
を有し、
前記第1ゲート絶縁膜と前記第1ゲート電極と前記第2ゲート電極と前記第2ゲート絶縁膜とによりメモリセルが形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板に形成された素子分離領域を有し、
前記第1電極は、前記素子分離領域上に形成された前記第1導電膜からなる、半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板を電極とする第3電極と、
前記第3電極上に形成された第2容量絶縁膜と、
を有し、
前記第1電極は、前記第2容量絶縁膜上に形成された前記第1導電膜からなり、
前記第3電極と前記第1電極と前記第2容量絶縁膜とにより第2容量素子が形成されている、半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第1導電膜からなる第1電極と、
前記第1電極を貫通する第1開口部と、
前記第1開口部の内部、および、前記第1電極の周側面に形成された第2導電膜からなる第2電極と、
前記第1電極と前記第2電極との間に形成された第1絶縁膜からなる第1容量絶縁膜と、
前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、
前記層間絶縁膜を貫通して、前記第2電極のうち前記第1開口部の内部に形成された第1部分に達する第2接続孔と、
前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極と、
前記第2接続孔に埋め込まれた第4導電膜からなり、前記第2電極のうち前記第1部分と電気的に接続された第2接続電極と、
を有し、
前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成されている、半導体装置。 - 請求項11記載の半導体装置において、
前記第2電極は、前記第1開口部の内部、および、前記第1電極の上面の一部の領域に形成された前記第2導電膜からなり、
前記第2接続孔は、平面視において、前記第1開口部と重なる領域で、前記層間絶縁膜を貫通して前記第2電極に達する、半導体装置。 - 請求項12記載の半導体装置において、
平面視において、前記第1開口部は、第1方向に延在し、
前記第1開口部の内部は、前記第2導電膜により埋め込まれている、半導体装置。 - 請求項12記載の半導体装置において、
平面視において、前記第1開口部は、第1方向に延在し、
前記第2導電膜は、前記第1開口部の側面および底面に形成されており、
前記第1開口部の内部で前記第2導電膜上に形成された第2絶縁膜を有し、
前記第1開口部の内部は、前記第2導電膜を介して前記第2絶縁膜により埋め込まれている、半導体装置。 - 請求項12記載の半導体装置において、
前記第1電極の上面のうち前記第1開口部を囲む領域に形成されたキャップ絶縁膜を有し、
前記第1接続孔は、前記層間絶縁膜を貫通して、前記第1電極の上面のうち前記キャップ絶縁膜が形成されていない領域に達する、半導体装置。 - 請求項11記載の半導体装置において、
前記半導体基板に形成された素子分離領域を有し、
前記第1電極は、前記素子分離領域上に形成された前記第1導電膜からなる、半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第1導電膜からなる第1電極と、
前記第1電極の周側面に形成された第2導電膜からなる第2電極と、
前記第1電極と前記第2電極との間に形成された第1容量絶縁膜と、
前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、
前記層間絶縁膜を貫通して前記第2電極に達する第2接続孔と、
前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極と、
前記第2接続孔に埋め込まれた第4導電膜からなり、前記第2電極と電気的に接続された第2接続電極と、
を有し、
前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成されており、
前記第1電極は、平面視において、第1方向にそれぞれ延在し、かつ、前記第1方向と交差する第2方向に配列された複数の第1線部を含む、半導体装置。 - 請求項17記載の半導体装置において、
前記第2電極は、隣り合う前記第1線部の間に形成されており、
前記第1接続孔は、前記層間絶縁膜を貫通して前記第1線部に達し、
前記第2接続孔は、前記層間絶縁膜を貫通して、前記第2電極のうち隣り合う前記第1線部の間に位置する第1部分に達し、
前記第1接続電極は、前記第1線部と電気的に接続されており、
前記第2接続電極は、前記第2電極のうち前記第1部分と電気的に接続されている、半導体装置。 - 請求項18記載の半導体装置において、
前記第1電極は、平面視において、前記第2方向に延在し、かつ、前記複数の第1線部の各々の一方の端部と接続された第2線部を含み、
前記層間絶縁膜を貫通して前記第2線部に達する第3接続孔と、
前記第3接続孔に埋め込まれた第5導電膜からなり、前記第2線部と電気的に接続された第3接続電極と、
を有する、半導体装置。 - 請求項17記載の半導体装置において、
前記第1電極は、平面視において、前記第2方向に延在し、かつ、前記複数の第1線部の各々の一方の端部と接続された第3線部を含み、
前記第1線部の上面に形成されたキャップ絶縁膜を有し、
前記第2電極は、隣り合う前記第1線部の間に形成されており、
前記第1接続孔は、前記層間絶縁膜を貫通して前記第3線部に達し、
前記第2接続孔は、前記層間絶縁膜を貫通して、前記第2電極のうち隣り合う前記第1線部の間に位置する第2部分に達し、
前記第1接続電極は、前記第3線部と電気的に接続されており、
前記第2接続電極は、前記第2電極のうち前記第2部分と電気的に接続されている、半導体装置。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9543315B1 (en) | 2015-08-11 | 2017-01-10 | Renesas Electronics Corporation | Semiconductor device |
WO2017183511A1 (ja) | 2016-04-20 | 2017-10-26 | 株式会社フローディア | 不揮発性半導体記憶装置 |
JP2018190788A (ja) * | 2017-04-28 | 2018-11-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2021524998A (ja) * | 2018-05-11 | 2021-09-16 | テキサス インスツルメンツ インコーポレイテッド | 垂直コンデンサを含む集積回路 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016162904A (ja) * | 2015-03-03 | 2016-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US10026685B2 (en) * | 2015-09-25 | 2018-07-17 | Qualcomm Incorporated | Metal-oxide-metal (MOM) capacitor with reduced magnetic coupling to neighboring circuit and high series resonance frequency |
JP2019192719A (ja) * | 2018-04-20 | 2019-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001326286A (ja) * | 2000-05-16 | 2001-11-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20060024905A1 (en) * | 2004-07-30 | 2006-02-02 | Canzhong He | Metal capacitor stacked with a MOS capacitor to provide increased capacitance density |
JP2006054292A (ja) * | 2004-08-11 | 2006-02-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US20070155090A1 (en) * | 2004-07-13 | 2007-07-05 | Hans-Joachim Barth | Corresponding capacitor arrangement and method for making the same |
US20070291439A1 (en) * | 2006-06-16 | 2007-12-20 | Ta-Hsun Yeh | X-Shaped Semiconductor Capacitor Structure |
JP2009099640A (ja) * | 2007-10-15 | 2009-05-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
WO2010082389A1 (ja) * | 2009-01-15 | 2010-07-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2013503487A (ja) * | 2009-08-27 | 2013-01-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デバイス構造体およびその形成方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4525965B2 (ja) * | 2004-01-06 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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KR20090033177A (ko) * | 2006-06-02 | 2009-04-01 | 케네트, 인크 | 개선된 금속-절연체-금속 캐패시터 |
JP5142494B2 (ja) * | 2006-08-03 | 2013-02-13 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US8243510B2 (en) * | 2006-08-30 | 2012-08-14 | Broadcom Corporation | Non-volatile memory cell with metal capacitor |
JP5314873B2 (ja) * | 2007-10-05 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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JP5613506B2 (ja) * | 2009-10-28 | 2014-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001326286A (ja) * | 2000-05-16 | 2001-11-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US20070155090A1 (en) * | 2004-07-13 | 2007-07-05 | Hans-Joachim Barth | Corresponding capacitor arrangement and method for making the same |
US20060024905A1 (en) * | 2004-07-30 | 2006-02-02 | Canzhong He | Metal capacitor stacked with a MOS capacitor to provide increased capacitance density |
US7768044B2 (en) * | 2004-07-30 | 2010-08-03 | Agere Systems Inc. | Metal capacitor stacked with a MOS capacitor to provide increased capacitance density |
JP2006054292A (ja) * | 2004-08-11 | 2006-02-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US20070291439A1 (en) * | 2006-06-16 | 2007-12-20 | Ta-Hsun Yeh | X-Shaped Semiconductor Capacitor Structure |
JP2009099640A (ja) * | 2007-10-15 | 2009-05-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
WO2010082389A1 (ja) * | 2009-01-15 | 2010-07-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2013503487A (ja) * | 2009-08-27 | 2013-01-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デバイス構造体およびその形成方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9543315B1 (en) | 2015-08-11 | 2017-01-10 | Renesas Electronics Corporation | Semiconductor device |
WO2017183511A1 (ja) | 2016-04-20 | 2017-10-26 | 株式会社フローディア | 不揮発性半導体記憶装置 |
JP2017195270A (ja) * | 2016-04-20 | 2017-10-26 | 株式会社フローディア | 不揮発性半導体記憶装置 |
KR20180136362A (ko) | 2016-04-20 | 2018-12-24 | 플로디아 코포레이션 | 불휘발성 반도체 기억 장치 |
JP2018190788A (ja) * | 2017-04-28 | 2018-11-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2021524998A (ja) * | 2018-05-11 | 2021-09-16 | テキサス インスツルメンツ インコーポレイテッド | 垂直コンデンサを含む集積回路 |
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