以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
(実施の形態1)
<半導体装置の構成>
図1は、実施の形態1の半導体装置としての半導体チップを示す平面図である。図1は、例えば、マイコンを形成した半導体装置としての半導体チップCHPに形成されたそれぞれの素子のレイアウト構成を示している。
図1において、半導体装置としての半導体チップCHPは、CPU1、RAM(Random Access Memory)2、アナログ回路3およびフラッシュメモリ4を有している。そして、半導体チップの周辺部には、これらの回路と外部回路とを接続するための入出力用外部端子であるパッドPDが形成されている。
CPU1は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このCPU1は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行うものであり、処理の高速性が要求される。したがって、CPU1を構成しているMISFET(Metal Insulator Semiconductor Field Effect Transistor)には、半導体チップCHPに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、CPU1を構成しているMISFETは、低耐圧MISFETで形成される。
RAM2は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。IC(Integrated Circuit)メモリとしてのRAMには、ダイナミック回路を用いたDRAM(Dynamic RAM)とスタティック回路を用いたSRAM(Static RAM)の2種類がある。DRAMは、記憶保持動作が必要な随時書き込み読み出しメモリであり、SRAMは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらRAM2には動作の高速性が要求されるため、RAM2を構成しているMISFETには、半導体チップCHPに形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、RAM2を構成しているMISFETとしては、低耐圧MISFETが使用される。
アナログ回路3は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路または電源回路などから構成されている。これらアナログ回路3を構成しているMISFETとしては、半導体チップCHPに形成された素子の中で、相対的に高耐圧のMISFETが使用される。
フラッシュメモリ4は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このフラッシュメモリ4のメモリセルは、メモリセル選択用のMISFETと、記憶用の例えばMONOS(Metal Oxide Nitride Oxide Semiconductor)型FET(Field Effect Transistor)からなる。フラッシュメモリの書き込み動作には、例えばホットエレクトロン注入またはファウラーノルドハイム型トンネル現象を利用し、消去動作には、ファウラーノルドハイム型トンネル現象またはホットホール注入を利用する。
上述したようなフラッシュメモリ4を動作させるために、半導体チップCHPには昇圧回路などの駆動回路が形成されている。この駆動回路には高精度の容量素子が必要とされる。また、上述したアナログ回路3にも高精度の容量素子が必要とされる。したがって、半導体チップCHPには、上述したフラッシュメモリ4のメモリセルやMISFETの他に、容量素子も形成されている。本実施の形態1では、半導体チップCHPに形成されるPIP容量素子としての容量素子の構造に特徴の1つがある。以下に、半導体チップCHPに形成されるPIP容量素子としての容量素子の構成について説明する。なお、以下では、PIP容量素子を単に容量素子と称する。
<容量素子の構成>
図2は、実施の形態1における容量素子を示す平面図であり、図3は、実施の形態1における容量素子を示す断面図である。図3は、図2のA−A線に沿った断面図である。
なお、図2の平面図は、配線HL1、HL2、層間絶縁膜34、および、サイドウォール29b(図3参照)を透視した状態の容量素子の平面透視図であり、半導体基板10および素子分離領域11の図示も省略している(以下の平面図においても同様)。また、図2の平面図において、理解を簡単にするために、電極23以外の部分にはハッチングを付しているが、電極23にはハッチングを付していない(以下の平面図においても同様)。
図2および図3に示すように、半導体装置は、半導体基板10と、素子分離領域11とを有する。素子分離領域11は、半導体基板10の表面(第1主面)10aに形成されている。半導体基板10は、例えばシリコン(Si)単結晶からなり、素子分離領域11は、例えば酸化シリコン膜からなる。
半導体装置は、素子分離領域11上に形成された導電膜CF1からなる電極16を有する。好適には、電極16は、素子分離領域11上に形成された導電膜CF1と、導電膜CF1の表面に形成された金属シリサイド膜33とからなる。導電膜CF1は、例えばポリシリコン膜からなり、金属シリサイド膜33は、例えばコバルトシリサイド膜からなる。また、図3に示すように、電極16は、素子分離領域11上に、絶縁膜IF1を介して形成されていてもよい。
図2に示すように、電極16は、複数の線部LP1および線部LP2を含む。複数の線部LP1は、平面視において、互いに交差する2つの方向をX軸方向およびY軸方向とするとき、Y軸方向にそれぞれ延在し、かつ、X軸方向に配列されている。線部LP2は、平面視において、X軸方向に延在し、かつ、複数の線部LP1の、Y軸方向の一方の側の端部と接続されている。このような構成により、複数の線部LP1は、線部LP2を介して互いに電気的に接続されており、複数の線部LP1および線部LP2を含む電極16は、平面視において、櫛状の形状を有する。
なお、本願明細書において、平面視において、とは、半導体基板10の表面10aに垂直な方向から視た場合を意味する。
また、半導体装置は、素子分離領域11上に電極16と離れて形成された導電膜CF1からなるダミー電極DEを有する。好適には、ダミー電極DEは、電極16を構成する導電膜CF1と同層の導電膜CF1と、導電膜CF1の表面に形成された金属シリサイド膜33とからなる。前述したように、導電膜CF1は、例えばポリシリコン膜からなり、金属シリサイド膜33は、例えばコバルトシリサイド膜からなる。また、図3に示すように、ダミー電極DEは、素子分離領域11上に、絶縁膜IF1を介して形成されていてもよい。
図2に示すように、ダミー電極DEは、平面視において、X軸方向に延在し、かつ、複数の線部LP1を挟んで線部LP2と反対側に、すなわち、複数の線部LP1の線部LP2側と反対側に配置されている。いいかえれば、ダミー電極DEは、複数の線部LP1のX軸方向の一方の側に配置されており、線部LP2は、複数の線部LP1のX軸方向の他方側の端部と接続されている。
また、半導体装置は、電極16とダミー電極DEとの間、電極16の周側面、および、ダミー電極DEの周側面に、一体として形成された導電膜CF2からなる電極23を有する。好適には、電極23は、電極16とダミー電極DEとの間、電極16の周側面、および、ダミー電極DEの周側面に、一体として形成された導電膜CF2と、導電膜CF2の表面に形成された金属シリサイド膜33とからなる。導電膜CF2は、例えばポリシリコン膜からなり、金属シリサイド膜33は、例えばコバルトシリサイド膜からなる。
さらに、半導体装置は、電極16と電極23との間、および、電極23と半導体基板10との間に形成された絶縁膜IF2からなる容量絶縁膜27を有する。したがって、電極23は、電極16の周側面およびダミー電極DEの周側面に、容量絶縁膜27を介して形成されている。そして、電極16と電極23と容量絶縁膜27とにより容量素子が形成されている。なお、容量素子の外周部では、電極23の周側面に、絶縁膜からなるサイドウォール29bが形成されている。金属シリサイド膜33は、サイドウォール29bが形成されている領域を除いて、電極23の表面の全面に形成されている。
図3に示すように、素子分離領域11上には、電極16、電極23および容量絶縁膜27により形成された容量素子を覆うように、層間絶縁膜34が形成されている。層間絶縁膜34には、接続孔としてのコンタクトホールCH1およびコンタクトホールCH2が形成されている。コンタクトホールCH1は、層間絶縁膜34を貫通して、電極16に達する。コンタクトホールCH2は、層間絶縁膜34を貫通して、電極23に達する。
コンタクトホールCH1には、コンタクトホールCH1に埋め込まれた導電膜からなり、電極16と電気的に接続された接続電極としてのプラグPG1が形成されている。また、コンタクトホールCH2には、コンタクトホールCH2に埋め込まれた導電膜からなり、電極23と電気的に接続された接続電極としてのプラグPG2が形成されている。プラグPG1上には、プラグPG1と電気的に接続された配線HL1が形成されており、プラグPG2上には、プラグPG2と電気的に接続された配線HL2が形成されている。電極16の表面には、金属シリサイド膜33が形成されているため、プラグPG1は、コンタクトホールCH1の底部に露出した金属シリサイド膜33と接触することで、電極16と電気的に接続される。また、電極23の表面には、金属シリサイド膜33が形成されているため、プラグPG2は、コンタクトホールCH2の底部に露出した金属シリサイド膜33と接触することで、電極23と電気的に接続される。
コンタクトホールCH1は、層間絶縁膜34を貫通し、電極16の線部LP2に達する。プラグPG1は、コンタクトホールCH1に埋め込まれた導電膜からなり、電極16の線部LP2と電気的に直接接続されている。
コンタクトホールCH2は、層間絶縁膜34を貫通して、電極23のうちダミー電極DEの電極16側と反対側の側面に形成された部分に達する。このような構成により、プラグPG2を、電極23のいずれの部分とも、電極23の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜33を介して電気的に接続することができる。また、電極23の表面の全面に、金属シリサイド膜33が形成されている。そのため、プラグPG2を、電極23のいずれの部分とも電気的に低抵抗で接続することができる。
また、電極16と電極23とは平面視において、異なる領域に形成されている。つまり、電極16と電極23とが平面視で重複する重複領域がない。このような構成により、コンタクトホールCH2が電極23を突き抜けて電極16に達するおそれがなくなり、プラグPG2を介して電極16と電極23とが電気的に短絡することを防止することができる。
さらに、電極16が複数の線部LP1を有することで、電極16の側面と対向する電極23の側面の面積が大きくなるので、容量素子の容量を容易に増加させることができる。
一方、図3に示すように、ダミー電極DEは、電極16と電気的に絶縁状態であるため、コンタクトホールCH2は、ダミー電極DEに達してもよい。すなわち、コンタクトホールCH2は、平面視でダミー電極DEと重なる部分を有していてもよい。これにより、電極23を構成する導電膜CF2の膜厚が小さく、電極16の側面に形成される電極23の幅が小さい場合でも、コンタクトホールCH2がダミー電極DE側にずれてもよいので、コンタクトホールCH2を容易に位置合わせすることができる。
<容量素子の第1変形例>
図4は、実施の形態1の第1変形例における容量素子を示す平面図であり、図5は、実施の形態1の第1変形例における容量素子を示す断面図である。図5は、図4のA−A線に沿った断面図である。
本第1変形例における容量素子は、線部LP2(図2参照)が設けられておらず、複数のプラグPG1が、複数の線部LP1の各々と電気的に直接接続されており、また、プラグPG2に加え複数のプラグPG3が電極23と電気的に直接接続されている点で、図2および図3を用いて説明した実施の形態1における容量素子と異なる。それ以外の点については、実施の形態1における容量素子と同様である。
図4に示すように、電極16は、複数の線部LP1を含むが、線部LP2を含まない。また、実施の形態1と同様に、複数の線部LP1は、平面視において、Y軸方向にそれぞれ延在し、かつ、X軸方向に配列されている。そのため、複数の線部LP1は、互いに離れて形成されている。
コンタクトホールCH1は、層間絶縁膜34を貫通して電極16の線部LP1に達している。プラグPG1は、コンタクトホールCH1に埋め込まれた導電膜からなり、電極16の線部LP1と電気的に直接接続されている。
層間絶縁膜34には、コンタクトホールCH1、CH2に加え、開口部としてのコンタクトホールCH3が形成されている。コンタクトホールCH3は、層間絶縁膜34を貫通して、電極23のうち隣り合う線部LP1の間に位置する部分に達している。コンタクトホールCH3には、コンタクトホールCH3に埋め込まれた導電膜からなり、電極23のうち隣り合う線部LP1の間に位置する部分と電気的に接続された接続電極としてのプラグPG3が形成されている。プラグPG3上には、プラグPG3と電気的に接続された配線HL3が形成されている。
本第1変形例も、実施の形態1と同様に、プラグPG2を電極23のいずれの部分とも電気的に低抵抗で接続することができ、電極16と電極23とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができ、コンタクトホールCH2を容易に位置合わせすることができる。
一方、本第1変形例では、実施の形態1に比べ、線部LP1のX軸方向の幅が大きくなるものの、プラグPG1を線部LP1と電気的に直接接続することができるので、プラグPG1を電極16と電気的にさらに低抵抗で接続することができる。
なお、図6の断面図に、さらに別の例における容量素子を示す。図6に示すように、導電膜CF1をパターニングして線部LP1を形成する際に、隣り合う線部LP1の間に形成される開口部OP1が導電膜CF1を貫通しないようにし、複数の線部LP1の底部が導電膜CF1を介して互いに繋がるようにすることができる。すなわち、電極16は、隣り合う線部LP1の底部同士を接続する接続部CN1を含む。
図6に示す例において、電極23の上面の高さ位置を図5に示す例と等しくする場合、電極23の下面の高さ位置が高くなり、電極23の厚さが減少するので、容量素子の容量は減少するが、線部LP1同士が底部で繋がっているため、電極16の電気抵抗を低減することができる。ただし、電極16とダミー電極DEとが互いに電気的に絶縁状態であることが好ましいので、隣り合う線部LP1の底部は互いに繋がっていてもよいが、電極16の底部とダミー電極DEの底部とは互いに繋がらないようにすることが好ましい。
なお、このように、導電膜CF1をパターニングする際に開口部OP1が導電膜CF1を貫通しないようにすることは、実施の形態1の第1変形例以外にも、前述の実施の形態1も含め、各実施の形態およびその実施の形態の各変形例にも適用可能である。
<容量素子の第2変形例>
図7は、実施の形態1の第2変形例における容量素子を示す平面図であり、図8および図9は、実施の形態1の第2変形例における容量素子を示す断面図である。図8は、図7のA−A線に沿った断面図であり、図9は、図7のB−B線に沿った断面図である。
本第2変形例の容量素子は、電極23が、電極16とダミー電極DEとの間、電極16の周側面、および、ダミー電極DEの周側面のみならず、電極16の上面の一部の領域にも形成されている点で、図2および図3を用いて説明した実施の形態1の容量素子と異なる。それ以外の点については、実施の形態1における容量素子と同様である。
図7に示すように、電極16は、線部を含まず、平面視において、矩形形状を有し、一体として形成されている。なお、本第2変形例では、ダミー電極DEは、Y軸方向に延在しており、電極16とX軸方向に離れて形成されている。
電極23は、電極16とダミー電極DEとの間、電極16の周側面、および、ダミー電極DEの周側面に加え、電極16の上面の一部の領域にも形成されている。また、電極23は、一体として形成されていてもよい。さらに、電極23のうち電極16の上面に形成されている部分の側面には、絶縁膜からなるサイドウォール29cが形成されている。なお、図7は、サイドウォール29cを透視した状態を示している。
金属シリサイド膜33は、電極16の上面のうち電極23およびサイドウォール29cのいずれも形成されていない領域に形成されている。また、コンタクトホールCH1は、層間絶縁膜34を貫通して、電極16の上面のうち電極23およびサイドウォール29cのいずれも形成されていない領域に達している。プラグPG1は、コンタクトホールCH1に埋め込まれた導電膜からなり、電極16と電気的に直接接続されている。コンタクトホールCH2およびプラグPG2については、実施の形態1と同様である。
本第2変形例でも、実施の形態1と同様に、プラグPG2を電極23のいずれの部分とも電気的に低抵抗で接続することができ、電極16と電極23とが電気的に短絡することを防止でき、コンタクトホールCH2を容易に位置合わせすることができる。
一方、本第2変形例では、実施の形態1に比べ、電極16の側面と対向する電極23の側面の面積は小さくなる場合もあるが、電極16の上面と電極23の下面とが対向するため、容量素子の容量を容易に増加させることができる。
<容量素子の第3変形例>
図10は、実施の形態1の第3変形例における容量素子を示す平面図であり、図11は、実施の形態1の第3変形例における容量素子を示す断面図である。図11は、図10のA−A線に沿った断面図である。
本第3変形例の容量素子は、電極16の上面の一部の領域に、キャップ絶縁膜CP1が形成されている点で、図2および図3を用いて説明した実施の形態1の半導体装置と異なる。それ以外の点については、実施の形態1における容量素子と同様である。
図10および図11に示すように、線部LP1上、および、線部LP2の一部の上、すなわち電極16の一部の上には、少なくとも、平面視において、容量絶縁膜27を介して電極23と接する領域に、キャップ絶縁膜CP1が形成されている。キャップ絶縁膜CP1は、例えば窒化シリコン膜などの絶縁膜IF3からなる。
なお、線部LP1の上面のうちキャップ絶縁膜CP1が形成されている領域では、金属シリサイド膜33が形成されていない。一方、線部LP2の上面のうちプラグPG1の付近の領域、および、ダミー電極DEの上面では、金属シリサイド膜33が形成されているが、キャップ絶縁膜CP1は形成されていない。
本第3変形例も、実施の形態1と同様に、プラグPG2を電極23のいずれの部分とも電気的に低抵抗で接続することができ、プラグPG2により電極16と電極23とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができ、コンタクトホールCH2を容易に位置合わせすることができる。
一方、本第3変形例では、電極16のうち、平面視において、容量絶縁膜27を介して電極23と接する領域が、キャップ絶縁膜CP1で覆われている。したがって、本第3変形例では、実施の形態1に比べ、隣り合う電極16と電極23とが電気的に短絡することを、より確実に防止できる。
<メモリセルの構成>
次に、半導体チップCHP(図1参照)に形成されるフラッシュメモリ4(図1参照)のメモリセルと、アナログ回路3(図1参照)やフラッシュメモリ4の駆動回路に使用される容量素子とを図示しながら説明する。
図12および図13は、実施の形態1の半導体装置を示す断面図である。図12は、フラッシュメモリのメモリセルの構造と、アナログ回路などに形成されている容量素子の構造を示す断面図であり、図13は、メモリセルのうち絶縁膜27aの周辺を拡大して示す断面図である。
図12に示すように、メモリセルは半導体チップのメモリセル形成領域AR1に形成され、容量素子は半導体チップの容量素子形成領域AR2に形成される。すなわち、半導体装置は、メモリセル領域AR1に形成されたメモリセルと、容量素子形成領域AR2に形成された容量素子とを有する。
まず、フラッシュメモリのメモリセルの構造について説明する。半導体装置は、p型ウェル12と、ゲート絶縁膜13と、コントロールゲート電極15と、メモリゲート電極26と、ゲート絶縁膜としての絶縁膜27aと、ソース領域およびドレイン領域としての低濃度不純物拡散領域28および高濃度不純物拡散領域30とを有する。ゲート絶縁膜13と、コントロールゲート電極15と、絶縁膜27aと、メモリゲート電極26とによりメモリセルが形成されている。
図12に示すように、メモリセル形成領域AR1において、半導体基板10にp型ウェル12が形成され、このp型ウェル12上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と、情報を記憶する記憶部とから構成されている。
まず、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板10、すなわちp型ウェル12上に形成されたゲート絶縁膜13を有しており、このゲート絶縁膜13上に、コントロールゲート電極15が形成されている。ゲート絶縁膜13は、例えば酸化シリコン膜などの、電極16と半導体基板10との間の絶縁膜IF1と同層の絶縁膜IF1からなる。コントロールゲート電極15は、例えばポリシリコン膜などの導電膜CF1と、導電膜CF1の表面に形成されたコバルトシリサイド膜などの金属シリサイド膜33とからなる。すなわち、コントロールゲート電極15は、電極16を構成する導電膜CF1と同層の導電膜CF1からなる。金属シリサイド膜33は、コントロールゲート電極15の低抵抗化のために形成されている。このコントロールゲート電極15は、メモリセルを選択する機能を有している。つまり、コントロールゲート電極15によって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
次に、メモリセルの記憶部の構成について説明する。コントロールゲート電極15の一方の側面には、絶縁膜27aを介してメモリゲート電極26が形成されている。メモリゲート電極26は、コントロールゲート電極15の一方の側面に形成されたサイドウォール状の形状をしており、例えばポリシリコン膜などの導電膜CF2と、導電膜CF2の表面に形成されたコバルトシリサイド膜などの金属シリサイド膜33とからなる。すなわち、メモリゲート電極26は、電極23を構成する導電膜CF2と同層の導電膜CF2からなる。金属シリサイド膜33は、メモリゲート電極26の低抵抗化のために形成されている。
コントロールゲート電極15とメモリゲート電極26との間、および、メモリゲート電極26と半導体基板10との間には、ゲート絶縁膜としての絶縁膜27aが形成されている。絶縁膜27aは、容量絶縁膜27を構成する絶縁膜IF2と同層の絶縁膜IF2からなる。図13に示すように、絶縁膜27aを構成する絶縁膜IF2は、半導体基板10上に形成されている酸化シリコン膜17と、酸化シリコン膜17上に形成されている電荷蓄積膜25(窒化シリコン膜18)と、電荷蓄積膜25上に形成されている酸化シリコン膜19とから構成されている。酸化シリコン膜17は、メモリゲート電極26と半導体基板10との間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜17からなるゲート絶縁膜は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板10から酸化シリコン膜17を介して電荷蓄積膜25に電子を注入したり、電荷蓄積膜25に正孔を注入したりして情報の記憶や消去を行うため、酸化シリコン膜17は、トンネル絶縁膜として機能する。
そして、この酸化シリコン膜17上に形成されている電荷蓄積膜25は、電荷を蓄積する機能を有している。具体的に、本実施の形態1では、電荷蓄積膜25は窒化シリコン膜18により形成されている。本実施の形態1におけるメモリセルの記憶部は、電荷蓄積膜25に蓄積される電荷の有無によって、メモリゲート電極26下の半導体基板10内、すなわちp型ウェル12内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜25に蓄積される電荷の有無によって、メモリゲート電極26下の半導体基板10内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
本実施の形態1では、電荷蓄積膜25としてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜18が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜(アルミナ)などを使用してもよい。電荷蓄積膜25としてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
コントロールゲート電極15の両側壁のうち一方の側壁、すなわち一方の側面にはメモリゲート電極26が形成されているが、他方の側壁、すなわち他方の側面には、酸化シリコン膜からなるサイドウォール29aが形成されている。同様に、メモリゲート電極26の両側壁のうち一方の側壁、すなわち一方の側面にはコントロールゲート電極15が形成されており、他方の側壁、すなわち他方の側面には、酸化シリコン膜からなるサイドウォール29aが形成されている。
サイドウォール29aの直下にある半導体基板10内には、n型半導体領域である一対の浅い低濃度不純物拡散領域28が形成されており、この一対の浅い低濃度不純物拡散領域28に接する外側の領域に一対の深い高濃度不純物拡散領域30が形成されている。この深い高濃度不純物拡散領域30もn型半導体領域であり、高濃度不純物拡散領域30の表面には、例えばコバルトシリサイド膜からなる金属シリサイド膜33が形成されている。一対の低濃度不純物拡散領域28と一対の高濃度不純物拡散領域30とによって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を低濃度不純物拡散領域28と高濃度不純物拡散領域30とで形成することにより、ソース領域とドレイン領域とをLDD(Lightly Doped Drain)構造とすることができる。
なお、ソース領域およびドレイン領域は、一方がコントロールゲート電極15に整合して形成されており、他方がメモリゲート電極26に整合して形成されている。
ここで、ゲート絶縁膜13、コントロールゲート電極15、および、上述したソース領域とドレイン領域によって構成されるトランジスタを、選択トランジスタと呼ぶことにする。一方、絶縁膜27a、メモリゲート電極26、および、上述したソース領域とドレイン領域によって構成されるトランジスタを、メモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
次に、メモリセルと接続する配線構造について説明する。メモリセル上には、メモリセルを覆うように酸化シリコン膜からなる層間絶縁膜34が形成されている。この層間絶縁膜34には、層間絶縁膜34を貫通して、ソース領域やドレイン領域を構成する高濃度不純物拡散領域30の表面に形成された金属シリサイド膜33に達するコンタクトホールCH4が形成されている。コンタクトホールCH4の内部には、導電膜が埋め込まれている。この導電膜として、まず、バリア導体膜であるチタン/窒化チタン膜が形成され、次いで、コンタクトホールCH4を埋め込むようにタングステン膜が形成されている。このように、コンタクトホールCH4にチタン/窒化チタン膜およびタングステン膜を埋め込むことにより、コンタクトホールCH4に埋め込まれた導電膜からなり、ソース領域またはドレイン領域と電気的に接続されたプラグPG4が形成されている。そして、層間絶縁膜34上には、配線HL4が形成されており、この配線HL4とプラグPG4とが電気的に接続されている。配線HL4は、例えば、チタン/窒化チタン膜、アルミニウム膜、および、チタン/窒化チタン膜の積層膜からなる。
なお、前述したプラグPG1、PG2、PG3も、プラグPG4と同様に形成されており、前述した配線HL1、HL2、HL3も、配線HL4と同様に形成されている。
本実施の形態1におけるメモリセルは上記のように構成されており、以下に、メモリセルの動作について説明する。ここで、コントロールゲート電極15に印加する電圧をVcg、メモリゲート電極26に印加する電圧をVmgとする。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をVs、Vdとし、半導体基板10、すなわちp型ウェル12に印加する電圧をVbとする。電荷蓄積膜25である窒化シリコン膜18への電子の注入を「書き込み」と定義し、窒化シリコン膜18への正孔(ホール)の注入を「消去」と定義する。
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行われる。書き込み電圧としては、例えば、ソース領域に印加する電圧Vsを6V、メモリゲート電極26に印加する電圧Vmgを12V、コントロールゲート電極15に印加する電圧Vcgを1.5Vとする。そして、ドレイン領域に印加する電圧Vdを、書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Vdはチャネル電流の設定値とコントロールゲート電極15を有する選択トランジスタのしきい値電圧によって決まり、例えば、1V程度となる。p型ウェル12、すなわち半導体基板10に印加される電圧Vbは0Vである。
このような電圧を印加して書き込み動作を行う際の電荷の動きを説明する。上述したように、ソース領域に印加する電圧Vsとドレイン領域に印加する電圧Vdの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子が流れる。チャネル領域を流れる電子は、コントロールゲート電極15とメモリゲート電極26との境界付近下のチャネル領域で加速されてホットエレクトロンになる。そして、メモリゲート電極26に印加した正電圧(Vmg=12V)による電界で、メモリゲート電極26下の電荷蓄積膜25中、すなわち窒化シリコン膜18中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜18中のトラップ準位に捕獲され、その結果、窒化シリコン膜18に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行われる。
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したBTBT(Band to Band Tunneling)消去で行われる。BTBT消去では、例えば、メモリゲート電極26に印加する電圧Vmgを−6V、ソース領域に印加する電圧Vsを6V、コントロールゲート電極15に印加する電圧Vcgを0Vとし、ドレイン領域は0Vを印加する。これにより、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極26に印加された負電圧に引き寄せられ、窒化シリコン膜18中に注入される。注入されたホットホールは、窒化シリコン膜18内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行われる。
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧VdをVdd(1.5V)、ソース領域に印加する電圧Vsを0V、コントロールゲート電極15に印加する電圧VcgをVdd(1.5V)、メモリゲート電極26に印加する電圧VmgをVdd(1.5V)とし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Vdとソース領域に印加する電圧Vsを入れ替え、それぞれ0V、1.5Vとして、書込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。
<半導体装置の製造方法>
次に、本実施の形態1の半導体装置の製造方法について説明する。
図14〜図31は、実施の形態1における半導体装置の製造工程中の断面図である。図14〜図31は、図12に示した断面と同一の断面を示している。
まず、図14に示すように、ホウ素(B)などのp型不純物を導入したシリコン単結晶からなる半導体基板10を用意する。そして、半導体基板10に、例えば低耐圧MISFET形成領域と高耐圧MISFET形成領域とを分離する素子分離領域11を形成する。素子分離領域11は、素子が互いに干渉しないようにするために設けられる。この素子分離領域11は、例えばLOCOS(Local Oxidation of Silicon)法やSTI(Shallow Trench Isolation)法を用いて形成することができる。
例えば、STI法では、以下のようにして素子分離領域11を形成している。すなわち、半導体基板10にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板10上に酸化シリコン膜を形成し、その後、化学的機械的研磨(Chemical Mechanical Polishing:CMP)法により、半導体基板10上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域11を形成することができる。なお、図14では、半導体基板10の表面10a側のメモリセル形成領域AR1のうち素子分離領域11が形成されない領域と、半導体基板10の表面10a側の容量素子形成領域AR2のうち素子分離領域11が形成される領域とを示している。
次に、半導体基板10に不純物を導入してp型ウェル12を形成する。p型ウェル12は、例えばホウ素などのp型不純物をイオン注入法により半導体基板10に導入することで形成される。そして、メモリセル形成領域AR1では、p型ウェル12の表面領域に選択トランジスタのチャネル形成用の半導体領域(図示せず)を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
次に、図15に示すように、メモリセル形成領域AR1および容量素子形成領域AR2で、半導体基板10上に絶縁膜IF1を形成する。絶縁膜IF1は、例えば酸化シリコン膜からなり、例えば熱酸化法を使用して形成することができる。ただし、絶縁膜IF1は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、絶縁膜IF1を酸窒化シリコン膜(SiON)としてもよい。すなわち、絶縁膜IF1と半導体基板10との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、絶縁膜IF1のホットキャリア耐性を向上させることができ、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が拡散しにくい。このため、ゲート絶縁膜13に酸窒化シリコン膜を用いることにより、コントロールゲート電極15中の不純物が半導体基板10側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するためには、例えば、半導体基板10をNO、NO2またはNH3といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板10の表面に酸化シリコン膜からなる絶縁膜IF1を形成した後、窒素を含む雰囲気中で半導体基板10を熱処理し、絶縁膜IF1と半導体基板10との界面に窒素を偏析させることによっても同様の効果を得ることができる。
また、絶縁膜IF1は、例えば窒化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。これにより、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム(HfO2)膜が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート(HfAlO)膜、ハフニウムオキシナイトライド(HfON)膜、ハフニウムシリケート(HfSiO)膜、ハフニウムシリコンオキシナイトライド(HfSiON)膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様に、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
そして、メモリセル形成領域AR1および容量素子形成領域AR2で、絶縁膜IF1上に例えばポリシリコン膜からなる導電膜CF1を形成する。このポリシリコン膜からなる導電膜CF1は、例えば、CVD(Chemical Vapor Deposition)法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜からなる導電膜CF1中にリンや砒素などのn型不純物を導入する。
次に、図16に示すように、メモリセル形成領域AR1および容量素子形成領域AR2で、パターニングされたレジスト膜をマスクにしたエッチングにより導電膜CF1および絶縁膜IF1を加工、すなわちパターニングする。そして、メモリセル形成領域AR1で、導電膜CF1からなるコントロールゲート電極15、および、コントロールゲート電極15と半導体基板10との間の絶縁膜IF1からなるゲート絶縁膜13を形成する。また、容量素子形成領域AR2で、導電膜CF1からなる電極16、および、導電膜CF1からなるダミー電極DEを形成する。コントロールゲート電極15は、メモリセルの選択トランジスタのゲート電極である。このように、容量素子の電極16およびダミー電極DEは、メモリセルのコントロールゲート電極15を形成する工程で形成される。
ここで、コントロールゲート電極15には、ポリシリコン膜からなる導電膜CF1中にn型不純物が導入されている。このため、コントロールゲート電極15の仕事関数値をシリコンの伝導帯近傍(4.15eV)の値にすることができるので、nチャネル型MISFETである選択トランジスタのしきい値電圧を低減することができる。
ここで、実施の形態1の第3変形例における半導体装置を製造する場合には、図16を用いて説明した工程に代え、変形例として、図17〜図19を用いて説明する以下のような工程を行うことができる。
まず、図15を用いて説明した工程の後、図17に示すように、ポリシリコン膜からなる導電膜CF1上に、絶縁膜IF3を形成する。例えばCVD法などを用いて、窒化シリコン膜からなる絶縁膜IF3を形成することができる。なお、絶縁膜IF3の材料については、窒化シリコン膜に代え、キャップ絶縁膜、ハードマスク膜またはスペーサ膜として機能する他の材料からなる絶縁膜を用いることができる。
次に、図18に示すように、パターニングされたレジスト膜をマスクにしたエッチングにより絶縁膜IF3を加工して、容量素子形成領域AR2のうち金属シリサイド膜を形成する領域で絶縁膜IF3を除去し、容量素子形成領域AR2のうち金属シリサイド膜を形成する領域以外の領域で絶縁膜IF3を残す。なお、図18に示すように、メモリセル形成領域AR1で絶縁膜IF3を残すことができる。
次に、図19に示すように、パターニングされたレジスト膜をマスクにしたエッチングにより、絶縁膜IF3、導電膜CF1および絶縁膜IF1を加工する。これにより、メモリセル形成領域AR1で、ゲート絶縁膜13、コントロールゲート電極15、および、コントロールゲート電極15上の絶縁膜IF3からなるキャップ絶縁膜CP1を形成する。また、容量素子形成領域AR2で、電極16を形成する。電極16の上面の一部には、絶縁膜IF3からなるキャップ絶縁膜CP1が形成されている。なお、図19に示す工程を行った後は、図16に示す工程を行った後と同様に、図20以降の工程と同様の工程を行うことができる。
次に、図20に示すように、メモリセル形成領域AR1および容量素子形成領域AR2で、コントロールゲート電極15の表面、電極16の表面、および、ダミー電極DEの表面を含めて半導体基板10上に、絶縁膜IF2を形成する。図20では、絶縁膜IF2を1層の膜として図示しているが、図21に拡大して示すように、絶縁膜IF2は、例えば、酸化シリコン膜17と、酸化シリコン膜17上の窒化シリコン膜18と、窒化シリコン膜18上の酸化シリコン膜19とからなり、いわゆるONO膜である。絶縁膜IF2は、例えば、CVD法を使用して形成することができる。そして、例えば、酸化シリコン膜17の膜厚は5nmであり、窒化シリコン膜18の膜厚は10nmであり、酸化シリコン膜19の膜厚は5nmである。
この絶縁膜IF2のうち窒化シリコン膜18は、メモリセル形成領域AR1において、メモリトランジスタの電荷蓄積膜25(図13参照)となる膜である。本実施の形態1では、電荷蓄積膜25として窒化シリコン膜18を使用しているが、電荷蓄積膜25としてトラップ準位を有する他の絶縁膜を使用してもよい。例えば、電荷蓄積膜25として酸化アルミニウム膜(アルミナ膜)を使用することもできる。
次に、図20に示すように、メモリセル形成領域AR1および容量素子形成領域AR2で、絶縁膜IF2上に、例えばポリシリコン膜からなる導電膜CF2を形成する。ポリシリコン膜からなる導電膜CF2は、例えば、CVD法を使用することにより形成することができる。
次に、図22に示すように、メモリセル形成領域AR1および容量素子形成領域AR2で、例えばポリシリコン膜からなる導電膜CF2を異方性エッチングによりエッチバックする。これにより、メモリセル形成領域AR1では、コントロールゲート電極15の両側の側壁、すなわち側面に、絶縁膜IF2を介して導電膜CF2からなるサイドウォール22aおよびサイドウォール22bを残す。一方、容量素子形成領域AR2では、電極16とダミー電極DEとの間、電極16の周側面、および、ダミー電極DEの周側面に、絶縁膜IF2を介して導電膜CF2を一体として残し、残された導電膜CF2からなる電極23を一体として形成する。このため、電極16と電極23とは、平面視において重ならない。
ここで、実施の形態1の第2変形例における半導体装置を製造する場合には、図20を用いて説明した工程を行った後、図22を用いて説明した工程に代え、図23および図24を用いて説明する以下のような工程を行うことができる。
まず、図23に示すように、半導体基板10上にレジスト膜PR1を塗布した後、このレジスト膜PR1に対して露光・現像処理を施すことによりパターニングする。このパターニングは、容量素子形成領域AR2では、電極16の上面のうち電極23が形成される領域において、導電膜CF2がレジスト膜PR1により覆われ、その他の領域において、導電膜CF2が露出するように行われる。
次に、図24に示すように、ポリシリコン膜からなる導電膜CF2を異方性エッチングによりエッチバックすることにより、メモリセル形成領域AR1では、コントロールゲート電極15の両側の側壁、すなわち側面に、導電膜CF2からなるサイドウォール22aおよびサイドウォール22bが残される。一方、容量素子形成領域AR2では、例えばポリシリコン膜からなる導電膜CF2を異方性エッチングすることにより、電極16とダミー電極DEとの間、電極16の周側面、および、ダミー電極DEの周側面に、一体として形成された導電膜CF2からなる電極23が形成される。また、容量素子形成領域AR2では、レジスト膜PR1をマスクにして、ポリシリコン膜からなる導電膜CF2をエッチングすることにより、電極16の上面の一部の領域に、絶縁膜IF2を介して電極23が形成される。このとき、電極16の上面の一部の領域で、電極16と電極23とは、平面視において重なる。その後、パターニングされたレジスト膜PR1を除去する。なお、図24に示す工程を行った後は、図22に示す工程を行った後と同様に、図25以降の工程と同様の工程を行うことができる。
次に、図25に示すように、半導体基板10上にレジスト膜PR2を塗布した後、このレジスト膜PR2に対して露光・現像処理を施すことにより、レジスト膜PR2をパターニングする。パターニングは、容量素子形成領域AR2を完全に覆う一方、メモリセル形成領域AR1の一部を開口するように行われる。具体的には、メモリセル形成領域AR1のうち、コントロールゲート電極15の片側の側壁、すなわち側面に形成されているサイドウォール22bが露出するように行われる。例えば、図25では、コントロールゲート電極15の左側の側壁に形成されているサイドウォール22bが露出している。
次に、図26に示すように、パターニングされたレジスト膜PR2をマスクにしたエッチングにより、コントロールゲート電極15の左側の側壁に露出しているサイドウォール22bを除去する。このとき、コントロールゲート電極15の右側の側壁に形成されているサイドウォール22aは、レジスト膜PR2で覆われているため除去されずに残る。サイドウォール22aは、メモリゲート電極26(後述する図27参照)となる部分である。また、容量素子形成領域AR2においても、電極23はレジスト膜PR2で保護されているため除去されずに残る。その後、パターニングされたレジスト膜PR2を除去する。
続いて、図27に示すように、メモリセル形成領域AR1および容量素子形成領域AR2で、露出した絶縁膜IF2、すなわち電極23、および、メモリゲート電極26となる部分であるサイドウォール22aのいずれにも覆われていない部分の絶縁膜IF2をエッチングすることにより除去する。すなわち、メモリセル形成領域AR1では、絶縁膜IF2のうち、コントロールゲート電極15とメモリゲート電極26との間の部分、および、メモリゲート電極26と半導体基板10との間の部分が残され、それ以外の部分が除去される。また、容量素子形成領域AR2では、絶縁膜IF2のうち、電極16と電極23との間の部分、ダミー電極DEと電極23との間の部分、および、電極23と半導体基板10との間の部分が残され、それ以外の部分が除去される。
このようにして、メモリセル形成領域AR1では、コントロールゲート電極15の右側の側壁、すなわち側面にだけ、絶縁膜IF2を介して導電膜CF2からなるサイドウォール22aが残され、サイドウォール形状のメモリゲート電極26が形成される。また、絶縁膜IF2のうち、コントロールゲート電極15とメモリゲート電極26との間の部分、および、メモリゲート電極26と半導体基板10との間の部分が残され、残された絶縁膜IF2が絶縁膜27aとなる。このとき、絶縁膜27aでは、絶縁膜27aを構成する窒化シリコン膜18(図21参照)が電荷蓄積膜25(図13参照)となる。
一方、容量素子形成領域AR2では、絶縁膜IF2のうち、電極16と電極23との間の部分、ダミー電極DEと電極23との間の部分、および、電極23と半導体基板10との間の部分が残され、残された絶縁膜IF2が容量絶縁膜27となる。容量絶縁膜27は、酸化シリコン膜17、窒化シリコン膜18および酸化シリコン膜19から構成される(図21参照)。そして、電極16と電極23と容量絶縁膜27とにより容量素子が形成される。
なお、この時点では、導電膜CF1はポリシリコン膜から形成されているため、メモリセルのメモリゲート電極26および容量素子の電極23はポリシリコン膜から形成されている。
次に、図28に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域AR1では、コントロールゲート電極15とメモリゲート電極26に整合した浅い低濃度不純物拡散領域28を形成する。浅い低濃度不純物拡散領域28は、リンや砒素などのn型不純物を導入したn型半導体領域である。
続いて、図29に示すように、半導体基板10上に酸化シリコン膜からなる絶縁膜を形成する。酸化シリコン膜からなる絶縁膜は、例えば、CVD法を使用して形成することができる。そして、絶縁膜を異方性エッチングすることにより、サイドウォール29a、29bを形成する。メモリセル形成領域AR1においては、コントロールゲート電極15の左側の側壁、すなわち側面、および、メモリゲート電極26の右側の側壁、すなわち側面に、絶縁膜からなるサイドウォール29aが形成される。一方、容量素子形成領域AR2においては、電極23の側壁、すなわち側面に、絶縁膜からなるサイドウォール29bが形成される。これらのサイドウォール29a、29bを構成する絶縁膜は、酸化シリコン膜の単層膜により形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜により形成してもよい。
ここで、実施の形態1の第2変形例における半導体装置を製造する場合には、図29を用いて説明する工程では、容量素子形成領域AR2において、電極23のうち電極16の上面に形成される部分の側壁に、サイドウォール29c(図8参照)が形成される。
次に、図30に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域AR1にサイドウォール29aに整合した深い高濃度不純物拡散領域30を形成する。深い高濃度不純物拡散領域30は、リンや砒素などのn型不純物を導入したn型半導体領域である。この深い高濃度不純物拡散領域30と浅い低濃度不純物拡散領域28とによってメモリセルのソース領域およびドレイン領域が形成される。このようにソース領域およびドレイン領域を浅い低濃度不純物拡散領域28と深い高濃度不純物拡散領域30とで形成することにより、ソース領域およびドレイン領域をLDD構造とすることができる。このようにして、高濃度不純物拡散領域30を形成した後、1000℃程度の熱処理を行う。これにより、導入した不純物の活性化が行われる。
次に、図31に示すように、コントロールゲート電極15、メモリゲート電極26、電極16、電極23、ダミー電極DE、ならびに、ソース領域およびドレイン領域としての高濃度不純物拡散領域30の表面に、金属シリサイド膜33を形成する。
まず、メモリセル形成領域AR1および容量素子形成領域AR2で、半導体基板10上に例えばコバルト膜からなる金属膜を形成する。このとき、メモリセル形成領域AR1では、露出しているコントロールゲート電極15およびメモリゲート電極26に直接接触するように金属膜が形成される。同様に、深い高濃度不純物拡散領域30にも金属膜が直接接触する。一方、容量素子形成領域AR2では、電極16の一部および電極23の一部に金属膜が直接接触する。例えばコバルト膜からなる金属膜は、例えばスパッタリング法を使用して形成することができる。金属膜の膜厚は、例えば10nmである。
そして、半導体基板10に対して1回目の熱処理を実施する。その後、半導体基板10の表面を洗浄する。この洗浄は、APM(Ammonium hydroxide hydrogen Peroxide Mixture cleaning)洗浄とHPM洗浄で行われる。APM洗浄は、水酸化アンモニウム(NH4OH)/過酸化水素(H2O2)/純水(H2O)からなる混合薬液であり、パーティクルや有機物に対する除去効果が大きい洗浄である。一方、HPM洗浄は、塩酸(HCl)/過酸化水素(H2O2)/純水(H2O)からなる混合薬液であり、金属類に対する除去効果が大きい洗浄である。続いて、洗浄後、2回目の熱処理を実施する。
これにより、図31に示すように、メモリセル形成領域AR1では、コントロールゲート電極15の表面、および、メモリゲート電極26の表面において、ポリシリコン膜からなる導電膜CF1、CF2と、コバルト膜からなる金属膜とが反応して、コバルトシリサイド膜からなる金属シリサイド膜33が形成される。これにより、コントロールゲート電極15は、ポリシリコン膜からなる導電膜CF1と、コバルトシリサイド膜からなる金属シリサイド膜33との積層構造となる。また、メモリゲート電極26は、ポリシリコン膜からなる導電膜CF2と、コバルトシリサイド膜からなる金属シリサイド膜33との積層構造となる。コバルトシリサイド膜からなる金属シリサイド膜33は、コントロールゲート電極15およびメモリゲート電極26の低抵抗化のために形成される。また、ゲート絶縁膜13とコントロールゲート電極15とメモリゲート電極26と絶縁膜27aとによりメモリセルが形成される。
同様に、上述した熱処理により、高濃度不純物拡散領域30の表面においてもシリコンからなる高濃度不純物拡散領域30と、コバルト膜からなる金属膜とが反応して、コバルトシリサイド膜からなる金属シリサイド膜33が形成される。このため高濃度不純物拡散領域30においても低抵抗化を図ることができる。
一方、容量素子形成領域AR2では、電極16の表面、ダミー電極DEの表面、および、電極23の表面において、ポリシリコン膜からなる導電膜CF1、CF2と、コバルト膜からなる金属膜が反応して、コバルトシリサイド膜からなる金属シリサイド膜33が形成される。これにより、電極16およびダミー電極DEは、それぞれポリシリコン膜からなる導電膜CF1とコバルトシリサイド膜からなる金属シリサイド膜33との積層構造となる。また、電極23は、ポリシリコン膜からなる導電膜CF2とコバルトシリサイド膜からなる金属シリサイド膜33との積層構造となる。コバルトシリサイド膜からなる金属シリサイド膜33は、電極16、ダミー電極DEおよび電極23の低抵抗化のために形成される。
そして、未反応の金属膜は、半導体基板10上から除去される。なお、本実施の形態1では、金属シリサイド膜33としてコバルトシリサイド膜を形成する例を説明しているが、金属シリサイド膜33として、コバルトシリサイド膜に代えて、例えばニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
以上のようにして、メモリセル形成領域AR1にメモリセルを形成し、容量素子形成領域AR2に本実施の形態1における容量素子を形成することができる。
なお、実施の形態1の第3変形例における半導体装置を製造する場合には、図31を用いて説明する工程では、図11を用いて前述したように、電極16の上面のうちキャップ絶縁膜CP1が形成されている領域では、金属シリサイド膜33が形成されない。
次に、配線工程について図12を参照しながら説明する。図12に示すように、半導体基板10の表面10a上に、層間絶縁膜34を形成する。この層間絶縁膜34は、例えば、酸化シリコン膜から形成され、例えばTEOS(Tetra Ethyl Ortho Silicate)を原料としたCVD法を使用して形成することができる。その後、層間絶縁膜34の表面を、例えばCMP法を使用して平坦化する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜34にコンタクトホールCH1、CH2、CH4を形成する。このとき、メモリセル形成領域AR1では、層間絶縁膜34を貫通してソース領域またはドレイン領域に達するコンタクトホールCH4が形成される。また、容量素子形成領域AR2では、コンタクトホールCH1、CH2が形成される。コンタクトホールCH1は、層間絶縁膜34を貫通し、電極16に達する。また、コンタクトホールCH2は、層間絶縁膜34を貫通し、電極23のうちダミー電極DEの電極16側と反対側の側面に形成された部分に達する。
そして、コンタクトホールCH1、CH2、CH4の底面および内壁を含む層間絶縁膜34上に、チタン/窒化チタン膜を形成する。チタン/窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン/窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
続いて、コンタクトホールCH1、CH2、CH4を埋め込むように、半導体基板10の表面10aの全面に、導電膜としてのタングステン膜を形成する。このタングステン膜は、例えばCVD法を使用して形成することができる。そして、層間絶縁膜34上に形成された不要なチタン/窒化チタン膜およびタングステン膜を例えばCMP法を使用して除去することにより、プラグPG1、PG2、PG4を形成することができる。
このうち、容量素子形成領域AR2では、プラグPG1、PG2が形成される。プラグPG1として、コンタクトホールCH1に埋め込まれた導電膜からなり、電極16と電気的に接続されたプラグPG1が形成される。プラグPG2として、コンタクトホールCH2に埋め込まれた導電膜からなり、電極23と電気的に接続されたプラグPG2が形成される。なお、プラグPG1として、電極16の表面に形成された金属シリサイド膜33と接触したプラグPG1が形成され、プラグPG2として、電極23の表面に形成された金属シリサイド膜33と接触したプラグPG2が形成される。
次に、層間絶縁膜34およびプラグPG1、PG2、PG4上に、例えば、チタン/窒化チタン膜、銅を含有するアルミニウム膜、および、チタン/窒化チタン膜を、順次形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線HL1、HL2、HL4を形成する。配線HL1は、プラグPG1と電気的に接続され、配線HL2は、プラグPG2と電気的に接続され、配線HL4は、プラグPG4と電気的に接続される。さらに、配線の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態1における半導体装置を形成することができる。
<電極とプラグとの接続について>
比較例1および比較例2の半導体装置を、図面を参照して説明する。図32は、比較例1の半導体装置を示す断面図である。図33は、比較例2の半導体装置を示す断面図である。図32および図33は、フラッシュメモリのメモリセルの構造と、アナログ回路などに形成されている容量素子の構造を示す断面図である。
比較例1の半導体装置のうち、メモリセル形成領域AR1における各部分、ならびに、容量素子形成領域AR2における下部電極116、上部電極123、コンタクトホールCH102およびプラグPG102以外の各部分については、実施の形態1の半導体装置の各部分と同様である。また、比較例2の半導体装置のうち、メモリセル形成領域AR1における各部分、ならびに、容量素子形成領域AR2における下部電極116、上部電極123、コンタクトホールCH102およびプラグPG102以外の各部分については、実施の形態1の半導体装置の各部分と同様である。
比較例1の半導体装置では、図示は省略するが、平面視において、下部電極116と上部電極123とは異なる矩形形状をしており、下部電極116と上部電極123とが平面視で重なる重複領域と、下部電極116と上部電極123とが平面視で重ならない非重複領域を有している。すなわち、図32のX軸方向においては、下部電極116の長さが上部電極123の長さより短く、X軸方向と交差するY軸方向(図32の紙面に垂直な方向)においては、下部電極116の長さが上部電極123の長さよりも長くなっている。このように構成された下部電極116と上部電極123が平面的に重なる重複領域に容量素子が形成されていることになる。そして、下部電極116の非重複領域では、下部電極116と電気的に接続するプラグ(図示は省略)が形成されている。また、上部電極123の非重複領域では、層間絶縁膜34を貫通して上部電極123に達するコンタクトホールCH102が形成され、コンタクトホールCH102に埋め込まれた導電膜からなり、上部電極123と電気的に接続されたプラグPG102が形成されている。
図32に示すように、下部電極116は、ポリシリコン膜からなる導電膜CF1と導電膜CF1の表面に形成された金属シリサイド膜33とにより構成されている。一方、上部電極123の段差領域の側壁には絶縁膜からなるサイドウォール129が形成されており、上部電極123の段差領域の表面には金属シリサイド膜33が形成されていない。そのため、段差領域における上部電極123は、高抵抗となり、上部電極123の非重複領域に形成されたプラグPG102を、上部電極123の重複領域と電気的に低抵抗で接続することができないので、プラグPG102と上部電極123とを電気的に低抵抗で接続することができない。
一方、比較例2の半導体装置では、平面視において、下部電極116と上部電極123とは異なる矩形形状をしているが、平面視において上部電極123は下部電極116が形成された領域に内包されるように形成されており、上部電極123は、全面に亘り下部電極116と平面視で重なっている。そのため、比較例2の半導体装置では、下部電極116は、下部電極116と上部電極123とが平面視で重なる重複領域と、下部電極116と上部電極123とが平面視で重ならない非重複領域を有している。そして、下部電極116と電気的に接続されたプラグ(図示は省略)は、下部電極116の非重複領域に形成されているが、上部電極123と電気的に接続されたプラグPG102は、下部電極116との重複領域に形成されている。また、上部電極123の表面全面に金属シリサイド膜33が形成されている。そのため、プラグPG102と上部電極123とを電気的に低抵抗で接続することができる。
しかし、比較例2の半導体装置では、容量素子の厚さは、下部電極116の厚さと容量絶縁膜27の厚さと上部電極123の厚さとの合計になる。また、下部電極116を構成する導電膜CF1の厚さは、コントロールゲート電極15を構成する導電膜CF1の厚さと等しい。そのため、容量素子の上部電極123の上面の高さ位置は、例えばメモリセルにおけるコントロールゲート電極15の上面の高さ位置よりも高く、メモリセルにおけるソース領域またはドレイン領域の上面の高さ位置よりも高い。すなわち、容量素子上の配線HL2の下面から容量素子の上部電極123の上面までの厚さ方向の距離DST1は、メモリセル上の配線HL4の下面からコントロールゲート電極15の上面までの厚さ方向の距離DST2に比べて短く、配線HL4の下面からソース領域またはドレイン領域の上面までの厚さ方向の距離DST3に比べて短い。
したがって、層間絶縁膜34を貫通してソース領域またはドレイン領域に達するコンタクトホールCH4と、層間絶縁膜34を貫通して上部電極123の上面に達するコンタクトホールCH102とを同一の工程で形成する際に、コンタクトホールCH102が上部電極123および容量絶縁膜27を貫通して下部電極116に達することがある。このような場合、コンタクトホールCH102に埋め込まれた導電膜からなるプラグPG102により、上部電極123と下部電極116とが短絡されるおそれがあり、半導体装置の性能を低下させる。
また、半導体装置の微細化に伴って、半導体基板10の上面から配線HL2、HL4の下面までの高さが減少する場合、配線HL4の下面からソース領域またはドレイン領域の上面までの厚さ方向の距離が減少する割合に比べ、配線HL2の下面から上部電極123の上面までの厚さ方向の距離が減少する割合が大きくなる。したがって、コンタクトホールCH102に埋め込まれた導電膜からなるプラグPG102により、上部電極123と下部電極116とが短絡されるおそれがさらに高まり、半導体装置の性能をさらに低下させる。
<本実施の形態の主要な特徴と効果>
一方、本実施の形態1では、コンタクトホールCH2は、層間絶縁膜34を貫通して、電極23のうちダミー電極DEの電極16側と反対側の側面に形成された部分に達する。また、本実施の形態1では、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2は、層間絶縁膜34を貫通して、電極23のうちダミー電極DEの電極16側と反対側の側面に形成された部分と電気的に直接接続されている。電極23のうちダミー電極DEの電極16側と反対側の部分では、ダミー電極DEを芯部としたサイドウォールとしての電極23が形成されている。このような構成により、プラグPG2を、電極23のいずれの部分とも、電極23の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜33を介して電気的に接続することができる。そのため、プラグPG2を、電極23のいずれの部分とも電気的に低抵抗で接続することができる。
また、本実施の形態1では、電極23のうちダミー電極DEの電極16側と反対側の側面に形成された部分は、平面視において電極16と重なっていない。したがって、コンタクトホールCH2が層間絶縁膜34、電極23および容量絶縁膜27を貫通して電極16に達することがなく、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2により、電極23と電極16とが短絡されることもないので、半導体装置の性能を向上させることができる。
なお、図8に示したように、実施の形態1の第2変形例では、電極23のうち電極16の上面に形成されている部分の側面には、絶縁膜からなるサイドウォール29cが形成されている。しかし、図32に示したように、比較例1で、上部電極123の段差領域において、絶縁膜からなるサイドウォール129が形成されている側面の高さに比べると、実施の形態1の第2変形例で、サイドウォール29cが形成されている側面の高さは小さい。そのため、比較例1で、プラグPG102と上部電極123とを電気的に低抵抗で接続することができないことと比べれば、実施の形態1の第2変形例では、プラグPG2と電極23とを電気的により低抵抗で接続することができる。
(実施の形態2)
実施の形態1ではダミー電極DEを形成し、プラグPG2が電極23のうちダミー電極DEの側面に形成された部分と電気的に接続される例(図3参照)を示した。一方、実施の形態2では、ダミー電極DEを形成せず、電極16に開口部OP2を形成し、プラグPG2が電極16に形成された開口部OP2の内部に形成された電極23と電気的に接続される例(後述する図35参照)について説明する。
図34は、実施の形態2における容量素子を示す平面図であり、図35は、実施の形態2における容量素子を示す断面図である。図35は、図34のA−A線に沿った断面図である。図34および図35に示すように、電極16、電極23、プラグPG1およびプラグPG2の配置以外については、本実施の形態2の半導体装置は、実施の形態1の半導体装置と同様にすることができる。
図34および図35に示すように、半導体装置は、素子分離領域11上に形成された導電膜CF1からなる電極16を有するが、実施の形態1と異なり、ダミー電極DE(図3参照)を有しない。一方、半導体装置は、実施の形態1と異なり、電極16を貫通する開口部OP2を有する。そして、半導体装置は、開口部OP2の内部に形成された導電膜CF2、および、電極16の周側面に一体として形成された導電膜CF2からなる電極23を有する。電極23は、例えばポリシリコン膜からなる導電膜CF2と、この導電膜CF2の表面に形成された例えばコバルトシリサイド膜からなる金属シリサイド膜33とから構成されている。
なお、実施の形態1と同様に、電極16と電極23との間には、絶縁膜IF2からなる容量絶縁膜27が形成されている。そして、電極16と電極23と容量絶縁膜27とにより容量素子が形成されている。電極16、電極23および容量絶縁膜27により形成された容量素子を覆うように、層間絶縁膜34が形成されている。層間絶縁膜34には、接続孔としてのコンタクトホールCH1、CH2が形成されている。
コンタクトホールCH1は、層間絶縁膜34を貫通して電極16に達する。プラグPG1は、コンタクトホールCH1に埋め込まれた導電膜からなり、電極16と電気的に直接接続されている。
コンタクトホールCH2は、層間絶縁膜34を貫通して電極23に達する。プラグPG2は、コンタクトホールCH2に埋め込まれた導電膜からなり、電極23と電気的に直接接続されている。このような構成により、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2は、電極23のいずれの部分とも、電極23の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜33を介して電気的に接続することができる。そのため、プラグPG2を電極23のいずれの部分とも電気的に低抵抗で接続することができる。
本実施の形態2でも、電極16と電極23とは、平面視において、異なる領域に形成されている。このような構成により、コンタクトホールCH2が電極23を突き抜けて電極16に達するおそれがなくなり、プラグPG2を介して電極23と電極16とが電気的に短絡することを防止することができる。
好適には、半導体装置は、電極16を貫通する複数の開口部OP2、および、複数の開口部OP2の各々の内部に形成された電極23を有する。この複数の開口部OP2は、Y軸方向にそれぞれ延在し、かつ、X軸方向に配列されている。このように、電極16を貫通する複数の開口部OP2、および、複数の開口部OP2の各々の内部に形成された電極23を有することで、電極16の側面と対向する電極23の側面の面積が大きくなるので、容量素子の容量を容易に増加させることができる。
なお、実施の形態1と同様に、導電膜CF1をパターニングする際に開口部OP2が導電膜CF1を貫通しないようにすることは、実施の形態2および実施の形態2の各変形例にも適用可能である。このとき、半導体装置は、電極16に形成された開口部OP2を有することになる。
<容量素子の第1変形例>
図36は、実施の形態2の第1変形例における容量素子を示す平面図であり、図37は、実施の形態2の第1変形例における容量素子を示す断面図である。図37は、図36のA−A線に沿った断面図である。
本第1変形例における容量素子は、電極23が、電極16を貫通する開口部OP2の内部、および、電極16の周側面のみならず、電極16の上面の一部の領域にも形成されている点で、図34および図35を用いて説明した実施の形態2における容量素子と異なる。それ以外の点については、実施の形態2における容量素子と同様である。
図36に示すように、電極16は、平面視において、矩形形状を有し、一体として形成されている。なお、本第1変形例でも、実施の形態2と同様に、ダミー電極DE(図3参照)は、形成されていない。
電極23は、開口部OP2の内部、および、電極16の周側面に加え、電極16の上面の一部の領域にも形成されている。さらに、電極23のうち電極16の上面に形成されている部分の側面には、絶縁膜からなるサイドウォール29cが形成されている。
本第1変形例では、コンタクトホールCH2は、平面視において、開口部OP2と重なる領域で、層間絶縁膜34を貫通して電極23に達する。また、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2は、平面視において、開口部OP2と重なる領域で、電極23と電気的に接続される。これにより、コンタクトホールCH2が層間絶縁膜34を貫通し、電極23をオーバーエッチングした場合でも、コンタクトホールCH2が容量絶縁膜27を貫通して電極16に達することを防止することができる。したがって、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2により、電極16と電極23とが短絡されることを防止することができるので、半導体装置の性能を向上させることができる。
本第1変形例でも、実施の形態2と同様に、プラグPG2を電極23のいずれの部分とも電気的に低抵抗で接続することができ、電極16と電極23とが電気的に短絡することを防止でき、コンタクトホールCH2を容易に位置合わせすることができる。
一方、本第1変形例では、実施の形態2に比べ、電極16の上面と電極23の下面とが対向するため、容量素子の容量を容易に増加させることができる。
次に、電極23を構成する導電膜CF2の厚さの、開口部OP2の開口幅に対する比率を変更した場合について説明する。
図38は、さらに別の例における容量素子を示す平面図であり、図39および図40は、さらに別の例における容量素子を示す断面図である。図39および図40は、図38のA−A線に沿った断面図である。
なお、図38〜図40に示す例では、電極16を貫通する開口部OP2が2つ形成されている場合について説明する。
開口部OP2の開口幅を開口幅WT1とし、電極23を構成する導電膜CF2の厚さを厚さTH1とする。そして、図39に示す例では、下記式(1)
WT1≦2×TH1 式(1)
とする。このとき、図39に示すように、開口部OP2の内部を導電膜CF2により埋め込むことができる。このように開口部OP2の内部が導電膜CF2により埋め込まれる場合には、平面視において、開口部OP2と重なる領域で、層間絶縁膜34を貫通して電極23に達するコンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2は、平面視において、開口部OP2と重なる領域で、電極23と電気的に接続される。これにより、コンタクトホールCH2が層間絶縁膜34を貫通し、電極23をオーバーエッチングした場合でも、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2により、電極16と電極23とが短絡されることを防止することができるので、半導体装置の性能を向上させることができる。
なお、図39では、開口部OP2の開口幅WT1を、開口部OP2の側面に容量絶縁膜27が形成された状態での開口幅として示している(図40においても同様)。
一方、開口幅WT1および導電膜の厚さTH1が式(1)を満たさない場合でも、図40に示すように、導電膜CF2の隙間をさらに絶縁膜からなるサイドウォール29dにより埋め込むことができる。ここで、サイドウォール29dを構成する絶縁膜の厚さを、サイドウォール29cを構成する絶縁膜の厚さと等しい厚さTH2とする。このとき、図40に示す例では、下記式(2)
2×TH1<WT1≦2×(TH1+TH2) 式(2)
とする。このとき、図40に示すように、導電膜CF2は、開口部OP2の側面および底面に形成されており、サイドウォール29dを構成する絶縁膜は、開口部OP2の内部で導電膜CF2上に形成されているため、開口部OP2の内部を、導電膜CF2を介してサイドウォール29dにより埋め込むことができる。開口部OP2の内部が導電膜CF2を介してサイドウォール29dにより埋め込まれる場合でも、平面視において、開口部OP2と重なる領域で、層間絶縁膜34を貫通して電極23に達するコンタクトホールCH2に埋め込まれたプラグPG2は、平面視において、開口部OP2と重なる領域で、電極23と電気的に接続される。これにより、コンタクトホールCH2が層間絶縁膜34を貫通し、電極23をオーバーエッチングした場合でも、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2により、電極16と電極23とが短絡されることを防止することができるので、半導体装置の性能を向上させることができる。
<容量素子の第2変形例>
図41は、実施の形態2の第2変形例における容量素子を示す平面図であり、図42は、実施の形態2の第2変形例における容量素子を示す断面図である。図42は、図41のA−A線に沿った断面図である。
本第2変形例の容量素子は、電極16の上面の一部の領域に、キャップ絶縁膜CP1が形成されている点で、図34および図35を用いて説明した実施の形態2の半導体装置と異なる。それ以外の点については、実施の形態2における容量素子と同様である。
図41および図42に示すように、電極16のうち開口部OP2を囲む領域に位置する部分の上には、キャップ絶縁膜CP1が形成されている。キャップ絶縁膜CP1は、例えば窒化シリコン膜などの絶縁膜IF3からなる。
なお、電極16の上面のうちキャップ絶縁膜CP1が形成されている領域では、金属シリサイド膜33が形成されていない。一方、電極16の上面のうちプラグPG1の付近の領域には、金属シリサイド膜33が形成されているが、キャップ絶縁膜CP1は形成されていない。
本第2変形例も、実施の形態2と同様に、プラグPG2を電極23のいずれの部分とも電気的に低抵抗で接続することができ、プラグPG2により電極16と電極23とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができる。
一方、本第2変形例では、電極16のうち、平面視において、容量絶縁膜27を介して電極23と接する領域がキャップ絶縁膜CP1で覆われている。したがって、本第2変形例では、実施の形態2に比べ、隣り合う電極16と電極23とが電気的に短絡することを、より確実に防止できる。
<半導体装置の製造方法>
本実施の形態2の半導体装置の製造方法については、実施の形態1において、図14〜図16、図20〜図22、図25〜図31、および、図12を用いて説明した工程と同様の工程を行うことができる。
しかし、本実施の形態2では、図16を用いて説明した工程と同様の工程において、導電膜CF1をパターニングする際に、開口部OP2(図35参照)を形成する。また、図20を用いて説明した工程と同様の工程において、開口部OP2の内部、および、電極16の表面を含めて半導体基板10上に、絶縁膜IF2を形成する。また、図22を用いて説明した工程と同様の工程において、導電膜CF2をエッチバックすることで、開口部OP2の内部、および、電極16の周側面に、絶縁膜IF2を介して導電膜CF1を残す。また、図12を用いて説明した工程と同様の工程において、コンタクトホールCH2は、平面視において、開口部OP2と重なる領域で、層間絶縁膜34を貫通して、開口部OP2の内部に形成された電極23に達するように形成され、プラグPG2は、開口部OP2の内部に形成された電極23と電気的に接続される。
<本実施の形態の主要な特徴と効果>
本実施の形態2では、電極16を貫通する開口部OP2の内部に電極23が形成されている。そして、本実施の形態2では、実施の形態1と同様に、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2は、層間絶縁膜34を貫通して、開口部OP2の内部に形成された電極23と電気的に直接接続されている。開口部OP2の内部に形成された電極23の表面には、金属シリサイド膜33が形成されている。このような構成により、プラグPG2を、開口部OP2の内部に形成された電極23のいずれの部分とも、電極23の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜33を介して電気的に接続することができる。そのため、プラグPG2を、開口部OP2の内部に形成された電極23のいずれの部分とも電気的に低抵抗で接続することができる。
また、本実施の形態2では、開口部OP2の内部に形成された電極23は、平面視において電極16と重なっていない。したがって、コンタクトホールCH2が層間絶縁膜34、電極23および容量絶縁膜27を貫通して電極16に達することがなく、コンタクトホールCH2に埋め込まれた導電膜からなるプラグPG2により、電極23と電極16とが短絡されることもないので、半導体装置の性能を向上させることができる。
(実施の形態3)
実施の形態1ではダミー電極DEを形成し、プラグPG2が電極23のうちダミー電極DEの側面に形成された部分と電気的に接続される例(図3参照)を示した。一方、実施の形態3では、ダミー電極DEを形成せず、プラグPG3が電極23のうち隣り合う線部LP1の間に位置する部分と電気的に接続される例(後述する図43参照)について説明する。
図43は、実施の形態3における容量素子を示す平面図である。なお、図43のA−A線に沿った断面図は、図5を用いて説明した実施の形態1の第1変形例における容量素子の断面図と同一である。図43および図5に示すように、ダミー電極DE(図3参照)が形成されていない点以外については、本実施の形態3における容量素子は、実施の形態1の第1変形例における容量素子と同様にすることができる。
したがって、本実施の形態3では、実施の形態1の第1変形例におけるプラグPG2(図4参照)が形成されておらず、プラグPG1およびプラグPG3のみが形成されている。
本実施の形態3も、実施の形態1と同様に、プラグPG3を電極23のうち隣り合う線部LP1の間に位置する部分と電気的に低抵抗で接続することができ、電極16と電極23とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができる。
一方、本実施の形態3では、実施の形態1の第1変形例と同様に、実施の形態1に比べ、線部LP1の幅が大きくなるものの、プラグPG1を線部と電気的に直接接続することができるので、プラグPG1を電極16と電気的にさらに低抵抗で接続することができる。
なお、実施の形態1と同様に、導電膜CF1をパターニングする際に、隣り合う線部LP1の間に形成される開口部OP1(図6参照)が導電膜CF1を貫通しないようにすることは、実施の形態3および実施の形態3の各変形例にも適用可能である。このとき、電極16は、図6に示したように、隣り合う線部LP1の底部同士を接続する接続部CN1を含む。
<容量素子の第1変形例>
図44は、実施の形態3の第1変形例における容量素子を示す平面図である。なお、図44のA−A線に沿った断面図は、図5を用いて説明した実施の形態1の第1変形例における容量素子の断面図と同一である。
本第1変形例における容量素子は、線部LP2が設けられており、複数のプラグPG1が、複数の線部LP1の各々のみならず、線部LP2とも電気的に直接接続されている点で、図43を用いて説明した実施の形態3における容量素子と異なる。それ以外の点については、実施の形態3における容量素子と同様である。
図44に示すように、電極16は、複数の線部LP1および線部LP2を含む。複数の線部LP1は、平面視において、Y軸方向にそれぞれ延在し、かつ、X軸方向に配列されている。線部LP2は、平面視において、X軸方向に延在し、かつ、複数の線部LP1のY軸方向の一方の側の端部と接続されている。このような構成により、複数の線部LP1は、線部LP2を介して互いに電気的に接続されており、複数の線部LP1および線部LP2を含む電極16は、平面視において、櫛状の形状を有する。
コンタクトホールCH1は、層間絶縁膜34(図5参照)を貫通して複数の線部LP1のみならず、線部LP2に達する。プラグPG1は、コンタクトホールCH1に埋め込まれた導電膜からなり、複数の線部LP1のみならず、線部LP2と電気的に直接接続されている。
本第1変形例も、実施の形態3と同様に、プラグPG3を電極23のいずれの部分とも電気的に低抵抗で接続することができ、電極16と電極23とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができる。
一方、本第1変形例では、実施の形態3に比べ、電極16の側面と対向する電極23の側面の面積が増加するので、容量素子の容量を容易に増加させることができる。また、本第1変形例では、実施の形態3に比べ、電極16と電気的に直接接続されるプラグPG1の数が増加するので、プラグPG1を電極16と電気的にさらに低抵抗で接続することができる。
<容量素子の第2変形例>
図45は、実施の形態3の第2変形例における容量素子を示す平面図であり、図46は、実施の形態3の第2変形例における容量素子を示す断面図である。図46は、図45のA−A線に沿った断面図である。
本第2変形例の容量素子は、電極16の上面の一部の領域に、キャップ絶縁膜CP1が形成されている点で、図44および図5を用いて説明した実施の形態3の第1変形例における容量素子と異なる。それ以外の点については、実施の形態3の第1変形例における容量素子と同様である。
図45および図46に示すように、線部LP1上、および、線部LP2の一部の上、すなわち電極16の一部の上には、少なくとも、平面視において、容量絶縁膜27を介して電極23と接する領域に、キャップ絶縁膜CP1が形成されている。キャップ絶縁膜CP1は、例えば窒化シリコン膜などの絶縁膜IF3からなる。
なお、線部LP1の上面のうちキャップ絶縁膜CP1が形成されている領域では、金属シリサイド膜33が形成されていない。一方、線部LP2の上面のうちプラグPG1の付近の領域では、金属シリサイド膜33が形成されているが、キャップ絶縁膜CP1は形成されていない。
また、本第2変形例では、線部LP1上には金属シリサイド膜33が形成されていないため、プラグPG1は、線部LP1とは電気的に直接接続されておらず、線部LP2と電気的に直接接続されている。
本第2変形例も、実施の形態3の第1変形例と同様に、プラグPG3を電極23のいずれの部分とも電気的に低抵抗で接続することができ、プラグPG3により電極16と電極23とが電気的に短絡することを防止でき、容量素子の容量を容易に増加させることができる。
一方、本第2変形例では、電極16のうち、平面視において、容量絶縁膜27を介して電極23と接する領域が、キャップ絶縁膜CP1で覆われている。したがって、本第2変形例では、実施の形態3の第1変形例に比べ、隣り合う電極16と電極23とが電気的に短絡することを、より確実に防止できる。
<半導体装置の製造方法>
本実施の形態3の半導体装置の製造方法については、実施の形態1において、図14〜図16、図20〜図22、図25〜図31、および、図12を用いて説明した工程と同様の工程を行うことができる。
しかし、本実施の形態3では、図16を用いて説明した工程と同様の工程において、導電膜CF1をパターニングする際に、ダミー電極DE(図16参照)を形成せず、Y軸方向にそれぞれ延在し、かつ、X軸方向に配列された複数の線部LP1(図43参照)を含む電極16を導電膜CF1により形成する。また、図20を用いて説明した工程と同様の工程において、ダミー電極DE(図16参照)が形成されていないので、電極16の表面を含めて半導体基板10上に、絶縁膜IF2を形成する。また、図22を用いて説明した工程と同様の工程において、ダミー電極DE(図22参照)が形成されていないので、導電膜CF2をエッチバックすることで、電極16の周側面に、絶縁膜IF2を介して導電膜CF1を残す。また、図12を用いて説明した工程と同様の工程において、コンタクトホールCH3は、層間絶縁膜34を貫通して、電極23のうち隣り合う線部LP1の間に位置する部分に達するように形成され、プラグPG3は、電極23のうち隣り合う線部LP1の間に位置する部分と電気的に接続される。
<本実施の形態の主要な特徴と効果>
本実施の形態3では、実施の形態1と同様に、コンタクトホールCH3に埋め込まれた導電膜からなるプラグPG3は、層間絶縁膜34を貫通して、電極23のうち隣り合う線部LP1の間に位置する部分と電気的に直接接続されている。電極23のうち隣り合う線部LP1の間に位置する部分には、金属シリサイド膜33が形成されている。このような構成により、プラグPG3を、電極23のいずれの部分とも、電極23の表面に形成されている電気抵抗が相対的に小さい金属シリサイド膜33を介して電気的に接続することができる。そのため、プラグPG3を、電極23のいずれの部分とも電気的に低抵抗で接続することができる。
また、本実施の形態3では、電極23は、平面視において電極16と重なっていない。したがって、コンタクトホールCH3が層間絶縁膜34、電極23および容量絶縁膜27を貫通して電極16に達することがなく、コンタクトホールCH3に埋め込まれた導電膜からなるプラグPG3により、電極23と電極16とが短絡されることもないので、半導体装置の性能を向上させることができる。
(実施の形態4)
実施の形態1では、素子分離領域上に1つの容量素子を形成する例を示したが、実施の形態4では、導電性の半導体基板上に複数の容量素子を形成する構成について説明する。
本実施の形態4における容量素子の平面配置は、図2を用いて説明した実施の形態1における容量素子の平面配置と同様である。本実施の形態4と実施の形態1との相違点は断面図に現れる。
図47は、実施の形態4における容量素子の断面図である。図47は、図2のA−A線に沿った断面図に相当する。
図47に示すように、半導体基板10には素子分離領域11が形成されており、この素子分離領域11で挟まれた活性領域に容量素子が形成されている。すなわち、本実施の形態4の半導体装置は、半導体基板10を電極とする下部電極と、半導体基板10上に形成された絶縁膜IF1からなる容量絶縁膜14と、容量絶縁膜14上に形成された電極16からなる上部電極とを有する。そして、半導体基板10を電極とする下部電極と、容量絶縁膜14と、電極16からなる上部電極とにより、第1容量素子が形成されている。
また、実施の形態1と同様に、電極16と容量絶縁膜27と電極23とにより第2容量素子が形成されている。
なお、図示は省略するが、半導体基板10を電極とする下部電極と、容量絶縁膜27と、電極23からなる上部電極とにより、第3容量素子を形成することもできる。
本実施の形態4における半導体装置の製造方法は、素子分離領域11で挟まれた活性領域としての半導体基板10上に容量素子を形成する点以外は、実施の形態1における容量素子の製造方法と同様である。
本実施の形態4では、第1容量素子と第2容量素子とが形成されている。したがって、第1容量素子と第2容量素子とを並列に接続することにより、実施の形態1と同等の占有面積で容量値の大きな容量素子を形成することができる。第1容量素子と第2容量素子とを並列に接続することは、半導体基板10と電極23とを同電位にすることにより実現できる。
なお、本実施の形態4では、実施の形態1の容量素子を、素子分離領域11上でなく、素子分離領域11に挟まれた半導体基板10上に形成した。しかし、本実施の形態4は、実施の形態1も含め、各実施の形態およびその実施の形態の各変形例における容量素子を、素子分離領域11上でなく、素子分離領域11に挟まれた半導体基板10上に形成する場合にも適用可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は少なくとも以下の実施の形態を含む。
〔付記1〕
(a)半導体基板上に、第1導電膜を形成する工程、
(b)前記第1導電膜をパターニングし、前記第1導電膜からなる第1電極を形成し、前記第1導電膜からなる第1ダミー電極を前記第1電極と離れて形成する工程、
(c)前記第1電極の表面および前記第1ダミー電極の表面を含めて前記第1半導体基板上に、第1絶縁膜を形成する工程、
(d)前記第1絶縁膜上に、第2導電膜を形成する工程、
(e)前記第2導電膜をエッチバックすることで、前記第1電極と前記第1ダミー電極との間、前記第1電極の周側面、および、前記第1ダミー電極の周側面に、前記第1絶縁膜を介して前記第2導電膜を残して第2電極を形成する工程、
(f)前記第2電極に覆われていない部分の前記第1絶縁膜を除去し、前記第1電極と前記第2電極との間の前記第1絶縁膜からなる第1容量絶縁膜を形成する工程、
(g)前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように層間絶縁膜を形成する工程、
(h)前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、前記層間絶縁膜を貫通して、前記第2電極のうち前記第1ダミー電極の前記第1電極側と反対側の側面に形成された第1部分に達する第2接続孔とを形成する工程、
(i)前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極を形成し、前記第2接続孔に埋め込まれた前記第3導電膜からなり、前記第2電極のうち前記第1部分と電気的に接続された第2接続電極を形成する工程、
を有し、
前記(f)工程では、前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成される、半導体装置の製造方法。
〔付記2〕
付記1記載の半導体装置の製造方法において、
前記(e)工程では、前記第2導電膜をパターニングおよびエッチバックすることで、前記第1電極と前記第1ダミー電極との間、前記第1電極の周側面、前記第1ダミー電極の周側面、および、前記第1電極の上面の一部の領域に、前記第1絶縁膜を介して前記第2導電膜を残して前記第2電極を形成する、半導体装置の製造方法。
〔付記3〕
付記1記載の半導体装置の製造方法において、
(j)前記(f)工程の後、前記(g)工程の前に、前記第1導電膜の表面に第1金属シリサイド膜を形成し、前記第2導電膜の表面に第2金属シリサイド膜を形成する工程、
を有し、
前記(i)工程では、前記第1金属シリサイド膜と接触した前記第1接続電極を形成し、前記第2金属シリサイド膜と接触した前記第2接続電極を形成する、半導体装置の製造方法。
〔付記4〕
付記1記載の半導体装置の製造方法において、
(k)前記(a)工程の前、前記半導体基板の第1主面側の第1領域、および、前記半導体基板の前記第1主面側の第2領域で、前記半導体基板の前記第1主面に、第2絶縁膜を形成する工程、
を有し、
前記(a)工程では、前記第1領域および前記第2領域で、前記第2絶縁膜上に、前記第1導電膜を形成し、
前記(b)工程では、前記第1領域および前記第2領域で、前記第1導電膜および前記第2絶縁膜をパターニングし、前記第1領域で、前記第1電極および前記第1ダミー電極を形成し、前記第2領域で、前記第1導電膜からなる第1ゲート電極、および、前記第1ゲート電極と前記半導体基板との間の前記第2絶縁膜からなる第1ゲート絶縁膜を形成し、
前記(c)工程では、前記第1領域および前記第2領域で、前記第1電極の表面、前記第1ダミー電極の表面および前記第1ゲート電極の表面を含めて前記第1半導体基板上に、前記第1絶縁膜を形成し、
前記(d)工程では、前記第1領域および前記第2領域で、前記第1絶縁膜上に、前記第2導電膜を形成し、
前記(e)工程では、前記第1領域および前記第2領域で前記第2導電膜をエッチバックすることで、前記第1領域で、前記第2電極を形成し、前記第2領域で、前記第1ゲート電極の側面に前記第1絶縁膜を介して前記第2導電膜を残して第2ゲート電極を形成し、
前記(f)工程では、前記第1領域および前記第2領域で、前記第2電極および前記第2ゲート電極のいずれにも覆われていない部分の前記第1絶縁膜を除去し、前記第1領域で、前記第1容量絶縁膜を形成し、前記第2領域で、前記第1ゲート電極と前記第2ゲート電極との間の前記第1絶縁膜、および、前記第2ゲート電極と前記半導体基板との間の前記第1絶縁膜からなる第2ゲート絶縁膜を形成し、
(l)前記(f)工程の後、前記(g)工程の前に、前記第2領域で、前記第1ゲート電極および前記第2ゲート電極に整合してソース領域およびドレイン領域を前記半導体基板に形成する工程、
を有し、
前記(g)工程では、前記第1領域および前記第2領域で、前記第1電極、前記第2電極、前記第1容量絶縁膜、前記第1ゲート電極、前記第2ゲート電極、前記第2ゲート絶縁膜、前記ソース領域および前記ドレイン領域を覆うように前記層間絶縁膜を形成し、
前記(h)工程では、前記第1領域で、前記第1接続孔と前記第2接続孔とを形成し、前記第2領域で、前記層間絶縁膜を貫通して前記ソース領域に達する第3接続孔と、前記層間絶縁膜を貫通して前記ドレイン領域に達する第4接続孔とを形成し、
前記(i)工程では、前記第1領域で、前記第1接続電極と前記第2接続電極とを形成し、前記第2領域で、前記第3接続孔に埋め込まれた前記第3導電膜からなり、前記ソース領域と電気的に接続された第3接続電極を形成し、前記第4接続孔に埋め込まれた前記第3導電膜からなり、前記ドレイン領域と電気的に接続された第4接続電極を形成し、
前記(l)工程では、前記第1ゲート絶縁膜と前記第1ゲート電極と前記第2ゲート電極と前記第2ゲート絶縁膜とによりメモリセルが形成される、半導体装置の製造方法。
〔付記5〕
付記1記載の半導体装置の製造方法において、
(m)前記(a)工程の前に、前記半導体基板に素子分離領域を形成する工程、
を有し、
前記(a)工程では、前記素子分離領域上に、前記第1導電膜を形成する、半導体装置の製造方法。
〔付記6〕
(a)半導体基板上に、第1導電膜を形成する工程、
(b)前記第1導電膜をパターニングし、前記第1導電膜からなる第1電極と、前記第1電極を貫通する第1開口部とを形成する工程、
(c)前記第1開口部の内部および前記第1電極の表面を含めて前記第1半導体基板上に、第1絶縁膜を形成する工程、
(d)前記第1絶縁膜上に、第2導電膜を形成する工程、
(e)前記第2導電膜をエッチバックすることで、前記第1開口部の内部、および、前記第1電極の周側面に、前記第1絶縁膜を介して前記第2導電膜を残して第2電極を形成する工程、
(f)前記第2電極に覆われていない部分の前記第1絶縁膜を除去し、前記第1電極と前記第2電極との間の前記第1絶縁膜からなる第1容量絶縁膜を形成する工程、
(g)前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように層間絶縁膜を形成する工程、
(h)前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、前記層間絶縁膜を貫通して前記第2電極に達する第2接続孔とを形成する工程、
(i)前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極を形成し、前記第2接続孔に埋め込まれた前記第3導電膜からなり、前記第2電極と電気的に接続された第2接続電極を形成する工程、
を有し、
前記(f)工程では、前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成される、半導体装置の製造方法。
〔付記7〕
(a)半導体基板上に、第1導電膜を形成する工程、
(b)前記第1導電膜をパターニングし、前記第1導電膜からなる第1電極を形成する工程、
(c)前記第1電極の表面を含めて前記第1半導体基板上に、第1絶縁膜を形成する工程、
(d)前記第1絶縁膜上に、第2導電膜を形成する工程、
(e)前記第2導電膜をエッチバックすることで、前記第1電極の周側面に、前記第1絶縁膜を介して前記第2導電膜を残して第2電極を形成する工程、
(f)前記第2電極に覆われていない部分の前記第1絶縁膜を除去し、前記第1電極と前記第2電極との間の前記第1絶縁膜からなる第1容量絶縁膜を形成する工程、
(g)前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように層間絶縁膜を形成する工程、
(h)前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、前記層間絶縁膜を貫通して前記第2電極に達する第2接続孔とを形成する工程、
(i)前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極を形成し、前記第2接続孔に埋め込まれた前記第3導電膜からなり、前記第2電極と電気的に接続された第2接続電極を形成する工程、
を有し、
前記(f)工程では、前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成され、
前記(b)工程では、平面視において、第1方向にそれぞれ延在し、かつ、前記第1方向と交差する第2方向に配列された複数の第1線部を含む前記第1電極を前記第1導電膜により形成する、半導体装置の製造方法。
〔付記8〕
半導体基板と、
前記半導体基板上に形成された第1導電膜からなる第1電極と、
前記半導体基板上に前記第1電極と離れて形成され、前記第1導電膜と同層の第2導電膜からなる第1ダミー電極と、
前記第1電極と前記第1ダミー電極との間、前記第1電極の周側面、および、前記第1ダミー電極の周側面に形成された第3導電膜からなる第2電極と、
前記第1電極と前記第2電極との間に形成された第1絶縁膜からなる第1容量絶縁膜と、
前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、
前記層間絶縁膜を貫通して、前記第2電極のうち前記第1ダミー電極の前記第1電極側と反対側の側面に形成された第1部分に達する第2接続孔と、
前記第1接続孔に埋め込まれた第4導電膜からなり、前記第1電極と電気的に接続された第1接続電極と、
前記第2接続孔に埋め込まれた第5導電膜からなり、前記第2電極のうち前記第1部分と電気的に接続された第2接続電極と、
を有し、
前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成されており、
前記第1電極は、
平面視において、第1方向にそれぞれ延在し、かつ、前記第1方向と交差する第2方向に配列された複数の第1線部と、
隣り合う前記第1線部の底部同士を接続する接続部と、
を含み、
前記第1ダミー電極は、平面視において、前記第2方向に延在し、かつ、前記複数の第1線部の前記第1方向の一方の側に配置されている、半導体装置。
〔付記9〕
半導体基板と、
前記半導体基板上に形成された第1導電膜からなる第1電極と、
前記第1電極に形成された第1開口部と、
前記第1開口部の内部、および、前記第1電極の周側面に形成された第2導電膜からなる第2電極と、
前記第1電極と前記第2電極との間に形成された第1絶縁膜からなる第1容量絶縁膜と、
前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、
前記層間絶縁膜を貫通して、前記第2電極のうち前記第1開口部の内部に形成された第1部分に達する第2接続孔と、
前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極と、
前記第2接続孔に埋め込まれた第4導電膜からなり、前記第2電極のうち前記第1部分と電気的に接続された第2接続電極と、
を有し、
前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成されている、半導体装置。
〔付記10〕
半導体基板と、
前記半導体基板上に形成された第1導電膜からなる第1電極と、
前記第1電極の周側面に形成された第2導電膜からなる第2電極と、
前記第1電極と前記第2電極との間に形成された第1容量絶縁膜と、
前記第1電極、前記第2電極および前記第1容量絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記第1電極に達する第1接続孔と、
前記層間絶縁膜を貫通して前記第2電極に達する第2接続孔と、
前記第1接続孔に埋め込まれた第3導電膜からなり、前記第1電極と電気的に接続された第1接続電極と、
前記第2接続孔に埋め込まれた第4導電膜からなり、前記第2電極と電気的に接続された第2接続電極と、
を有し、
前記第1電極と前記第2電極と前記第1容量絶縁膜とにより第1容量素子が形成されており、
前記第1電極は、
平面視において、第1方向にそれぞれ延在し、かつ、前記第1方向と交差する第2方向に配列された複数の第1線部と、
隣り合う前記第1線部の底部同士を接続する接続部と、
を含む、半導体装置。