JP2008226998A - 半導体集積回路 - Google Patents

Abstract

【課題】単位面積当たりの容量を大きくする。
【解決手段】半導体集積回路であって、第１の電極と、半導体基板上に形成され、第２の電極を有するトランジスタと、同一の配線層に形成された第３及び第４の電極とを有する。前記第１の電極は、前記トランジスタを構成する拡散領域と接続されている。前記第２の電極は、前記トランジスタのゲートを構成している。前記第３及び第４の電極は、いずれも櫛形の形状を有しており、それぞれの少なくとも一部が前記トランジスタと重なるように形成されている。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、容量素子を有する半導体集積回路に関する。

近年における半導体プロセスの進歩は目覚しく、年々半導体集積回路はチップ面積を縮小化してきている。レイアウト上の配線間ピッチ、トランジスタピッチの縮小化に伴い、デジタル回路の高密度化は実現されているが、アナログ回路については、面積縮小化を実現することが困難である。アナログ回路においては、要求される特性や精度を満たすために、ある程度のサイズの容量、抵抗、及びトランジスタが必要であるからである。このため、チップ全体に占めるアナログ回路の面積の割合が増大し、低コスト化の妨げになってきている。

そこで、アナログ回路に占める容量のレイアウト面積を減らすため、近年の配線間ピッチの縮小化に伴い、配線間容量を使用した容量素子が使われるようになって来た。例えば、２つの櫛形の電極を用いた容量素子が知られている（例えば、特許文献１参照）。
特開昭６１−２６３２５１号公報（第１図）

このような容量素子をアナログ回路に適用すると、回路面積の縮小化は可能である。しかし、大幅な縮小化はできず、アナログ回路の面積縮小化が難しいことに変わりはない。

また、ローパスフィルタや、オペアンプ等で必要とされる数10ｐＦ〜数100ｐＦ程度の大きな容量を得るためには、ＭＯＳ（metal oxide semiconductor）トランジスタのゲート酸化膜を利用した容量素子が一般に用いられている。しかし、その面積は、近年の微細化された回路においては無視することができない大きさである。

本発明は、半導体集積回路において、単位面積当たりの容量を大きくすることを目的とする。

前記課題を解決するため、本発明に係る半導体集積回路は、半導体基板上に形成されたトランジスタと、櫛形の形状を有する２つの電極とを備えるようにしたものである。

より具体的には、本発明に係る半導体集積回路は、第１の電極と、半導体基板上に形成され、第２の電極を有するトランジスタと、同一の配線層に形成された第３及び第４の電極とを有する。前記第１の電極は、前記トランジスタを構成する拡散領域と接続されており、前記第２の電極は、前記トランジスタのゲートを構成し、前記第３及び第４の電極は、いずれも櫛形の形状を有しており、それぞれの少なくとも一部が前記トランジスタと重なるように形成されている。

これによると、トランジスタに生じる容量と、このトランジスタに少なくとも一部が重なるように形成された第３の電極と第４の電極との間に生じる容量とを利用できるので、単位面積当たりの容量を大きくすることができる。

また、本発明に係る他の半導体集積回路は、第１〜第３のノードに接続された容量回路と、前記第１のノードと前記第３のノードとの間に接続されたスイッチ回路と、前記第１のノードと前記第２のノードとの間の電圧が低いときに導通するように、前記スイッチ回路を制御するスイッチ制御回路とを有する。前記容量回路は、ソース及びドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続されたトランジスタと、同一の配線層に形成され、前記第２及び第３のノードにそれぞれ接続された櫛形の形状の２つの電極とを有する。

これによると、スイッチ回路を備えているので、第１のノードと第２のノードとの間の容量の特性を制御することができる。

本発明によれば、容量素子を有する半導体集積回路の面積を大きく削減することができる。また、配線間容量とトランジスタに生じる容量とを組み合せられるので、容量素子としての特性を要求される特性に合わせることが容易になる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体集積回路の構成を示すレイアウト図である。図２は、図１の半導体集積回路のａ−ａ’間の断面図である。図３は、図１の半導体集積回路と等価な回路を示す回路図である。

図１の半導体集積回路は、ｐ形半導体基板１０１と、ｎ形拡散領域１０２と、ゲート酸化膜１０６と、第１の電極としての配線１１２，１１３，１２２，１２３，１３２，１３３と、第２の電極としてのポリシリコンゲート１０４と、第３の電極としての櫛形電極１１６，１２６，１３６と、第４の電極としての櫛形電極１１８，１２８，１３８とを備えている。

半導体基板１０１内に拡散領域１０２が形成されている。半導体基板１０１の上であって、図１における拡散領域１０２の内側に、ゲート酸化膜１０６が形成されている。ゲート酸化膜１０６の上には、ポリシリコンゲート１０４が形成されている。図示されていないが、半導体基板１０１と拡散領域１０２とは、電気的に接続され、ほぼ同電位になっている。半導体基板１０１、拡散領域１０２、ポリシリコンゲート１０４、及びゲート酸化膜１０６は、図３のようにＭＯＳトランジスタを構成しており、ノードＡとノードＢとの間の容量（ＭＯＳ容量と称する）として機能する。

ここでは、拡散領域１０２は、櫛形電極１３６の下においても分断されていないものとし、拡散領域１０２がこのように構成されている場合も、ＭＯＳトランジスタに含めることとする。拡散領域１０２の左半分がこのＭＯＳトランジスタのソース、拡散領域１０２の右半分がこのＭＯＳトランジスタのドレインであるとする。

拡散領域１０２の上方には、第１金属配線層の配線１１２，１１３、第２金属配線層の配線１２２，１２３、第３金属配線層の配線１３２，１３３が形成されている。配線１１２，１２２，１３２は、いずれも、図１に示されているようなほぼ同一の形状を有している。配線１１３，１２３，１３３は、いずれも、図１に示されているようなほぼ同一の形状を有している。

拡散領域１０２やポリシリコンゲート１０４と第１金属配線層との間、第１金属配線層と第２金属配線層との間、第２金属配線層と第３金属配線層との間には、絶縁膜が存在している。配線１１２，１２２，１３２及び拡散領域１０２の間は、複数のコンタクトビア１５２で接続されている。配線１１３，１２３，１３３及び拡散領域１０２の間も、複数のコンタクトビア１５２で接続されている。

ポリシリコンゲート１０４に重なるように、第１金属配線層の櫛形電極１１６，１１８、第２金属配線層の櫛形電極１２６，１２８、第３金属配線層の櫛形電極１３６，１３８が形成されている。櫛形電極１１６，１２６，１３６は、いずれも、図１に示されているようなほぼ同一の櫛形の形状を有している。櫛形電極１１６，１２６，１３６は、ビア１６６によって相互に接続されている（ノードＣ）。櫛形電極１１８，１２８，１３８は、いずれも、図１に示されているようなほぼ同一の櫛形の形状を有している。櫛形電極１１８，１２８，１３８は、ビア１６８によって相互に接続されている（ノードＤ）。

図１において、櫛形電極１３６の歯の部分と、櫛形電極１３８の歯の部分とは、ほぼ並行に、かつ交互に配置されている。このため、櫛形電極１３６と櫛形電極１３８との間には、配線間容量が生じている。櫛形電極１１６の歯の部分と、櫛形電極１１８の歯の部分も、ほぼ並行に、かつ交互に配置されている。櫛形電極１２６の歯の部分と、櫛形電極１２８の歯の部分も、ほぼ並行に、かつ交互に配置されている。

すなわち、これらの櫛形電極は、図３に示されているような、ノードＣとノードＤとの間の容量素子（配線間容量）を構成している。この素子の容量の大きさは、櫛形電極１１６と櫛形電極１１８との間の配線間容量、櫛形電極１２６と櫛形電極１２８との間の配線間容量、及び櫛形電極１３６と櫛形電極１３８との間の配線間容量の総和である。

配線間容量を大きくするため、櫛形電極１１６の歯の部分と櫛形電極１１８の歯の部分との間の間隔は、例えば可能な最小のピッチとする。櫛形電極１２６の歯の部分と櫛形電極１２８の歯の部分との間、及び櫛形電極１３６の歯の部分と櫛形電極１３８の歯の部分との間の間隔についても同様である。第１金属配線層において、櫛形電極１１６，１１８の歯の部分は、配線１１２，１１３とほぼ平行である。第２及び第３の金属配線層においても同様である。

このように、図１及び図２の半導体集積回路によると、配線間容量の下にＭＯＳ容量を形成するので、配線間容量だけを用いる場合に比べて、回路面積を変えずにＭＯＳ容量分だけ大きな容量値を得ることができる。また、ＭＯＳ容量を構成する一対の電極（ノードＡ，Ｂ）と、配線間容量を構成する一対の電極（ノードＣ，Ｄ）とを有するので、４つのノードを任意に組み合せて回路を構成することができ、設計の利便性が高い。

ＭＯＳトランジスタがデプレッション型ではない場合には、ＭＯＳ容量の容量値は、ＭＯＳトランジスタのソースとゲートと間の電位差に応じて変化する。すなわち、容量値が一定でないので、ＭＯＳ容量は用途が限られる。一方、配線間容量は、配線間の電圧にかかわらず容量値が一定であるが、一般にＭＯＳ容量ほど単位面積当たりの容量値を大きくできない。このため、コストを踏まえると、やはり用途が限られる。

しかし、例えば、容量素子が用いられるアナログ回路において、大きな容量値が必要であるが、その値の変化が許容できる場合にはＭＯＳ容量を用い、容量値が一定であることが必要とされる場合には配線間容量を用いるようにすることができる。すなわち、本実施形態によると、回路の求める特性を有する容量素子を目的に合せて用いることができ、かつ、回路面積を小さくすることができる。回路面積を小さくできるので、配線の経路が長くなることによるアナログ特性の低下も防ぐことができる。

なお、第２金属配線層において、配線１２２と配線１２３との間が、配線で接続されていてもよい。この場合には、櫛形電極１２６を、配線１２２と配線１２３との間を通らないような形状にする。また、同様に、第３金属配線層において、配線１３２と配線１３３との間が、配線で接続されていてもよい。また、配線１１２，１２２，又は１３２と、配線１１３，１２３，又は１３３との間が、図１の外部で接続されていてもよい。

また、ここではＮＭＯＳトランジスタを用いる場合を例として示したが、同様にＰＭＯＳトランジスタを用いるようにしてもよい。以下においても同様である。

また、ゲート電極と半導体基板との間に絶縁膜を有するトランジスタであれば、ＭＯＳトランジスタに代えて用いるようにしてもよい。

また、３層の配線層の配線を配線間容量として用いる場合について説明したが、２層以下又は４層以上の配線層の配線を配線間容量として用いるようにしてもよい。半導体集積回路が複数の配線層を有する場合には、いずれの配線層の配線を配線間容量として用いるようにしてもよい。

（第１の変形例）
図４は、第１の実施形態の第１の変形例に係る半導体集積回路の構成を示すレイアウト図である。図５は、図４の半導体集積回路のａ−ａ’間の断面図である。図４の半導体集積回路は、図１の半導体集積回路において、櫛形電極１１６，１１８に代えてポリシリコンゲート１０４とほぼ同一の形状のシールド層１１４を、第１金属配線層に備えたものである。

図４及び図５の半導体集積回路によると、シールド層１１４を有しているので、ＭＯＳ容量を構成する一対の電極（ノードＡ，Ｂ）と、配線間容量を構成する一対の電極（ノードＣ，Ｄ）との間にカップリング容量が発生することを防ぐことができる。また、上下に重なっているＭＯＳ容量と配線間容量との間のクロストークを防ぐことができる。

なお、シールド層を、第１金属配線層ではなく、他の金属配線層に備えるようにしてもよく、シールド層の上下に構成された電極間のカップリングを防止することができる。

（第２の変形例）
図６は、第１の実施形態の第２の変形例に係る半導体集積回路の構成を示すレイアウト図である。図７は、図６の半導体集積回路のａ−ａ’間の断面図である。図８は、図６の半導体集積回路と等価な回路を示す回路図である。

図６の半導体集積回路は、図１の半導体集積回路において、配線１１２，１１３と櫛形電極１１６とに代えて、これらの配線及び電極が第１金属配線層の配線で接続されて得られた配線２１２を備えるものである。また、図６の半導体集積回路は、配線１２２，１２３と櫛形電極１２６とに代えて、これらの配線及び電極が第２金属配線層の配線で接続されて得られた配線２２２を備え、配線１３２，１３３と櫛形電極１３６とに代えて、これらの配線及び電極が第３金属配線層の配線で接続されて得られた配線２３２を備えている。

これによると、図８のように、ノードＡとノードＢとの間、及びノードＡとノードＤとの間に容量を形成することができる。

なお、少なくとも１つの金属配線層において、ノードＡの配線１１２，１１３，１２２，１２３，１３２，１３３と櫛形電極１１６，１２６，１３６とを接続するようにすれば十分である。

（第３の変形例）
図９は、第１の実施形態の第３の変形例に係る半導体集積回路の構成を示すレイアウト図である。図１０は、図９の半導体集積回路のａ−ａ’間の断面図である。図１１は、図９の半導体集積回路と等価な回路を示す回路図である。

図９の半導体集積回路は、図１の半導体集積回路において、ポリシリコンゲート１０４と第１金属配線層の櫛形電極１１８とが、コンタクト１５８を介して接続されているものである。

これによると、図１１のように、ノードＢとノードＡとの間、及びノードＢとノードＣとの間に容量を形成することができる。

なお、第１金属配線層において、配線１１２と櫛形電極１１８の歯の部分との間、及び配線１１３と櫛形電極１１８の歯の部分との間の間隔を、可能な最小のピッチとしてもよい。すると、より大きな容量を形成することができる。第２及び第３金属配線層においても同様である。

（第４の変形例）
図１２は、第１の実施形態の第４の変形例に係る半導体集積回路の構成を示すレイアウト図である。図１３は、図１２の半導体集積回路のａ−ａ’間の断面図である。図１４は、図１２の半導体集積回路と等価な回路を示す回路図である。

図１２の半導体集積回路は、図６の半導体集積回路において、ポリシリコンゲート１０４と第１金属配線層の櫛形電極１１８とが、コンタクト１５８を介して接続されているものである。

これによると、図１４のように、ノードＡとノードＢとの間に、配線間容量とＭＯＳ容量とを並列に形成することができる。

（第５の変形例）
図１５は、第１の実施形態の第５の変形例に係る半導体集積回路の構成を示すレイアウト図である。図１６は、図１５の半導体集積回路のａ−ａ’間の断面図である。

図１５の半導体集積回路は、ポリシリコンゲート１０４の下方で半導体基板１０１に複数の拡散領域２０３を形成し、配線２１２の櫛形の歯の部分の下に複数のコンタクト２５６を形成した点が、図１２の半導体集積回路とは異なっている。各コンタクト２５６は、それぞれの下に形成された拡散領域２０３と配線２１２とを接続する。ポリシリコンゲート１０４及びゲート酸化膜１０６には、コンタクト２５６を形成できるように穴が開いている。図１５の半導体集積回路は、その他の点は図１２の半導体集積回路と同様である。

これによると、ポリシリコンゲート１０４の面積にかかわらず、半導体基板１０１の電位を第１金属配線層の配線２１２や拡散領域１０２（ノードＡ）の電位に固定することができる。特に、ポリシリコンゲート１０４の面積が大きい場合に、その下方で半導体基板１０１の電位が不均一にならないようにすることができる。

第１金属配線層において、櫛形電極に代えて他の形状の電極を備えるようにしてもよい。そのような例について、以下に説明する。図１７は、図１５の半導体集積回路の変形例の構成を示すレイアウト図である。図１８は、図１７の半導体集積回路のａ−ａ’間の断面図である。図１７は、第１金属配線層と、これより下の層についてのみ示している。

図１７の半導体集積回路は、配線２１２及び櫛形電極１１８に代えて、配線（電極）２１１を備え、更に多くの拡散領域２０３を半導体基板１０１に備えている点が、図１５及び図１６の半導体集積回路とは異なっている。配線２１１は、櫛形の部分を有さず、これに代えてポリシリコンゲート１０４の上方に形成された格子状の形状の部分を有している点が、配線２１２とは異なっている。配線２１１の格子状の形状の部分の下には、複数のコンタクト２５６が形成され、各コンタクト２５６の下で半導体基板１０１に複数の拡散領域２０３が形成されている。各コンタクト２５６は、図１８のように、それぞれの下に形成された拡散領域と配線２１１の格子状の部分とを接続する。

図１７の半導体集積回路によると、より多くのコンタクトを設けることができるので、ポリシリコンゲート１０４の下方において半導体基板１０１の電位をより均一にすることができる。

（第６の変形例）
図１９は、第１の実施形態の第６の変形例に係る半導体集積回路の構成を示すレイアウト図である。

図１９の半導体集積回路は、図１２の半導体集積回路において、配線２３２及び櫛形電極１３８に代えて、配線２３３及び櫛形電極１３９をそれぞれ第３金属配線層に備えるものである。配線２３３は、配線２３２の櫛形の歯の部分を図１９の上方及び下方に延ばしたものであり、歯の部分は、図１の半導体集積回路の配線１３２，１３３に対応する部分から直接分岐している。配線１３９は、配線１３８の櫛形の歯の部分を図１９の上方及び下方に延ばしたものである。第１及び第２の金属配線層においても、同様に構成されている。これによると、回路面積を変えることなく、配線間容量を大きくすることができる。

なお、少なくとも１つの金属配線層において、図１９のように配線及び櫛形電極を構成するようにすれば十分である。

（第２の実施形態）
図２０は、第２の実施形態に係る半導体集積回路の構成を示す回路図である。図２０の半導体集積回路は、容量回路３１０と、スイッチ制御回路３２０と、スイッチ回路３３０とを備えている。容量回路３１０は、ＮＭＯＳトランジスタ３１２と、配線間容量３１４とを有している。ＮＭＯＳトランジスタ３１２は、ノードＡとノードＢとの間のＭＯＳ容量として用いられている。配線間容量３１４は、ノードＢとノードＣとの間に存在している。

容量回路３１０は、例えば図９の半導体集積回路である。スイッチ制御回路３２０は、抵抗３２２と、ＮＭＯＳトランジスタ３２４とを有している。抵抗３２２の一端には、電源電圧等の高電圧が与えられ、他端はＮＭＯＳトランジスタ３２４のドレインに接続されている。ＮＭＯＳトランジスタ３２４のソースはノードＡに、ゲートはノードＢに接続されている。ノードＡは接地されている。スイッチ回路３３０は、ＮＭＯＳトランジスタであって、そのソースはノードＡに、ドレインはノードＣに、ゲートはＮＭＯＳトランジスタ３２４のドレインに接続されている。ＮＭＯＳトランジスタ３１２とＮＭＯＳトランジスタ３２４とは、閾値電圧ＶＴがほぼ等しいとする。

図２１は、図２０のＭＯＳトランジスタ３１２のＣ−Ｖ特性を示すグラフである。Ｃ−Ｖ特性は、ＮＭＯＳトランジスタ３１２のソース−ゲート間電圧と、ＭＯＳ容量の容量値ＣＭとの間の関係を示す特性である。

ＮＭＯＳトランジスタ３１２においては、ソース−ゲート間電圧ＶＧＳが高くなるにつれて、空乏層がゲート酸化膜の下に現れるので、ＭＯＳ容量は、空乏層容量とゲート酸化膜容量とが直列に接続された場合の容量となる。電圧ＶＧＳがＮＭＯＳトランジスタ３１２の閾値電圧ＶＴを超えると、ゲート酸化膜下にチャネルが形成され、ＮＭＯＳトランジスタ３１２は導通状態となる。このとき、ＭＯＳ容量は、ゲート酸化膜容量のみとなる。この結果、Ｃ−Ｖ特性は図２１のようになる。

このように、ＭＯＳ容量は、電圧ＶＧＳによって容量値が変わる。このため、高精度が要求されるアナログ回路、例えば、ＡＤコンバータ、ＤＡコンバータ、ローパスフィルタに用いられる容量としては、一般にＭＯＳ容量は適さない。

図２２は、図２０の配線間容量３１４によるノードＢとノードＡとの間の容量ＣＬを示すグラフである。電圧ＶＧＳは、ノードＢの電圧に等しい。ＮＭＯＳトランジスタ３１２の閾値電圧ＶＴ付近における容量の変動ＣＬ１を補うため、配線間容量３１４は、容量ＣＬ１を有するように設計しておく。

ノードＢが接地電位ＧＮＤに固定されているとき、スイッチ制御回路３２０のＮＭＯＳトランジスタ３２４はオフとなっている。このとき、スイッチ回路３３０のＮＭＯＳトランジスタのゲートには、抵抗３２２を介して高電位が与えられているので、このＮＭＯＳトランジスタはオンとなっている。このとき、配線間容量３１４による、ノードＢとノードＡとの間の容量ＣＬは、容量ＣＬ１に等しい。

ノードＢに閾値電圧ＶＴ以上の電圧が与えられると、ＮＭＯＳトランジスタ３２４はオンになるので、ゲート電位が低下するスイッチ回路３３０のＮＭＯＳトランジスタはオフになる。このとき、配線間容量３１４は、ノードＢとノードＡとの間の容量に影響しなくなる。

図２３は、図２０の半導体集積回路におけるノードＢとノードＡとの間の容量ＣＭ＋ＣＬを示すグラフである。図２３は、図２１の値と図２２の値とを加算して得られたものである。このように、図２０の半導体集積回路によると、ノード間の容量をノード電圧の変動によらず一定に保つことができる。したがって、図２０の半導体集積回路によると、ＭＯＳ容量を有する第１の実施形態で説明したような半導体集積回路を、高精度なアナログ回路に用いることが可能となる。ＭＯＳ容量は、単位当たりの容量値が大きいので、半導体集積回路の回路面積を小さくすることができる。

なお、容量回路３１０は、図９の半導体集積回路であるとして説明したが、櫛形電極１１６，１１８，１２６，１２８，１３６，１３８が、ポリシリコンゲート１０４や拡散領域１０２に重ならないように形成されていてもよい。また、抵抗３２２に代えて、例えばトランジスタを抵抗として用いるようにしてもよい。

図２４は、より大きな容量を有する半導体集積回路の構成例を示す回路図である。図２４の半導体集積回路は、容量回路３１０Ａ，３１０Ｂ，…，３１０Ｎと、スイッチ制御回路３２０と、スイッチ回路３３０とを備えている。容量回路３１０Ａ〜３１０Ｎは、図２０の容量回路３１０と同様に構成されている。スイッチ制御回路３２０及びスイッチ回路３３０は、図２０と同様である。

図２４の半導体集積回路によると、大きな容量を有しながら、ノード間の容量をノード電圧の変動によらず一定に保つことができる。

図２５は、図２０の半導体集積回路の変形例を示す回路図である。図２５の半導体集積回路は、図２０の半導体集積回路において、スイッチ制御回路３２０に代えてスイッチ制御回路４２０を備えたものである。スイッチ制御回路４２０は、スイッチ制御回路３２０において、抵抗３２２とＮＭＯＳトランジスタ３２４との間に、ＮＭＯＳトランジスタ４２６を更に備えたものである。ＮＭＯＳトランジスタ４２６のゲートには、制御信号ＣＣＮが与えられている。

図２６は、制御信号ＣＣＮが低電位である場合に、配線間容量３１４によるノードＢとノードＡとの間の容量ＣＬを示すグラフである。図２７は、制御信号ＣＣＮが低電位である場合に、ノードＢとノードＡとの間の容量ＣＭ＋ＣＬを示すグラフである。

制御信号ＣＣＮが高電位である場合には、ＮＭＯＳトランジスタ４２６がオンになるので、図２５の半導体集積回路は、図２０の半導体集積回路と同様に動作する。一方、制御信号ＣＣＮが低電位である場合には、ＮＭＯＳトランジスタ４２６がオフになり、スイッチ回路３３０のＮＭＯＳトランジスタが常にオンになる。このため、配線間容量３１４によるノードＢとノードＡとの間の容量ＣＬは、ノードＢの電圧にかかわらず、容量ＣＬ１となる。

このように、図２５の半導体集積回路によると、ノード間の容量をノード電圧の変動によらず一定に保つことと、ノード間の容量を最大限大きくすることとのいずれかを選択することができる。

以上説明したように、本発明は、単位面積当たりの容量を大きくすることができるので、アナログ回路を有する半導体集積回路等について有用である。

第１の実施形態に係る半導体集積回路の構成を示すレイアウト図である。 図１の半導体集積回路のａ−ａ’間の断面図である。 図１の半導体集積回路と等価な回路を示す回路図である。 第１の実施形態の第１の変形例に係る半導体集積回路の構成を示すレイアウト図である。 図４の半導体集積回路のａ−ａ’間の断面図である。 第１の実施形態の第２の変形例に係る半導体集積回路の構成を示すレイアウト図である。 図６の半導体集積回路のａ−ａ’間の断面図である。 図６の半導体集積回路と等価な回路を示す回路図である。 第１の実施形態の第３の変形例に係る半導体集積回路の構成を示すレイアウト図である。 図９の半導体集積回路のａ−ａ’間の断面図である。 図９の半導体集積回路と等価な回路を示す回路図である。 第１の実施形態の第４の変形例に係る半導体集積回路の構成を示すレイアウト図である。 図１２の半導体集積回路のａ−ａ’間の断面図である。 図１２の半導体集積回路と等価な回路を示す回路図である。 第１の実施形態の第５の変形例に係る半導体集積回路の構成を示すレイアウト図である。 図１５の半導体集積回路のａ−ａ’間の断面図である。 図１５の半導体集積回路の変形例の構成を示すレイアウト図である。 図１７の半導体集積回路のａ−ａ’間の断面図である。 第１の実施形態の第６の変形例に係る半導体集積回路の構成を示すレイアウト図である。 第２の実施形態に係る半導体集積回路の構成を示す回路図である。 図２０のＭＯＳトランジスタのＣ−Ｖ特性を示すグラフである。 図２０の配線間容量によるノードＢとノードＡとの間の容量ＣＬを示すグラフである。 図２０の半導体集積回路におけるノードＢとノードＡとの間の容量ＣＭ＋ＣＬを示すグラフである。 より大きな容量を有する半導体集積回路の構成例を示す回路図である。 図２０の半導体集積回路の変形例を示す回路図である。 制御信号ＣＣＮが低電位である場合に、配線間容量によるノードＢとノードＡとの間の容量ＣＬを示すグラフである。 制御信号ＣＣＮが低電位である場合に、ノードＢとノードＡとの間の容量ＣＭ＋ＣＬを示すグラフである。

符号の説明

１０１ 半導体基板
１０２，２０３ 拡散領域
１１２，１１３，１２２，１２３，１３２，１３３，２３２，２３３ 配線（第１の電極）
１０４ ポリシリコンゲート（第２の電極）
１１６，１２６，１３６ 櫛形電極（第３の電極）
１１８，１２８，１３８，１３９ 櫛形電極（第４の電極）
１１４ シールド層
２５６ コンタクト
３１０，３１０Ａ〜３１０Ｎ 容量回路
３２０ スイッチ制御回路
３３０ スイッチ回路

Claims (16)

1. 第１の電極と、
   半導体基板上に形成され、第２の電極を有するトランジスタと、
   同一の配線層に形成された第３及び第４の電極とを備え、
   前記第１の電極は、前記トランジスタを構成する拡散領域と接続されており、
   前記第２の電極は、前記トランジスタのゲートを構成し、
   前記第３及び第４の電極は、いずれも櫛形の形状を有しており、それぞれの少なくとも一部が前記トランジスタと重なるように形成されている
   ことを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記第３及び第４の電極は、いずれも複数の配線層に形成されており、
   前記複数の配線層の前記第３の電極は、相互に接続されており、
   前記複数の配線層の前記第４の電極は、相互に接続されている
   ことを特徴とする半導体集積回路。
3. 請求項１に記載の半導体集積回路において、
   前記第２の電極と前記第３の電極との間に、シールド層を有する
   ことを特徴とする半導体集積回路。
4. 請求項１に記載の半導体集積回路において、
   前記第１の電極と前記第３の電極とが接続されている
   ことを特徴とする半導体集積回路。
5. 請求項４に記載の半導体集積回路において、
   前記第２の電極と前記第４の電極とが接続されている
   ことを特徴とする半導体集積回路。
6. 請求項４に記載の半導体集積回路において、
   前記第２の電極の下方で前記半導体基板に形成された拡散領域と、
   前記第３の電極と前記半導体基板に形成された前記拡散領域とを接続するコンタクトとを更に有する
   ことを特徴とする半導体集積回路。
7. 請求項４に記載の半導体集積回路において、
   前記第２の電極の下方で前記半導体基板に形成された拡散領域と、
   前記第２の電極と前記第３の電極との間に形成された格子状の形状の電極と、
   前記格子状の形状の電極と前記半導体基板に形成された前記拡散領域とを接続するコンタクトとを更に有する
   ことを特徴とする半導体集積回路。
8. 請求項４に記載の半導体集積回路において、
   前記第３の電極の櫛形の歯の部分が、前記第１の電極から直接分岐している
   ことを特徴とする半導体集積回路。
9. 請求項１に記載の半導体集積回路において、
   前記第２の電極と前記第４の電極とが接続されている
   ことを特徴とする半導体集積回路。
10. 請求項９に記載の半導体集積回路において、
    前記第４の電極は、前記第１の電極にほぼ平行な部分を有している
    ことを特徴とする半導体集積回路。
11. 請求項１０に記載の半導体集積回路において、
    前記第４の電極の前記第１の電極にほぼ平行な部分と前記第１の電極との間の間隔は、前記第４の電極の前記第１の電極にほぼ平行な部分と前記第３の電極との間の間隔にほぼ等しい
    ことを特徴とする半導体集積回路。
12. 第１〜第３のノードに接続された容量回路と、
    前記第１のノードと前記第３のノードとの間に接続されたスイッチ回路と、
    前記第１のノードと前記第２のノードとの間の電圧が低いときに導通するように、前記スイッチ回路を制御するスイッチ制御回路とを備え、
    前記容量回路は、
    ソース及びドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続されたトランジスタと、
    同一の配線層に形成され、前記第２及び第３のノードにそれぞれ接続された櫛形の形状の２つの電極とを有する
    ことを特徴とする半導体集積回路。
13. 請求項１２に記載の半導体集積回路において、
    前記スイッチ制御回路は、
    一端に高電位が与えられた抵抗素子と、
    ソースが前記第１のノードに、ゲートが前記第２のノードに、ドレインが前記抵抗素子の他端に接続されたトランジスタとを有するものであり、
    前記スイッチ回路は、
    ソースが前記第１のノードに、ゲートが前記スイッチ制御回路のトランジスタのドレインに、ドレインが前記第３のノードに接続されたトランジスタを有するものである
    ことを特徴とする半導体集積回路。
14. 請求項１３に記載の半導体集積回路において、
    前記スイッチ制御回路は、
    前記抵抗素子の前記他端と前記スイッチ制御回路のトランジスタのドレインとの間に直列に接続されたトランジスタを更に有する
    ことを特徴とする半導体集積回路。
15. 請求項１２に記載の半導体集積回路において、
    前記容量回路を複数備える
    ことを特徴とする半導体集積回路。
16. 請求項１２に記載の半導体集積回路において、
    前記櫛形の形状の２つの電極は、
    それぞれの少なくとも一部が前記トランジスタと重なるように形成されている
    ことを特徴とする半導体集積回路。

Images