JP2008235498A - 半導体装置 - Google Patents

Abstract

【課題】容量素子の大容量化と半導体装置の小面積化の両立を図る。
【解決手段】互いに種類が異なる複数の容量素子を半導体基板１上に積み重ねて配置して並列に接続する。これらの容量素子は、同じ平面領域に配置し、平面寸法をほぼ同じにする。下側の容量素子は、半導体基板１に設けたｎ型半導体領域４と、ｎ型半導体領域４上に絶縁膜５を介して設けた上部電極６とを両電極とするＭＯＳ型の容量素子Ｃ１とすることができる。容量素子Ｃ１の上部に配線Ｍ２〜Ｍ６の櫛型のパターンにより形成したＭＩＭ型の容量素子を配置し、これを容量素子Ｃ１と並列に接続する。
【選択図】図２

Description

本発明は、半導体装置に関し、特に、容量素子を有する半導体装置に適用して有効な技術に関する。

半導体基板上に、ＭＩＳＦＥＴやキャパシタなどを形成し、各素子間を配線で結線することで種々の半導体装置が製造される。

特開２００６−４９４８６号公報（特許文献１）には、シリコン基板上に第１の金属膜、第１の絶縁膜および第１の電極からなる第１のＭＩＭ容量と、第２の金属膜、第２の絶縁膜および第２の電極からなる第２のＭＩＭ容量とが形成され、これらのＭＩＭ容量を並列に接続する技術が記載されている。

特開２００６−１２８１６４号公報（特許文献２）には、第１の方向に延在する第１電極の配線と、第１の方向に延在する第２電極の配線とが交互に配置された第１の層と、第２の方向に延在する第１電極の配線と、第２の方向に延在する第２電極の配線とが交互に配置された第２の層とが交互に積層され、第１電極と第２電極との間でキャパシタを形成する技術が記載されている。

特開２００６−１８６１５６号公報（特許文献３）には、電磁ノイズの発生源である、入出力セルの間に電源間容量素子形成領域を配置し、当該電源間容量素子形成領域に、ＭＩＳＦＥＴ素子を形成し、当該ＭＩＳＦＥＴ素子のゲート電極、ゲート絶縁膜及び半導体基板で構成されるゲート容量素子を電源間容量素子として用いる技術が記載されている。

特開２００５−７２２３３号公報（特許文献４）には、２層のポリシリコン層と、それらの間に挟まれた絶縁膜とから成る容量素子の直上に、導体線の線間容量を利用した容量素子を前者の容量素子と電気的に絶縁して設ける技術が記載されている。
特開２００６−４９４８６号公報 特開２００６−１２８１６４号公報 特開２００６−１８６１５６号公報 特開２００５−７２２３３号公報

本発明者の検討によれば、次のことが分かった。

近年、半導体装置の小面積化（平面寸法の縮小）が要求されてきている。半導体装置の小面積化を図るには、半導体基板上に形成する各素子の寸法を小さくすることが有効である。

一方、容量素子は、絶縁膜（誘電体膜）を挟んで対向する電極により形成できるが、容量値は電極面積に比例する。このため、容量素子の大容量化を図る場合、その容量素子の面積を大きくすることが一般的である。しかしながら、これは、その容量素子形成領域の面積を大きくしてしまうことから、半導体装置の面積を大きくしてしまう。このため、小さな平面領域に大きな容量値の容量素子を形成できるようにし、容量素子の大容量化と半導体装置の小面積化の両立を図ることが望まれる。

本発明の目的は、容量素子を有する半導体装置を小面積化できる技術を提供することにある。

本発明の他の目的は、容量素子の大容量化と半導体装置の小面積化の両立を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、互いに種類が異なる複数の容量素子を半導体基板上に積み重ねて配置して並列に接続したものである。

また、本発明は、互いに特性が異なる複数の容量素子を半導体基板上に積み重ねて配置して並列に接続したものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

容量素子を有する半導体装置を小面積化することができる。

また、容量素子の大容量化と半導体装置の小面積化の両立を図ることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の半導体装置を図面を参照して説明する。本実施の形態の半導体装置は、容量素子を有する半導体装置である。

図１は、本実施の形態の半導体装置の要部回路図であり、図２〜図４は、本実施の形態の半導体装置の要部断面図であり、図５〜図１０は、本実施の形態の半導体装置の要部平面図である。

図１には、図２〜図１０に示される半導体装置のキャパシタ形成領域に形成された回路（等価回路）が示されている。また、図２〜図４には、半導体装置のキャパシタ形成領域の断面図が示されており、絶縁膜３３および配線Ｍ６よりも上層の構造は、図示を省略している。また、図５〜図１０には、半導体装置の同じ平面領域（ここではキャパシタ形成領域）の異なる層が示されている。図５には、上部電極６、ｎ型半導体領域７、コンタクトホール１２（１２ａ，１２ｂ）および配線Ｍ１の平面レイアウトが示されている。図６には、第２層配線である配線Ｍ２の平面レイアウトが示され、図７には、第３層配線である配線Ｍ３の平面レイアウトが示され、図８は、第４層配線である配線Ｍ４の平面レイアウトが示され、図９には、第５層配線である配線Ｍ５の平面レイアウトが示され、図１０には、第６層配線である配線Ｍ６の平面レイアウトが示されている。図６〜図１０は、いずれも平面図であるが、図面を見やすくするために、配線Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６にハッチングを付してある。また、図５〜図１０のＡ−Ａ線の断面が図２に対応し、図５〜図１０のＢ−Ｂ線の断面が図３に対応し、図５〜図１０のＣ−Ｃ線の断面が図４に対応する。

本実施の形態の半導体装置は、図１の回路図からも分かるように、異なる種類の容量素子Ｃ１と容量素子Ｃ２を並列に接続することで、トータルとして大容量の容量素子を形成している。そして、この互いに種類が異なる複数の容量素子Ｃ１，Ｃ２を、半導体基板１上の同じ平面領域（ここでは図２〜図１０に示されるキャパシタ形成領域）の異なる層にに積み重ねて配置して並列に接続している。

本実施形態の半導体装置の具体的な構成を図２〜図１０を参照して説明する。

図２〜図４に示されるように、本実施の形態の半導体装置を構成する半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。本実施の形態の半導体装置を形成する半導体基板１は、容量素子Ｃ１，Ｃ２が形成されたキャパシタ形成領域を有しており、図２〜図１０には、このキャパシタ形成領域の断面図または平面図が示されている。

図２〜図４に示されるように、半導体基板１の主面には素子分離領域２が形成されている。素子分離領域２は素子分離溝に埋め込まれた絶縁体（例えば酸化シリコン）などからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。

キャパシタ形成領域を含む半導体基板１の主面に、ウエル領域（ｐ型ウエル領域）３が形成されている。ウエル領域３は、例えば不純物（ｐ型不純物）を半導体基板１にイオン注入することなどによって形成することができる。

キャパシタ形成領域において、半導体基板１の主面に容量素子Ｃ１が形成されている。容量素子Ｃ１は、キャパシタ形成領域におけるウエル領域３の表層部分に形成されたｎ型半導体領域（不純物拡散層）４と、ｎ型半導体領域４上に形成された絶縁膜５と、絶縁膜５上に形成された上部電極（上部電極膜、導電体膜、導電体膜パターン）６と、上部電極６の両側のウエル領域３内に形成されたｎ型半導体領域（不純物拡散層）７とにより形成されており、いわゆるＭＯＳ型容量素子である。

ＭＯＳ型容量素子とは、ＭＩＳＦＥＴのチャネル領域、ゲート絶縁膜およびゲート電極をそれぞれＭＯＳ型容量素子の下部電極、容量絶縁膜および上部電極とするものであり、チャネル領域に相当する部分に高濃度不純物拡散層（ここではｎ型半導体領域４）を設けてこれを下部電極とする。なお、ＭＯＳ型容量素子と呼ぶ場合にも、容量絶縁膜（ここでは絶縁膜５）は酸化膜に限定されず、酸化膜以外の絶縁膜を容量絶縁膜（ここでは絶縁膜５）に用いることもできる。従って、ＭＯＳ型容量素子は、半導体基板１の一部（ここでは半導体基板１に不純物を導入して形成されたｎ型半導体領域４）を下部電極とし、半導体基板１上（ｎ型半導体領域４上）に絶縁膜（ここでは絶縁膜５）を介して形成された導体層（ここでは上部電極６）を上部電極とする容量素子とみなすことができる。

ｎ型半導体領域４は、例えば、絶縁膜５形成前に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。

絶縁膜５は、半導体基板１の主面に（すなわちｎ型半導体領域４の上面に）形成されており、例えば薄い酸化シリコン膜などからなり、熱酸化法などによって形成することができる。この絶縁膜５は、ＭＩＳＦＥＴ用のゲート絶縁膜を形成する際に一緒（同時）に形成され、ＭＩＳＦＥＴ（キャパシタ形成領域外の領域に形成されている）のゲート絶縁膜と同層の絶縁膜からなる。

上部電極６は、キャパシタ形成領域の絶縁膜５上に形成されており、パターニングされた導電体膜（導体層）からなり、好ましくはシリコン膜（より好ましくは不純物が導入されて低抵抗率とされたシリコン膜）からなる。従って、ｎ型半導体領域４と上部電極６とは、間に絶縁膜５を介して対向している。上部電極６は、絶縁膜５の形成後に、半導体基板１の全面上に多結晶シリコン膜（ドープトポリシリコン膜）などからなる導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、形成することができる。また、上部電極６用の導電体膜をパターニングする際に、パターニングされた導電体膜からなるゲート電極をＭＩＳＦＥＴ形成予定領域に形成することができる。従って、キャパシタ形成領域の上部電極６は、ＭＩＳＦＥＴのゲート電極を形成する際に一緒（同時）に形成され、ＭＩＳＦＥＴのゲート電極と同層の導電体膜からなる。

ｎ型半導体領域７は、ウエル領域３内に、上部電極６に対して自己整合で形成されており、ｎ型半導体領域４に隣接している。ｎ型半導体領域７は、上部電極６の両側の領域（ウエル領域３）にリン（Ｐ）などのｎ型の不純物をイオン注入することなどによって、形成することができる。また、ｎ型半導体領域７を形成する際には、図示しないＭＩＳＦＥＴ形成予定領域のゲート電極の両側の領域にもイオン注入して、ソース・ドレイン用の半導体領域（図示せず）を形成することができる。従って、キャパシタ形成領域のｎ型半導体領域７は、ＭＩＳＦＥＴのソース・ドレイン領域用の半導体領域を形成する際に一緒（同時）に形成され、ＭＩＳＦＥＴのソース・ドレイン用の半導体領域（不純物拡散層）と同層の半導体領域からなる。図５には、上部電極６およびｎ型半導体領域７の平面レイアウトが示されており、上部電極６の両側にｎ型半導体領域７が形成されている。なお、図５では、ｎ型半導体領域４は、上部電極６に隠れて図示されていないが、ｎ型半導体領域７の間でかつ上部電極６の下に形成されている。

従って、キャパシタ形成領域において、これらｎ型半導体領域４、絶縁膜５、上部電極６およびｎ型半導体領域７により、容量素子Ｃ１が形成され、容量素子Ｃ１は、ＭＩＳＦＥＴとほぼ同じ工程で形成することができる。

ｎ型半導体領域４が容量素子Ｃ１の一方の電極（下部電極）として機能し、上部電極６が容量素子Ｃ１の他方の電極（上部電極）として機能し、絶縁膜５が容量素子Ｃ１の容量絶縁膜（誘電体膜）として機能する。ｎ型半導体領域４は、ＭＩＳＦＥＴであればチャネル領域として作用するが、容量素子Ｃ１の下部電極として機能させるために、ｎ型半導体領域４には、通常のＭＩＳＦＥＴのチャネル領域よりも高濃度にｎ型不純物が導入されている。また、ｎ型半導体領域７は、容量素子Ｃ１の下部電極（ここではｎ型半導体領域４）の引き出し部（コンタクト部）として機能する。

また、図示はしないけれども、上部電極６の側壁上に側壁絶縁膜を形成することもできる。また、図示はしないけれども、サリサイドプロセスなどにより、上部電極６およびｎ型半導体領域７の上部に金属シリサイド層を形成することもできる。金属シリサイド層を形成しておけば、上部電極６およびｎ型半導体領域７とプラグ１３との間のコンタクト抵抗などを低減できる。

半導体基板１上に、上部電極６を覆うように、絶縁膜（層間絶縁膜）１１が形成されている。絶縁膜１１は、窒化シリコン膜と酸化シリコン膜との積層膜、あるいは酸化シリコン膜の単体膜などにより形成されている。

絶縁膜１１には、コンタクトホール（開口部、孔、貫通孔）１２が形成されており、コンタクトホール１２内には、タングステン（Ｗ）膜を主体とする導電膜などからなるプラグ（導体部、接続用導体部）１３が形成されて埋め込まれている。

キャパシタ形成領域において、コンタクトホール１２およびそれを埋めるプラグ１３は、ｎ型半導体領域７の上部と、上部電極６の上部とに形成されている。

コンタクトホール１２のうちのコンタクトホール１２ａは、ｎ型半導体領域７の上部に形成されて、その底部でｎ型半導体領域７が露出され、コンタクトホール１２のうちのコンタクトホール１２ｂは、上部電極６の上部に形成されて、その底部で上部電極６が露出される。従って、プラグ１３のうち、コンタクトホール１２ａ内に埋め込まれたプラグ１３ａは、その底部がｎ型半導体領域７に接して電気的に接続され、プラグ１３のうち、コンタクトホール１２ｂ内に埋め込まれたプラグ１３ｂは、その底部が上部電極６に接して電気的に接続される。

プラグ１３が埋め込まれた絶縁膜１１上には、第１層配線（最下層配線、配線層）として配線Ｍ１が形成されている。配線Ｍ１は、例えば、プラグ１３が埋め込まれた絶縁膜１１上にタングステン膜などの導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることなどにより、形成することができる。配線Ｍ１は、キャパシタ形成領域において、図５に示されるようなパターンを有している。配線Ｍ１は主としてタングステンのような金属（金属材料、金属的な電導を示す材料）で形成されている。

絶縁膜１１上に配線Ｍ１を覆うように、絶縁膜（層間絶縁膜）１４が形成されている。絶縁膜１４には、スルーホール（開口部、孔、貫通孔）１５が形成されており、スルーホール１５内には、プラグ（導体部）１６が形成されて埋め込まれている。プラグ１６は、その底部で配線Ｍ１と接して電気的に接続されている。

プラグ１６が埋め込まれた絶縁膜１４上には、絶縁膜（層間絶縁膜）１７が形成されており、この絶縁膜１７には配線溝とこの配線溝に埋め込まれた配線Ｍ２が形成されている。配線Ｍ２は、ダマシン（Damascene）技術（ここではシングルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線とすることができる。配線Ｍ２は、配線Ｍ１よりも１つ上層の第２層配線（配線層）である。配線Ｍ２は、キャパシタ形成領域において、図６に示されるようなパターンを有している。

配線Ｍ２が埋め込まれた絶縁膜１７上には、絶縁膜（層間絶縁膜）１８が形成されている。絶縁膜１８には、スルーホール（開口部、孔、貫通孔）１９が形成されており、スルーホール１９内には、プラグ（導体部、接続用導体部）２０が形成されて埋め込まれている。プラグ２０は、その底部で配線Ｍ２と接して電気的に接続されている。

プラグ２０が埋め込まれた絶縁膜１８上には、絶縁膜（層間絶縁膜）２１が形成されており、この絶縁膜２１には配線溝とこの配線溝に埋め込まれた配線Ｍ３が形成されている。配線Ｍ３は、配線Ｍ２よりも１つ上層の第３層配線（配線層）である。配線Ｍ３は、キャパシタ形成領域において、図７に示されるようなパターンを有している。配線Ｍ３は、ダマシン技術（ここではシングルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線とすることができる。デュアルダマシン（Dual-Damascene）技術を用いて配線Ｍ３を形成することもでき、この場合、配線Ｍ３とプラグ２０が一体的に形成される。

絶縁膜１８、スルーホール１９、プラグ２０、絶縁膜２１および配線Ｍ３と同様の絶縁膜２２、スルーホール２３、プラグ２４、絶縁膜２５および配線Ｍ４が、配線Ｍ３が埋め込まれた絶縁膜２１上に同様にして形成されている。更に、絶縁膜１８、スルーホール１９、プラグ２０、絶縁膜２１および配線Ｍ３と同様の絶縁膜２６、スルーホール２７、プラグ２８、絶縁膜２９および配線Ｍ５が、配線Ｍ４が埋め込まれた絶縁膜２５上に同様にして形成されている。更に、絶縁膜１８、スルーホール１９、プラグ２０、絶縁膜２１および配線Ｍ３と同様の絶縁膜３０、スルーホール３１、プラグ３２、絶縁膜３３および配線Ｍ６が、配線Ｍ５が埋め込まれた絶縁膜２９上に同様にして形成されている。

配線Ｍ４は、配線Ｍ３よりも１つ上層の第４層配線（配線層）であり、配線Ｍ５は、配線Ｍ４よりも１つ上層の第５層配線（配線層）であり、配線Ｍ６は、配線Ｍ５よりも１つ上層の第６層配線（配線層）である。配線Ｍ４、配線Ｍ５および配線Ｍ６は、キャパシタ形成領域において、それぞれ図８、図９および図１０に示されるようなパターンを有している。配線Ｍ４，Ｍ５，Ｍ６は、ダマシン技術（ここではシングルダマシン技術）を用いて形成することができ、それぞれ絶縁膜２５，２９，３３に形成された配線溝内に埋め込まれている。デュアルダマシン技術を用いて配線Ｍ４，Ｍ５，Ｍ６を形成することもでき、この場合、配線Ｍ４とプラグ２４が一体的に形成され、配線Ｍ５とプラグ２８が一体的に形成され、配線Ｍ６とプラグ３２が一体的に形成される。配線Ｍ２〜Ｍ６で、シングルダマシンとデュアルダマシンを使い分けてもよい。配線Ｍ２〜Ｍ６は主として銅のような金属（金属材料、金属的な電導を示す材料）で形成されている。配線Ｍ２〜Ｍ６は、本実施の形態のようにダマシン法で形成した埋め込み配線であればより好ましいが、他の形態として、配線Ｍ２〜Ｍ６を、導体膜（金属膜）のパターニングにより形成した配線（例えばアルミニウム配線）とすることもできる。

配線Ｍ６が埋め込まれた絶縁膜３３上に、必要に応じて更に上層の絶縁膜、配線層、ボンディングパッドおよび最上層の保護膜などが形成されるが、ここではその図示および説明は省略する。

図６〜図１０からもわかるように、キャパシタ形成領域における配線Ｍ２と配線Ｍ４と配線Ｍ６の平面レイアウト（平面パターン形状）は互いに同じであり、かつ、キャパシタ形成領域における配線Ｍ３と配線５の平面レイアウト（平面パターン形状）は互いに同じである。すなわち、キャパシタ形成領域では、２種類のレイアウトの配線（配線Ｍ２，Ｍ４，Ｍ６と配線Ｍ３，Ｍ５）が交互に積み重なって第２層配線〜第６層配線が形成されている。

図６、図８および図１０に示されるように、配線Ｍ２，Ｍ４，Ｍ６は、キャパシタ形成領域において、Ｘ方向に延在する複数の配線部（電極部、導体部）ＭＤ１，ＭＤ２と、Ｙ方向に延在して配線部ＭＤ１の端部を連結する配線部（連結部、導体部）ＭＣ１と、Ｙ方向に延在して配線部ＭＤ２の端部を連結する配線部（連結部、導体部）ＭＣ２とを備えている。Ｙ方向に延在する配線部ＭＣ１と配線部ＭＣ２との間で、Ｘ方向に延在する配線部ＭＤ１と配線部ＭＤ２とがＹ方向に所定の間隔（好ましくは等間隔）で交互に並んでいる。なお、Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは直交する方向である。また、配線部ＭＤ１，ＭＤ２の配線幅（Ｙ方向の幅または寸法）は、互いに同じであることが好ましい。

各配線部ＭＤ１は、一方の端部側（図６、図８および図１０では左側端部）が配線部ＭＣ１に接続され、かつ他方の端部側（図６、図８および図１０では右側端部）は、配線部ＭＣ２から離間している。各配線部ＭＤ２は、一方の端部側（図６、図８および図１０では左側端部）は配線部ＭＣ１から離間され、かつ他方の端部側（図６、図８および図１０では右側端部）が、配線部ＭＣ２に接続されている。

従って、各配線Ｍ２，Ｍ４，Ｍ６において、複数の配線部ＭＤ１とそれらを連結する配線部ＭＣ１とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン、メタルパターン）ＭＰ１を形成しており、かつ、複数の配線部ＭＤ２とそれらを連結する配線部ＭＣ２とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン、メタルパターン）ＭＰ２を形成している。そして、各配線Ｍ２，Ｍ４，Ｍ６において、配線部ＭＤ１，ＭＣ１からなる金属パターンＭＰ１と、配線部ＭＤ２，ＭＣ２からなる金属パターンＭＰ２とは、間に絶縁膜（配線Ｍ２の場合は絶縁膜１７、配線Ｍ４の場合は絶縁膜２５、配線Ｍ６の場合は絶縁膜３３に対応）を介在して対向している。

また、キャパシタ形成領域における配線Ｍ２と配線Ｍ４と配線Ｍ６の平面レイアウトは同じであるので、配線Ｍ２と配線Ｍ４と配線Ｍ６の配線部ＭＤ１同士、配線Ｍ２と配線Ｍ４と配線Ｍ６の配線部ＭＤ２同士、配線Ｍ２と配線Ｍ４と配線Ｍ６の配線部ＭＣ１同士、および配線Ｍ２と配線Ｍ４と配線Ｍ６の配線部ＭＣ２同士は、それぞれ平面的に重なる(好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。すなわち、配線Ｍ２からなる金属パターンＭＰ１と配線Ｍ４からなる金属パターンＭＰ１と配線Ｍ６からなる金属パターンＭＰ１とは、形成された層は違うが、平面的に重なる（好ましくは同じ）位置に配置されている。また、配線Ｍ２からなる金属パターンＭＰ２と配線Ｍ４からなる金属パターンＭＰ２と配線Ｍ６からなる金属パターンＭＰ２とは、形成された層は違うが、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。なお、「平面的に重なる」とは、半導体基板１の主面に垂直な方向から半導体基板１の主面を見たときに重なることを意味する。

図７および図９に示されるように、配線Ｍ３，Ｍ５は、キャパシタ形成領域において、Ｘ方向に延在する複数の配線部（電極部、導体部）ＭＤ３，ＭＤ４と、Ｙ方向に延在して配線部ＭＤ４の端部を連結する配線部（連結部、導体部）ＭＣ３と、Ｙ方向に延在して配線部ＭＤ３の端部を連結する配線部（連結部、導体部）ＭＣ４とを備えている。Ｙ方向に延在する配線部ＭＣ３と配線部ＭＣ４との間で、Ｘ方向に延在する配線部ＭＤ３と配線部ＭＤ４とがＹ方向に所定の間隔（好ましくは等間隔）で交互に並んでいる。配線部ＭＤ３，ＭＤ４の配線幅は、互いに同じであることが好ましい。また、配線部ＭＤ１〜ＭＤ４の配線幅（Ｙ方向の幅または寸法）は、互いに同じであることがより好ましく、これにより、容量素子Ｃ２の容量値を、効率的に大きくすることができる。

各配線部ＭＤ３は、一方の端部側（図７および図９では左側端部）が配線部ＭＣ３から離間され、かつ他方の端部側（図７および図９では右側端部）は、配線部ＭＣ４に接続されている。各配線部ＭＤ４は、一方の端部側（図７および図９では左側端部）が配線部ＭＣ３に接続され、かつ他方の端部側（図７および図９では右側端部）は、配線部ＭＣ４から離間されている。

従って、各配線Ｍ３，Ｍ５において、複数の配線部ＭＤ３とそれらを連結する配線部ＭＣ４とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン、メタルパターン）ＭＰ４を形成しており、かつ、複数の配線部ＭＤ４とそれらを連結する配線部ＭＣ３とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン、メタルパターン）ＭＰ３を形成している。そして、各配線Ｍ３，Ｍ５において、配線部ＭＤ３，ＭＣ４からなる金属パターンＭＰ４と、配線部ＭＤ４，ＭＣ３からなる金属パターンＭＰ３とは、間に絶縁膜（配線Ｍ３の場合は絶縁膜２１、配線Ｍ５の場合は絶縁膜２９）を介在して対向している。

また、キャパシタ形成領域における配線Ｍ３と配線Ｍ５の平面レイアウトは同じであるので、配線Ｍ３と配線Ｍ５の配線部ＭＤ３同士、配線Ｍ３と配線Ｍ５の配線部ＭＤ４同士、配線Ｍ３と配線Ｍ５の配線部ＭＣ３同士、および配線Ｍ３と配線Ｍ５の配線部ＭＣ４同士は、それぞれ平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。すなわち、配線Ｍ３からなる金属パターンＭＰ３と配線Ｍ５からなる金属パターンＭＰ３とは、形成された層は違うが、平面的に重なる（好ましくは同じ）位置に配置されている。また、配線Ｍ３からなる金属パターンＭＰ４と配線Ｍ５からなる金属パターンＭＰ４とは、形成された層は違うが、平面的に重なる（好ましくは同じ）位置に配置されている。

そして、配線Ｍ３，Ｍ５の金属パターンＭＰ４の配線部ＭＤ３と、配線Ｍ２，Ｍ４，Ｍ６の金属パターンＭＰ１の配線部ＭＤ１とは、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）形成され、かつ、配線Ｍ３，Ｍ５の金属パターンＭＰ３の配線部ＭＤ４と、配線Ｍ２，Ｍ４，Ｍ６の金属パターンＭＰ２の配線部ＭＤ２とは、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）形成されている。また、配線Ｍ３，Ｍ５の金属パターンＭＰ３の配線部ＭＣ３と、配線Ｍ２，Ｍ４，Ｍ６の金属パターンＭＰ１の配線部ＭＣ１とは、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）形成され、かつ、配線Ｍ３，Ｍ５の金属パターンＭＰ４の配線部ＭＣ４と、配線Ｍ２，Ｍ４，Ｍ６の金属パターンＭＰ２の配線部ＭＣ２とは、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）形成されている。

但し、配線Ｍ２，Ｍ４，Ｍ６の配線部ＭＤ１は配線部ＭＣ１に接続されかつ配線部ＭＣ２とは接続されていないのに対して、配線部ＭＤ１と平面的に同じ（重なる）位置に配置された配線Ｍ３，Ｍ５の配線部ＭＤ３は、配線部ＭＣ１と同じ平面位置の配線部ＭＣ３ではなく配線部ＭＣ４に接続され、かつ配線部ＭＣ３とは接続されていない。また、配線Ｍ２，Ｍ４，Ｍ６の配線部ＭＤ２は配線部ＭＣ２に接続されかつ配線部ＭＣ１とは接続されていないのに対して、配線部ＭＤ２と平面的に同じ（重なる）位置に配置された配線Ｍ３，Ｍ５の配線部ＭＤ４は、配線部ＭＣ２と同じ平面位置の配線部ＭＣ４ではなく配線部ＭＣ３に接続され、かつ配線部ＭＣ４とは接続されていない。

図３および図６〜図１０からも分かるように、配線Ｍ２〜Ｍ６の配線部ＭＣ１，ＭＣ３に重なる位置に、スルーホール１９，２３，２７，３１およびそれを埋めるプラグ２０，２４，２８，３２が配置されて、それらを介して配線Ｍ２〜Ｍ６の配線部ＭＣ１，ＭＣ３同士が電気的に接続されている。すなわち、配線Ｍ２の配線部ＭＣ１と、配線Ｍ３の配線部ＭＣ３とが、両者間のスルーホール１９内を埋めるプラグ２０を介して電気的に接続され、配線Ｍ３の配線部ＭＣ３と配線Ｍ４の配線部ＭＣ１とが、両者間のスルーホール２３内を埋めるプラグ２４を介して電気的に接続されている。そして、配線Ｍ４の配線部ＭＣ１と配線Ｍ５の配線部ＭＣ３とが、両者間のスルーホール２７内を埋めるプラグ２８を介して電気的に接続され、配線Ｍ５の配線部ＭＣ３と配線Ｍ６の配線部ＭＣ１とが、両者間のスルーホール３１内を埋めるプラグ３２を介して電気的に接続されている。

また、図４および図６〜図１０からも分かるように、配線Ｍ２〜Ｍ６の配線部ＭＣ２，ＭＣ４に重なる位置に、スルーホール１９，２３，２７，３１およびそれを埋めるプラグ２０，２４，２８，３２が配置されて、それらを介して配線Ｍ２〜Ｍ６の配線部ＭＣ２，ＭＣ４同士が電気的に接続されている。すなわち、配線Ｍ２の配線部ＭＣ２と、配線Ｍ３の配線部ＭＣ４とが、両者間のスルーホール１９内を埋めるプラグ２０を介して電気的に接続され、配線Ｍ３の配線部ＭＣ４と配線Ｍ４の配線部ＭＣ２とが、両者間のスルーホール２３内を埋めるプラグ２４を介して電気的に接続されている。そして、配線Ｍ４の配線部ＭＣ２と配線Ｍ５の配線部ＭＣ４とが、両者間のスルーホール２７内を埋めるプラグ２８を介して電気的に接続され、配線Ｍ５の配線部ＭＣ４と配線Ｍ６の配線部ＭＣ２とが、両者間のスルーホール３１内を埋めるプラグ３２を介して電気的に接続されている。

従って、配線Ｍ２の配線部ＭＤ１，ＭＣ１からなる金属パターンＭＰ１と、配線Ｍ３の配線部ＭＤ４，ＭＣ３からなる金属パターンＭＰ３と、配線Ｍ４の配線部ＭＤ１，ＭＣ１からなる金属パターンＭＰ１と、配線Ｍ５の配線部ＭＤ４，ＭＣ３からなる金属パターンＭＰ３と、配線Ｍ６の配線部ＭＤ１，ＭＣ１からなる金属パターンＭＰ１とが電気的に接続されて、容量素子Ｃ２の第１電極（一方の電極）となる。また、配線Ｍ２の配線部ＭＤ２，ＭＣ２からなる金属パターンＭＰ２と、配線Ｍ３の配線部ＭＤ３，ＭＣ４からなる金属パターンＭＰ４と、配線Ｍ４の配線部ＭＤ２，ＭＣ２からなる金属パターンＭＰ２と、配線Ｍ５の配線部ＭＤ３，ＭＣ４からなる金属パターンＭＰ４と、配線Ｍ６の配線部ＭＤ２，ＭＣ２からなる金属パターンＭＰ２とが電気的に接続されて、容量素子Ｃ２の第２電極（他方の電極）となる。そして、前記第１電極と前記第２電極の間の絶縁膜が、容量素子Ｃ２の容量絶縁膜（誘電体膜）となる。これら配線Ｍ２〜Ｍ６の金属パターンＭＰ１〜ＭＰ４（前記第１電極および前記第２電極）と、金属パターンＭＰ１〜ＭＰ４間の絶縁膜とにより、ＭＩＭ（Metal Insulator Metal）型の容量素子Ｃ２が形成されている。

容量素子Ｃ２の総容量は、以下の第１〜第１３容量の総和である。すなわち、配線Ｍ２の金属パターンＭＰ１と金属パターンＭＰ２との間に形成された第１容量。配線Ｍ３の金属パターンＭＰ３と金属パターンＭＰ４との間に形成された第２容量。配線Ｍ４の金属パターンＭＰ１と金属パターンＭＰ２との間に形成された第３容量。配線Ｍ５の金属パターンＭＰ３と金属パターンＭＰ４との間に形成された第４容量。配線Ｍ６の金属パターンＭＰ１と金属パターンＭＰ２との間に形成された第５容量。配線Ｍ２の金属パターンＭＰ１と配線Ｍ３の金属パターンＭＰ４との間に形成された第６容量。配線Ｍ２の金属パターンＭＰ２と配線Ｍ３の金属パターンＭＰ３との間に形成された第７容量。配線Ｍ３の金属パターンＭＰ３と配線Ｍ４の金属パターンＭＰ２との間に形成された第８容量。配線Ｍ３の金属パターンＭＰ４と配線Ｍ４の金属パターンＭＰ１との間に形成された第９容量。配線Ｍ４の金属パターンＭＰ１と配線Ｍ５の金属パターンＭＰ４との間に形成された第１０容量。配線Ｍ４の金属パターンＭＰ２と配線Ｍ５の金属パターンＭＰ３との間に形成された第１１容量。配線Ｍ５の金属パターンＭＰ３と配線Ｍ６の金属パターンＭＰ２との間に形成された第１２容量。配線Ｍ５の金属パターンＭＰ４と配線Ｍ６の金属パターンＭＰ１との間に形成された第１３容量。容量素子Ｃ２の総容量を、上記第１〜第１３容量の総和とすることができるので、容量素子Ｃ２を大容量化することができる。

容量素子Ｃ２の総容量を構成する上記第１〜第１３容量のうち、第１〜第５容量は、同層の金属パターン間（ここでは金属パターンＭＰ１，ＭＰ２間および金属パターンＭＰ３，ＭＰ４間）の容量である。従って、容量素子Ｃ２は、同層の金属パターン間（ここでは金属パターンＭＰ１，ＭＰ２間および金属パターンＭＰ３，ＭＰ４間）の容量を利用した容量素子とみなすことができる。また、容量素子Ｃ２は、配線パターン（ここではＭ２〜Ｍ６の金属パターンＭＰ１〜ＭＰ４）のフリンジ容量を利用した容量素子とみなすこともできる。一方、後述する実施の形態３で説明する容量素子Ｃ３は、同層の金属パターン間の容量を利用せず、上下２層の金属電極間の容量のみを利用した容量素子であり、本実施の形態で用いた容量素子Ｃ２とは種類が異なっている。また、容量素子Ｃ２は、ＭＯＳ型容量素子である容量素子Ｃ１とも種類が異なる容量素子であり、また、後述する実施の形態５，６で説明するＰＩＰ型の容量素子Ｃ４とも種類が異なる容量素子である。

このように、容量素子Ｃ２は、同層に形成された金属パターンＭＰ１（第１金属パターン）と金属パターンＭＰ２（第２金属パターン）との間の容量を利用した容量素子であり、同層に形成された金属パターンＭＰ３（第１金属パターン）と金属パターンＭＰ４（第２金属パターン）との間の容量を利用した容量素子である。パターン形状については、上述したように、金属パターンＭＰ１（第１金属パターン）は、Ｘ方向（第１方向）に延在する複数の配線部ＭＤ１（第１導体部）が、Ｘ方向に交差するＹ方向（第２方向）に延在する配線部ＭＣ１（第１連結部）で連結された櫛型のパターン形状を有している。また、金属パターンＭＰ２（第２金属パターン）は、Ｘ方向（第１方向）に延在しかつ複数の配線部ＭＤ１（第１導体部）の間にそれぞれ配置された複数の配線部ＭＤ２（第２導体部）が、Ｙ方向（第２方向）に延在する配線部ＭＣ２（第２連結部）で連結された櫛型のパターン形状を有している。また、金属パターンＭＰ３（第１金属パターン）は、Ｘ方向（第１方向）に延在する複数の配線部ＭＤ４（第１導体部）が、Ｙ方向（第２方向）に延在する配線部ＭＣ３（第１連結部）で連結された櫛型のパターン形状を有している。また、金属パターンＭＰ４（第２金属パターン）は、Ｘ方向（第１方向）に延在しかつ複数の配線部ＭＤ４（第１導体部）の間にそれぞれ配置された複数の配線部ＭＤ３（第２導体部）が、Ｙ方向（第２方向）に延在する配線部ＭＣ４（第２連結部）で連結された櫛型のパターン形状を有している。金属パターンＭＰ１〜ＭＰ４をこのようなパターン形状とすることで、容量素子Ｃ２の面積（平面寸法）当たりの容量値を効率的に大きくすることができる。また、各配線Ｍ２〜Ｍ６の金属パターンＭＰ１〜ＭＰ４の配線部ＭＤ１〜ＭＤ４の配線幅（Ｙ方向の幅）は、各配線Ｍ２〜Ｍ６の最小配線幅と同じであることがより好ましく、これにより、容量素子Ｃ２の面積（平面寸法）当たりの容量値を更に効率的に大きくすることができる。

容量素子Ｃ２を形成する金属パターンＭＰ１〜ＭＰ４は、半導体基板１上に形成された配線層（ここでは配線Ｍ２〜Ｍ６）または配線層のパターンにより形成されており、配線層（ここではＭ２〜Ｍ６）は主として銅またはアルミニウムのような金属（金属材料、金属的な電導を示す材料）で形成されているので、金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４は、金属的な電導を示す導体パターンである。

なお、本実施の形態では、半導体基板１上に複数の配線層（ここでは配線Ｍ１〜Ｍ６）が形成され、このうち配線Ｍ２〜Ｍ６に容量素子Ｃ２を形成する金属パターンＭＰ１〜ＭＰ４が形成されている場合について説明したが、容量素子Ｃ２を構成する金属パターンが形成される配線の層数はこれに限定されず、複数の配線層の１層以上に容量素子Ｃ２を構成する金属パターンを形成すればよい。容量素子Ｃ２を構成する金属パターンを１層の配線層のみに形成する場合は、その配線層に、金属パターンＭＰ１，ＭＰ２を形成すればよく、この場合、容量素子Ｃ２は、同層の金属パターンＭＰ１，ＭＰ２間の容量のみを利用して形成された容量素子となる。容量素子Ｃ２を構成する金属パターンを２層以上の配線層に形成する場合は、その２層以上の配線層に金属パターンＭＰ１，ＭＰ２と金属パターンＭＰ３，ＭＰ４とを交互に積み重ねて配置すればよい。このことは、以下の実施の形態２〜７でも同様である。

但し、半導体基板１上に形成された複数の配線層のうち、２層以上の配線層に、容量素子Ｃ２を構成する金属パターンＭＰ１〜ＭＰ４を形成すれば、容量素子Ｃ２をより効率的に大容量化できる。この場合、容量素子Ｃ２の総容量は、同層の金属パターン間（同層の金属パターンＭＰ１，ＭＰ２間および同層の金属パターンＭＰ３，ＭＰ４間）の容量（本実施の形態では上記第１〜第５容量に対応）に、更に、異なる層の金属パターン間（１層異なる金属パターンＭＰ１，ＭＰ４間、および１層異なる金属パターンＭＰ２，ＭＰ３間）の容量（本実施の形態では上記第６〜第１３容量に対応）を加えたものとなる。従って、本実施の形態のように、半導体基板１上に形成された複数の配線層のうち２層以上に容量素子Ｃ２を形成する金属パターンＭＰ１〜ＭＰ４を形成した場合には、容量素子Ｃ２は、同層の金属パターン間の容量と、異なる層の金属パターン間の容量とを利用して形成された容量素子となる。

また、本実施の形態の半導体装置では、上記のように、キャパシタ形成領域において、ｎ型半導体領域４、絶縁膜５、上部電極６およびｎ型半導体領域７により、ＭＯＳ型の容量素子Ｃ１が形成されている。そして、図３〜図５に示されるように、配線Ｍ１は、Ｙ方向に延在する配線部Ｍ１ａおよび配線部Ｍ１ｂを有しており、配線Ｍ１の配線部Ｍ１ａは、コンタクトホール１２ａ内に埋め込まれたプラグ１３ａを介して、ｎ型半導体領域７に電気的に接続され、配線Ｍ１の配線部Ｍ１ｂは、コンタクトホール１２ｂ内に埋め込まれたプラグ１３ｂを介して、上部電極６に電気的に接続されている。なお、上部電極６は配線Ｍ１の配線部Ｍ１ｂの直下にも延在しているので、配線Ｍ１の配線部Ｍ１ｂと上部電極６との間をプラグ１３ｂで接続できる。また、配線Ｍ１の配線部Ｍ１ａは、少なくとも一部がｎ型半導体領域７と平面的に重なっているので、その重なり領域において、ｎ型半導体領域７と配線Ｍ１の配線部Ｍ１ａとの間をプラグ１３ａで接続できる。

配線Ｍ１の配線部Ｍ１ａは、Ｙ方向に延在し、配線Ｍ２，Ｍ４，Ｍ６の配線部ＭＣ１および配線Ｍ３，Ｍ５の配線部ＭＣ３と平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）形成され、配線Ｍ１の配線部Ｍ１ｂは、Ｙ方向に延在し、配線Ｍ２，Ｍ４，Ｍ６の配線部ＭＣ２および配線Ｍ３，Ｍ５の配線部ＭＣ４と平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）形成されている。そして、配線Ｍ２の配線部ＭＣ１および配線Ｍ１の配線部Ｍ１ａに重なる位置に、スルーホール１５およびそれを埋めるプラグ１６が配置されており、このプラグ１６を介して、配線Ｍ２の配線部ＭＣ１と配線Ｍ１の配線部Ｍ１ａとが、電気的に接続されている。また、配線Ｍ２の配線部ＭＣ２および配線Ｍ１の配線部Ｍ１ｂに重なる位置に、スルーホール１５およびそれを埋めるプラグ１６が配置されており、このプラグ１６を介して、配線Ｍ２の配線部ＭＣ２と配線Ｍ１の配線部Ｍ１ｂとが、電気的に接続されている。

従って、容量素子Ｃ２の第１電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ１，ＭＰ３からなる第１電極）が、プラグ１６、配線Ｍ１の配線部Ｍ１ａ、プラグ１３ａおよびｎ型半導体領域７を介して、容量素子Ｃ１の下部電極（ｎ型半導体領域４）に電気的に接続されている。また、容量素子Ｃ２の第２電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ２，ＭＰ４からなる第２電極）が、プラグ１６、配線Ｍ１の配線部Ｍ１ｂおよびプラグ１３ｂを介して、容量素子Ｃ１の上部電極（上部電極６）に電気的に接続されている。このため、図１にも示されるように、容量素子Ｃ１と容量素子Ｃ２とは、並列に接続されている。容量素子Ｃ１，Ｃ２を並列に接続した回路は、配線Ｍ１〜Ｍ６およびそれよりも上層の配線層のうちの一層または複数層の配線（図示せず）などによって、必要に応じて半導体装置内の他の領域に形成された素子あるいはボンディングパッドなどと電気的に接続されている。

このように、本実施の形態の半導体装置では、半導体基板１の主面にＭＯＳ型容量素子である容量素子Ｃ１を形成し、容量素子Ｃ１を形成したのと同じ平面領域でかつ容量素子Ｃ１よりも上層に、容量素子Ｃ１とは異なる種類の容量素子Ｃ２を配置し、それら容量素子Ｃ１，Ｃ２を並列に接続している。すなわち、互いに種類が異なる複数の容量素子Ｃ１，Ｃ２が、半導体基板１上に積み重ねられて配置され、並列に接続されている。

容量素子の大容量化を図る場合、一般にその容量素子の面積を大きくすることが考えられる。例えば、ＭＯＳ型容量素子の大容量化を図る場合、半導体基板上に絶縁膜を介して形成する上部電極の面積を大きくすることで、半導体基板領域と、上部電極と、それらの間の絶縁膜により形成されるＭＯＳ型容量素子の容量値を大きくすることができる。しかしながら、容量素子の面積を大きくすれば、半導体装置の大面積化を招き、半導体装置の小面積化（平面寸法の縮小）の流れに逆行してしまう。

そこで、本実施の形態では、容量素子の大容量化を図るに際して、その容量素子の面積を大きくするのではなく、異なる種類の容量素子（ここでは容量素子Ｃ１と容量素子Ｃ２）を形成してこれらを並列に接続することで、トータルとして大容量の容量素子を形成する。そして、この並列接続した異なる種類の容量素子（ここでは容量素子Ｃ１，Ｃ２）を、半導体基板１上に積み重ねて配置し、同じ平面領域の異なる層に配置することで、容量素子Ｃ１，Ｃ２を配置するのに要する平面領域の面積を少なくする。

本実施の形態とは異なり、容量素子Ｃ１と容量素子Ｃ２とを異なる平面領域に形成してそれらを並列に接続した場合、容量素子Ｃ１，Ｃ２を配置するのに要する平面領域の面積が大きくなるだけでなく、容量素子Ｃ１と容量素子Ｃ２とを並列に接続するための配線の引き回しが長くなり、寄生抵抗成分が増大してしまう。この寄生抵抗成分の増大は、容量素子を用いて形成すべき回路特性を低下させてしまう可能性がある。

それに対して本実施の形態では、容量素子Ｃ２と容量素子Ｃ１とを同じ平面領域に上下に積み重ねて配置してそれらを並列に接続しているので、小さな平面領域に大きな容量の容量素子（並列接続された容量素子Ｃ１，Ｃ２からなる容量素子）を形成できるとともに、容量素子Ｃ１と容量素子Ｃ２とを並列に接続するための配線の引き回しが短くて済み、寄生抵抗成分を小さくすることができる。例えば、配線Ｍ１の配線部Ｍ１ａ，Ｍ１ｂおよびそれに接続するプラグ１３ａ，１３ｂ，１６などを介して、容量素子Ｃ１と容量素子Ｃ２を並列に接続することができる。

本実施の形態では、複数の容量素子Ｃ１，Ｃ２を半導体基板１上に積み重ねて配置して並列に接続することで、同じ平面領域に形成できるトータルの容量値を大きくすることができ、容量素子を有する半導体装置を小面積化することができる。また、容量素子の大容量化と半導体装置の小面積化の両立を図ることができる。また、寄生抵抗成分を低減できるので、容量素子Ｃ１と容量素子Ｃ２とを並列に接続して形成した回路の特性を向上させることができる。

また、本実施の形態では、半導体基板上に形成された、互いに異なる層でかつ平面的に重なる（好ましくは同じ）位置に配置された複数の配線部（配線Ｍ１の配線部Ｍ１ａおよび配線Ｍ２〜Ｍ６の配線部ＭＣ１，ＭＣ３と、配線Ｍ１の配線部Ｍ１ｂおよび配線Ｍ２〜Ｍ６の配線部ＭＣ２，ＭＣ４）を利用して、複数の容量素子Ｃ１，Ｃ２が接続されている。具体的には、互いに異なる層に形成された配線Ｍ１の配線部Ｍ１ａ、配線Ｍ２の配線部ＭＣ１、配線Ｍ３の配線部ＭＣ３、配線Ｍ４の配線部ＭＣ１、配線Ｍ５の配線部ＭＣ３および配線Ｍ６の配線部ＭＣ１を平面的に重なる（好ましくは同じ）位置に配置し、これらを利用して容量素子Ｃ１，Ｃ２の一方の電極同士を電気的に接続している。更に、互いに異なる層に形成された配線Ｍ１の配線部Ｍ１ｂ、配線Ｍ２の配線部ＭＣ２、配線Ｍ３の配線部ＭＣ４、配線Ｍ４の配線部ＭＣ２、配線Ｍ５の配線部ＭＣ４および配線Ｍ６の配線部ＭＣ２を平面的に重なる（好ましくは同じ）位置に配置し、これらを利用して容量素子Ｃ１，Ｃ２の他方の電極同士を電気的に接続している。これにより、複数の容量素子Ｃ１，Ｃ２が並列に接続される。このようにすることで、複数の容量素子Ｃ１，Ｃ２を効率よく並列接続することができ、並列に接続するための配線の引き回しをより短くすることができ、寄生抵抗成分をより小さくすることができ、容量素子Ｃ１，Ｃ２を並列に接続して形成した回路の特性をより向上させることができる。

また、本実施の形態では、並列に接続した複数の容量素子Ｃ１，Ｃ２のうち最も下側に配置する容量素子Ｃ１をＭＯＳ型容量素子とすることで、半導体基板１の主面上に形成する配線構造よりも下層に容量素子Ｃ１を設けることができる。そして、容量素子Ｃ２を、比較的下層の配線層（ここでは配線Ｍ２〜Ｍ６）を用いて形成したＭＩＭ型の容量素子とすることで、容量素子Ｃ１と同じ平面領域でかつ容量素子Ｃ１よりも上層に容量素子Ｃ２を設けることができる。このため、同じ平面領域の異なる層に異なる種類の容量素子Ｃ１，Ｃ２を配置することが容易に実現できる。

図１１は、容量素子Ｃ１のようなＭＯＳ型容量素子単独のＣ−Ｖ（容量−電圧）特性の一例を示すグラフである。図１２は、容量素子Ｃ２のような櫛型配線パターンを用いたＭＩＭ型容量素子単独のＣ−Ｖ特性の一例を示すグラフである。図１３は、本実施の形態の半導体装置のように、容量素子Ｃ１のようなＭＯＳ型容量素子と、容量素子Ｃ２のような櫛型配線パターンを用いたＭＩＭ型容量素子とを並列接続した構成の回路のＣ−Ｖ特性の一例を示すグラフである。図１１〜図１３のグラフの横軸は、容量素子の電極間に印加された電圧に対応し、図１１〜図１３のグラフの縦軸は、容量値に対応する。なお、図１１〜図１３の縦軸は、単位は任意単位（arb. unit：arbitrary unit）であるが、スケール（目盛りの間隔）は図１１〜図１３で同じであり、異なる容量値の領域が図１１〜図１３の縦軸に示されている。また、図１４は、図１１〜図１３のＣ−Ｖ特性の電圧係数（Ｖ_Ｃ１，Ｖ_Ｃ２）を示す表である。図１１〜図１３のＣ−Ｖ特性のグラフは、係数ａ，ｂを用いて、次式で近似できる。

Ｃ＝ｂ×Ｖ^２＋ａ×Ｖ＋Ｖ_Ｃ０
ここで、式中のＣは図１１〜図１３の縦軸に対応する容量値、式中のＶは図１１〜図１３の横軸に対応する電圧値である。Ｖ_Ｃ０は電圧ゼロのときの容量値である。

上記の式を変形すると、下記の式が得られる。

Ｃ＝（１＋ａ／Ｖ_Ｃ０×Ｖ＋ｂ／Ｖ_Ｃ０×Ｖ^２）×Ｖ_Ｃ０
ここで、Ｖ_Ｃ１＝ａ／Ｖ_Ｃ０、Ｖ_Ｃ２＝ｂ／Ｖ_Ｃ０として表すと、
Ｃ＝（１＋Ｖ_Ｃ１×Ｖ＋Ｖ_Ｃ２×Ｖ^２）×Ｖ_Ｃ０
ここで、上記Ｖ_Ｃ１は、電圧の一次係数（電圧Ｖの一乗の係数）、上記Ｖ_Ｃ２は、電圧の二次係数（電圧Ｖの二乗の係数）に相当する。

容量素子Ｃ１のようなＭＯＳ型容量素子は、容量絶縁膜（ここでは絶縁膜５）の膜厚を薄くできることから、比較的小さい面積で大容量の容量素子を実現できるという利点を有しているが、図１１および図１４にも示されるように、容量値の電圧依存性が大きい（Ｃ−Ｖ特性がフラットでない）。このため、ＭＯＳ型容量素子単独では、バイアス電圧値に依存しない容量を実現しにくい。

一方、容量素子Ｃ２のような櫛型配線パターンを用いたＭＩＭ型容量素子は、ＭＯＳ型容量素子に比べて、図１２および図１４にも示されるように、容量値の電圧依存性が小さい。更に、ＭＯＳ型容量素子である容量素子Ｃ１は、図１１に示されるように、Ｃ−Ｖ特性（のグラフ）が上に凸状となり、櫛型配線パターンを用いたＭＩＭ型容量素子である容量素子Ｃ２は、図１２に示されるように、Ｃ−Ｖ特性（のグラフ）が下に凸状となり、両者はＣ−Ｖ特性（容量の電圧依存性）の向きが異なる。これは、図１４の表からも分かるように、ＭＯＳ型容量素子である容量素子Ｃ１のＣ−Ｖ特性（図１１に対応）の電圧の２次係数（上記Ｖ_Ｃ２に対応）が負（すなわちＶ_Ｃ２＜０）であり、櫛型配線パターンを用いたＭＩＭ型の容量素子Ｃ２のＣ−Ｖ特性（図１２に対応）の電圧の２次係数（上記Ｖ_Ｃ２に対応）が正（すなわちＶ_Ｃ２＞０）であるためである。このように、容量素子Ｃ１と容量素子Ｃ２とは、互いに種類が異なるが、特性（Ｃ−Ｖ特性、すなわち容量の電圧依存性）も異なる容量素子である。

本実施の形態の半導体装置では、容量素子Ｃ１のようなＭＯＳ型容量素子上に、容量素子Ｃ１とは異なる特性（Ｃ−Ｖ特性）を有する容量素子Ｃ２（櫛型配線パターンを用いたＭＩＭ型容量素子）を積み重ねて配置してそれらを並列に接続している。すなわち、半導体基板１のキャパシタ形成領域において、互いに特性（Ｃ−Ｖ特性）が異なる複数の容量素子Ｃ１，Ｃ２が、半導体基板１上に積み重ねて配置され、並列に接続されている。これにより、本実施の形態では、ＭＯＳ型容量素子単独の場合に比べて、トータルの容量を大きくできるだけでなく、図１３および図１４にも示されるように、容量値の電圧依存性が小さくなり（すなわちＣ−Ｖ特性がフラットになり）、大容量でかつバイアス電圧値に依存しない容量素子を実現することができる。特に、図１４からも分かるように、ＭＯＳ型容量素子単独の場合（図１４の表における「図１１のＣ−Ｖ特性」の欄に対応）に比べて、本実施の形態の場合（図１４の表における「図１３のＣ−Ｖ特性」の欄に対応）、電圧の二次係数である上記Ｖ_Ｃ２を改善することができる（すなわちＶ_Ｃ２の絶対値が小さくなる）。従って、本実施の形態では、半導体装置に占めるキャパシタ形成領域の平面寸法（面積）当たりの容量値を大きくできるとともに、容量値がバイアス電圧値に依存しにくくなるので、容量素子を用いた回路の特性を向上することができる。また、トータルで大容量でかつ平坦なＣ−Ｖ特性（電圧依存性が小さいＣ−Ｖ特性）を有する容量素子（並列接続された容量素子Ｃ１，Ｃ２からなる容量素子）を実現することができる。

また、本実施の形態では、同じ平面領域（の異なる層）に積み重ねて配置して並列接続する複数の容量素子のうち最下層の容量素子を、ＭＯＳ型容量素子である容量素子Ｃ１にしているので、半導体基板１の他の領域（ＭＩＳＦＥＴ形成領域）に形成するＭＩＳＦＥＴとほぼ同じ工程で容量素子Ｃ１を形成することができ、半導体装置の製造工程数を低減することができる。従って、本実施の形態および以下の実施の形態で容量素子Ｃ１を用いている場合は、半導体基板１の他の領域（容量素子Ｃ１が形成されたキャパシタ形成領域以外の領域）にＭＩＳＦＥＴが形成されている半導体装置に適用すれば、より有効である。

また、容量素子Ｃ１，Ｃ２と後述の実施の形態で説明する容量素子Ｃ３，Ｃ４のうち、平面寸法が同じ場合に最も容量値が大きくなるのは、容量絶縁膜を最も薄くしやすい容量素子Ｃ１である。このため、本実施の形態のように、積み重ねて配置して並列接続する複数の容量素子のうち最下層の容量素子をＭＯＳ型容量素子である容量素子Ｃ１にすれば、小さなキャパシタ形成領域に、より大きな容量値の容量素子を形成できる。

（実施の形態２）
図１５は、本実施の形態の半導体装置の要部断面図であり、図１６は、本実施の形態の半導体装置の要部平面図である。図１５は、上記実施の形態１の図２に対応するものであり、図１６は、上記実施の形態１の図６に対応するものである。従って、図１６のＡ−Ａ線の断面が図１５に対応する。

本実施の形態では、キャパシタ形成領域において、容量素子Ｃ２を形成する配線Ｍ２〜Ｍ６（すなわち上記実施の形態１で説明した金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４）を囲むように、図１５に示されるように、配線Ｍ２〜Ｍ６からなるシールド用の配線部ＭＧを設けている。

図１６には、キャパシタ形成領域の配線Ｍ２のレイアウトが示されており、配線Ｍ２の金属パターンＭＰ１，ＭＰ２を平面的に囲むように、配線Ｍ２からなる配線部ＭＧが設けられているが、配線Ｍ３〜Ｍ６でも同様に、配線部ＭＧが設けられている。

すなわち配線Ｍ３の金属パターンＭＰ３，ＭＰ４を囲むように、配線Ｍ３からなる配線部ＭＧが設けられ、配線Ｍ４の金属パターンＭＰ１，ＭＰ２を平面的に囲むように、配線Ｍ４からなる配線部ＭＧが設けられ、配線Ｍ５の金属パターンＭＰ３，ＭＰ４を囲むように、配線Ｍ５からなる配線部ＭＧが設けられ、配線Ｍ６の金属パターンＭＰ１，ＭＰ２を平面的に囲むように、配線Ｍ６からなる配線部ＭＧが設けられている。配線Ｍ２〜Ｍ６の各配線部ＭＧ同士は、平面的に重なる（好ましくは同じ）位置に形成されており、プラグ２０，２４，２８，３２を介して互いに電気的に接続されている。配線部ＭＧは、固定電位（好ましくは接地電位またはグランド電位）に接続されている。

本実施の形態では、上記実施の形態１で得られた効果に加えて、更に、配線部ＭＧを設けたことにより、容量素子Ｃ２を電磁気的にシールドすることができる。これにより、容量素子Ｃ１，Ｃ２を並列に接続した回路の特性をより向上させることができる。また、以下の実施の形態３〜６においても、本実施の形態と同様の配線部ＭＧを設けることができ、同様の効果を得ることができる。

（実施の形態３）
図１７は、本実施の形態の半導体装置の要部回路図であり、図１８および図１９は、本実施の形態の半導体装置の要部断面図であり、図２０および図２１は、本実施の形態の半導体装置の要部平面図である。

図１７は、上記実施の形態１の図１に対応するものであり、図１８〜図２１に示される半導体装置のキャパシタ形成領域に形成された回路（等価回路）が示されている。また、図１８および図１９は、半導体装置のキャパシタ形成領域の断面図が示されており、図１８は上記実施の形態１の図２に対応するものである。図２０および図２１は、上記実施の形態１の図５〜図１０と同じ平面位置（キャパシタ形成領域）が示されているが、図２０には、第７層配線である配線Ｍ７の平面レイアウトが示され、平面図であるが、図面を見やすくするために、配線Ｍ７にハッチングを付してある。図２１には、容量素子Ｃ３の下部電極４３および上部電極４９と配線Ｍ７の平面レイアウトが示されている。図２０および図２１のＡ−Ａ線の断面が図１８に対応し、Ｄ−Ｄ線の断面が図１９に対応する。また、本実施の形態においても、ｎ型半導体領域４、上部電極６、ｎ型半導体領域７、コンタクトホール１２（１２ａ，１２ｂ）および配線Ｍ１〜Ｍ６の平面レイアウトは上記実施の形態１の図５〜図１０と同様なので、ここではその図示は省略する。

本実施の形態の半導体装置は、配線Ｍ６が埋め込まれた絶縁膜３３およびそれよりも下の構造は、上記実施の形態１の半導体装置と同様であるので、ここではその説明は省略し、配線Ｍ６が埋め込まれた絶縁膜３３よりも上の構造について説明する。

本実施の形態では、図１８および図１９に示されるように、配線Ｍ６が埋め込まれた絶縁膜３３上には、絶縁膜（層間絶縁膜）３４が形成されている。絶縁膜３４には、スルーホール（開口部、孔、貫通孔）３５が形成されており、スルーホール３５内には、プラグ（導体部、接続用導体部）３６が形成されて埋め込まれている。プラグ３６は、その底部で配線Ｍ６と接して電気的に接続されている。

プラグ３６が埋め込まれた絶縁膜３４上には、絶縁膜（層間絶縁膜）３７が形成されており、この絶縁膜３７には配線溝とこの配線溝に埋め込まれた配線Ｍ７が形成されている。配線Ｍ７は、配線Ｍ６よりも１つ上層の第７層配線（配線層）である。配線Ｍ７は、キャパシタ形成領域において、図２０に示されるようなパターンを有している。配線Ｍ７は、ダマシン技術（ここではシングルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線とすることができる。デュアルダマシン技術を用いて配線Ｍ７を形成することもでき、この場合、配線Ｍ７とプラグ３６が一体的に形成される。また、配線Ｍ７と配線Ｍ６との間の寄生容量を小さくするために、絶縁膜３４の膜厚を、絶縁膜１８，２２，２６，３０の各膜厚よりも厚くすることがより好ましい。

配線Ｍ７は主として銅のような金属（金属材料、金属的な電導を示す材料）で形成されている。配線Ｍ７は、本実施の形態のようにダマシン法で形成した埋め込み配線であればより好ましいが、他の形態として、配線Ｍ７を、導体膜（金属膜）のパターニングにより形成した配線（例えばアルミニウム配線）とすることもできる。

配線Ｍ７が埋め込まれた絶縁膜３７上には、絶縁膜（層間絶縁膜）３８が形成されている。絶縁膜３８には、スルーホール（開口部、孔、貫通孔）３９が形成されており、スルーホール３９内にはプラグ（導体部、接続用導体部）４０が形成されて埋め込まれている。プラグ４０は、その底部で配線Ｍ７と接して電気的に接続されている。

プラグ４０が埋め込まれた絶縁膜３８上には、絶縁膜（層間絶縁膜）４１が形成されている。絶縁膜４１には、下部電極用開口部４２が形成されており、この下部電極用開口部４２内には、容量素子Ｃ３用の下部電極（金属電極、下部金属電極）４３が形成されて埋め込まれている。下部電極４３は、その底部でプラグ４０と接して電気的に接続されている。

また、絶縁膜３８，４１にスルーホール（開口部、孔、貫通孔）４４が形成されており、スルーホール４４内にはプラグ（導体部、接続用導体部）４５が形成されて埋め込まれている。プラグ４５は、その底部で配線Ｍ７と接して電気的に接続されている。

例えば、下部電極用開口部４２およびスルーホール４４を形成してから、これらを埋めるようにタングステンなどからなる導体膜を形成し、絶縁膜４１上の導体膜をＣＭＰ法またはエッチバック法などによって除去することで、下部電極４３およびプラグ４５を形成することができる。また、下部電極４３はシングルダマシン技術を用いて形成できるが、他の形態として、デュアルダマシン技術を用いて下部電極４３を形成することもでき、この場合、下部電極４３とプラグ４０が一体的に形成される。また、下部電極４３およびプラグ４５を同じ工程で形成すれば、製造工程数を低減できるのでより好ましいが、下部電極４３とプラグ４５とを別々の工程で形成することもできる。

下部電極４３上を含む絶縁膜４１上に絶縁膜４６が形成され、絶縁膜４６上に導体膜４７が形成され、導体膜４７上に導体膜４８が形成されている。導体膜４７および導体膜４８により、容量素子Ｃ３用の上部電極（金属電極、上部金属電極）４９が構成される。

絶縁膜４６は、パターニングされた絶縁膜からなり、例えば窒化シリコン膜などからなる。導体膜４７は、パターニングされた導体膜からなり、例えばチタン、窒化チタン、タングステンまたは窒化タングステンなどからなる。導体膜４８は、パターニングされた導体膜からなり、例えばアルミニウムを主成分とする導体膜（アルミニウム膜またはアルミニウム合金膜）からなる。また、導体膜４８を、主導体膜と、その主導体膜の上面、下面あるいは上下両面に設けたバリア導体膜との積層膜とすることもできる。導体膜４８の前記主導体膜としては、例えばアルミニウムを主成分とする主導体膜を用いることができ、導体膜４８の前記バリア導体膜としては、例えばチタン膜、窒化チタン膜またはそれらの積層膜を用いることができる。

後で絶縁膜４６および導体膜４７となる積層膜を、下部電極４３上を含む絶縁膜４１の全面上に形成してから、この積層膜をパターニングし、その後、絶縁膜４６および導体膜４７の積層膜上を含む絶縁膜４１の全面上に、後で導体膜４８となる導体膜を形成してから、この導体膜をパターニングすることで、絶縁膜４６および導体膜４７，４８を形成することができる。

導体膜４７，４８からなる上部電極４９と、下部電極４３と、下部電極４３および上部電極４９間の絶縁膜４６とにより、キャパシタ形成領域にＭＩＭ（Metal insulator Metal）型の容量素子Ｃ３が形成される。下部電極４３および上部電極４９は、金属（金属材料、金属的な電導を示す材料）からなる金属電極である。下部電極４３が、容量素子Ｃ３の一方の電極（下部電極）となり、上部電極４９が、容量素子Ｃ３の他方の電極（上部電極）となり、下部電極４３と上部電極４９の間に位置する絶縁膜４６が、容量素子Ｃ３の容量絶縁膜（誘電体膜）となる。絶縁膜４６および上部電極４９は、図２１からも分かるように、平面的に下部電極４３を内包する（含む）ように形成されている。また、導体膜４７を形成しておけば、パターニング時の絶縁膜４６へのダメージを防止できるのでより好ましいが、導体膜４７の形成を省略することもできる。導体膜４７の形成を省略した場合には、導体膜４８は絶縁膜４６の上面に接するように形成され、この導体膜４８が上部電極４９となる。

容量素子Ｃ３は、絶縁膜を介して上下に配置された上部金属電極（金属の上部電極、ここでは上部電極４９）と下部金属電極（金属の下部電極、ここでは下部電極４３）との間の容量を利用した容量素子である。すなわち、容量素子Ｃ３は、下部金属電極（下部電極４３）とその下部金属電極上の上部金属電極（ここでは上部電極４９）との間の容量を利用した容量素子であり、容量素子Ｃ２と異なり、同層の金属パターン間の容量は利用していない容量素子である。このため、容量素子Ｃ３は、容量素子Ｃ２とは種類が異なる容量素子である。また、容量素子Ｃ３は、ＭＯＳ型容量素子である容量素子Ｃ１とも種類が異なる容量素子であり、また、後述する実施の形態５，６で説明するＰＩＰ型の容量素子Ｃ４とも種類が異なる容量素子である。

また、絶縁膜４１上には、上部電極４９を覆うように、最上層の保護膜としての絶縁膜（表面保護膜）５０が形成されている。

導体膜４８は、ボンディングパッド形成用の導体膜（後述する導体膜４８ａ）と同層の導体膜を用いて形成されている。図２２は、本実施の形態の半導体装置の他の領域の要部断面図であり、ボンディングパッド形成領域が示されている。なお、図２２では、絶縁膜４１よりも下の構造の図示を省略している。

図２２に示されるように、絶縁膜５０には、ボンディングパッド用の開口部５１が形成されており、開口部５１から導体膜４８ａの一部が露出されて、ボンディングパッド（パッド電極）５２が形成されている。

ボンディングパッド用の導体膜４８ａと上部電極４９用の導体膜４８とは、同層の金属膜（導体膜）であり、一緒（同時）に形成される。すなわち、絶縁膜４１上に導体膜４８，４８ａ用の同じ金属膜（導体膜）を形成し、この金属膜（導体膜）をパターニングすることで、ボンディングパッド用の導体膜４８ａと、上部電極４９用の導体膜４８とを、一緒（同時）に形成することができる。また、ボンディングパッド５２へのワイヤボンディングを容易にするために、開口部５１から露出する導体膜４８ａ上にめっき膜などを形成することもできる。また、ボンディングパッド５２上に、バンプ電極を形成することもできる。

このように、容量素子Ｃ３の上部電極４９は、半導体装置のボンディングパッド電極（ここではボンディングパッド５２）用の金属層（ここでは導体膜４８ａ）と同層の金属層（ここでは導体膜４８）を利用して形成されている。

図２０に示されるように、キャパシタ形成領域において、配線Ｍ７は、配線Ｍ１の配線部Ｍ１ａと配線Ｍ２，Ｍ４，Ｍ６の配線部ＭＣ１と配線Ｍ３，Ｍ５の配線部ＭＣ３とに対して平面的に重なる（好ましくは同じ）位置に（好ましくは同じ寸法で）形成された配線部Ｍ７ａを有している。更に、キャパシタ形成領域において、配線Ｍ７は、Ｍ１の配線部Ｍ１ｂと配線Ｍ２，Ｍ４，Ｍ６の配線部ＭＣ２と配線Ｍ３，Ｍ５の配線部ＭＣ４とに対して平面的に重なる（好ましくは同じ）位置に（好ましくは同じ寸法で）形成された配線部Ｍ７ｂを有している。更に、キャパシタ形成領域において、配線Ｍ７は、容量素子Ｃ３の下部電極４３の下に延在する配線部Ｍ７ｃを有しており、配線部Ｍ７ｃは配線部Ｍ７ａに接続（連結）されて、配線部Ｍ７ａと配線部Ｍ７ｃとが一体的に形成されたパターンとなっている。

配線Ｍ７と下部電極４３は層が異なり、配線Ｍ７よりも上層に下部電極４３が配置されているが、平面的に見ると（半導体基板１の主面に平行な平面で見ると）、図２１に示されるように、配線Ｍ７の配線部７ａと配線部７ｂの間に下部電極４３が配置されている。そして、下部電極４３は、容量素子Ｃ２を形成する配線Ｍ２〜Ｍ６の金属パターンＭＰ１〜ＭＰ４の配線幅（配線部ＭＤ１〜ＭＤ４のＹ方向の幅または寸法）よりも大きな寸法（辺）を有するパターン（大面積パターン）とされている。下部電極４３の平面形状が、Ｘ方向およびＹ方向に平行な辺を有する四角形状であれば、配線Ｍ７の配線部７ａと配線部７ｂの間に下部電極４３を効率的に配置でき、容量素子Ｃ３の容量値を大きくできるので、より好ましい。また、容量素子Ｃ３の上部電極４９は、平面的に下部電極４３を内包する（含む）更に大面積のパターン（下部電極４３よりも大面積のパターン）とされている。また、配線Ｍ７の配線部Ｍ７ｂの直上には、上部電極４９は延在しているが、下部電極４３は延在していないようにし、配線Ｍ７の配線部Ｍ７ｂと上部電極４９との間をプラグ４５で接続できるようにしている。

下部電極４３および配線Ｍ７の配線部Ｍ７ｃに平面的に重なる位置にスルーホール３９およびそれを埋めるプラグ４０が配置され、このプラグ４０を介して、容量素子Ｃ３の下部電極４３が配線Ｍ７の配線部Ｍ７ｃに電気的に接続されている。そして、配線Ｍ７の配線部Ｍ７ａおよび配線Ｍ６の配線部ＭＣ１に平面的に重なる位置に配置されたスルーホール３５およびそれを埋めるプラグ３６が配置され、このプラグ３６を介して、配線Ｍ７の配線部Ｍ７ａが配線Ｍ６の配線部ＭＣ１に電気的に接続されている。従って、容量素子Ｃ３の下部電極４３は、プラグ４０、配線Ｍ７の配線部Ｍ７ｃ，Ｍ７ａおよびプラグ３６を介して、容量素子Ｃ２の第１電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ１，ＭＰ３からなる第１電極）と電気的に接続され、更に容量素子Ｃ１の下部電極（ｎ型半導体領域４）とも電気的に接続されている。

上部電極４９および配線Ｍ７の配線部Ｍ７ｂに平面的に重なる位置にスルーホール４４およびそれを埋めるプラグ４５が配置され、このプラグ４５を介して、容量素子Ｃ３の上部電極４９が配線Ｍ７の配線部Ｍ７ｂに電気的に接続されている。そして、配線Ｍ７の配線部Ｍ７ｂおよび配線Ｍ６の配線部ＭＣ２に平面的に重なる位置に配置されたスルーホール３５およびそれを埋めるプラグ３６が配置され、このプラグ３６を介して、配線Ｍ７の配線部Ｍ７ｂが配線Ｍ６の配線部ＭＣ２に電気的に接続されている。従って、容量素子Ｃ３の上部電極４９は、プラグ４５、配線Ｍ７の配線部Ｍ７ｂおよびプラグ３６を介して、容量素子Ｃ２の第２電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ２，ＭＰ４からなる第２電極）と電気的に接続され、更に容量素子Ｃ１の上部電極（上部電極６）とも電気的に接続されている。

従って、図１７にも示されるように、容量素子Ｃ１と容量素子Ｃ２と容量素子Ｃ３とは、並列に接続されている。また、容量素子Ｃ１，Ｃ２，Ｃ３を並列に接続した回路は、配線Ｍ１〜Ｍ７のうちの一層または複数層の配線（図示せず）などによって、必要に応じて半導体装置内の他の領域に形成された素子あるいはボンディングパッドなどと電気的に接続されている。

上記実施の形態１では、キャパシタ形成領域において、半導体基板１の主面に容量素子Ｃ１を形成し、容量素子Ｃ１の上方（直上）に、容量素子Ｃ１とは異なる種類の容量素子である容量素子Ｃ２を形成し、容量素子Ｃ１と容量素子Ｃ２とを並列に接続していた。本実施の形態では、キャパシタ形成領域において、半導体基板１の主面に容量素子Ｃ１を形成し、容量素子Ｃ１の上方に、容量素子Ｃ１とは異なる種類の容量素子である容量素子Ｃ２を形成し、更に容量素子Ｃ２の上方（直上）に容量素子Ｃ１，Ｃ２とは異なる種類の容量素子である容量素子Ｃ３を形成し、容量素子Ｃ１と容量素子Ｃ２と容量素子Ｃ３とを並列に接続している。すなわち、本実施の形態では、互いに種類が異なる複数の容量素子Ｃ１，Ｃ２，Ｃ３が、半導体基板１上に積み重ねられて配置され、並列に接続されている。従って、複数の容量素子Ｃ１，Ｃ２，Ｃ３は同じ平面領域の異なる層に配置されている。また、容量素子Ｃ１と容量素子Ｃ２と容量素子Ｃ３とは、互いに種類が異なるが、特性（Ｃ−Ｖ特性、すなわち容量の電圧依存性）も異なる容量素子である。このため、本実施の形態では、互いに特性が異なる複数の容量素子Ｃ１，Ｃ２，Ｃ３が、半導体基板１上に積み重ねられて配置され、並列に接続されている。

本実施の形態では、容量素子Ｃ１，Ｃ２に加えて、更に容量素子Ｃ３を容量素子Ｃ１，Ｃ２上に配置し、これら容量素子Ｃ１，Ｃ２，Ｃ３を並列に接続しているので、上記実施の形態１で得られる効果に加え、更に大容量の容量素子（並列接続された容量素子Ｃ１，Ｃ２，Ｃ３からなる容量素子）を小さな平面領域に形成することができる。このため、容量素子を有する半導体装置の小面積化に極めて有利となる。また、容量素子の大容量化と半導体装置の小面積化の両立に極めて有利となる。

また、本実施の形態では、半導体基板上に形成された、互いに異なる層でかつ平面的に重なる位置に配置された複数の配線部（配線Ｍ１の配線部Ｍ１ａ、配線Ｍ２〜Ｍ６の配線部ＭＣ１，ＭＣ３および配線Ｍ７の配線部Ｍ７ａと、配線Ｍ１の配線部Ｍ１ｂ、配線Ｍ２〜Ｍ６の配線部ＭＣ２，ＭＣ４および配線Ｍ７の配線部Ｍ７ｂ）を利用して、複数の容量素子Ｃ１，Ｃ２，Ｃ３が接続されている。具体的には、互いに異なる層に形成された配線Ｍ１の配線部Ｍ１ａ、配線Ｍ２の配線部ＭＣ１、配線Ｍ３の配線部ＭＣ３、配線Ｍ４の配線部ＭＣ１、配線Ｍ５の配線部ＭＣ３、配線Ｍ６の配線部ＭＣ１および配線Ｍ７の配線部Ｍ７ａを平面的に重なる（好ましくは同じ）位置に配置し、これらを利用して容量素子Ｃ１，Ｃ２，Ｃ３の一方の電極同士を電気的に接続している。更に、互いに異なる層に形成された配線Ｍ１の配線部Ｍ１ｂ、配線Ｍ２の配線部ＭＣ２、配線Ｍ３の配線部ＭＣ４、配線Ｍ４の配線部ＭＣ２、配線Ｍ５の配線部ＭＣ４、配線Ｍ６の配線部ＭＣ２および配線Ｍ７の配線部Ｍ７ｂを平面的に重なる（好ましくは同じ）位置に配置し、これらを利用して容量素子Ｃ１，Ｃ２，Ｃ３の他方の電極同士を接続している。これにより、複数の容量素子Ｃ１，Ｃ２，Ｃ３が並列に接続される。このようにすることで、複数の容量素子Ｃ１，Ｃ２，Ｃ３を効率よく並列接続することができ、並列に接続するための配線の引き回しをより短くすることができ、寄生抵抗成分をより小さくすることができ、容量素子Ｃ１，Ｃ２，Ｃ３を並列に接続して形成した回路の特性をより向上させることができる。

（実施の形態４）
図２３は、本実施の形態の半導体装置の要部回路図であり、上記実施の形態３の図１８に対応するものである。図２４および図２５は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態３の図１８および図１９にそれぞれ対応するものである。

上記実施の形態３では、キャパシタ形成領域に容量素子Ｃ１，Ｃ２，Ｃ３を形成していたが、本実施の形態では、容量素子Ｃ１の形成を省略し、キャパシタ形成領域に容量素子Ｃ２，Ｃ３を形成している。

本実施の形態では、図２４および図２５に示されるように、キャパシタ形成領域全体で、半導体基板１に素子分離領域２が形成されている。そして、キャパシタ形成領域において、上記実施の形態３で形成していたｎ型半導体領域４、絶縁膜５、上部電極６、ｎ型半導体領域７、コンタクトホール１２ａ，１２ｂおよびプラグ１３ａ，１３ｂは（不要なら配線部Ｍ１ａ，Ｍ１ｂも）、本実施の形態では、その形成を省略する。本実施の形態の半導体装置の他の構成は、上記実施の形態３の半導体装置とほぼ同様であるので、ここではその詳しい説明は省略する。

本実施の形態では、互いに種類が異なる複数の容量素子Ｃ２，Ｃ３が、半導体基板１上に積み重ねられて配置され、並列に接続されている。また、容量素子Ｃ２と容量素子Ｃ３とは、互いに種類が異なるが、特性（Ｃ−Ｖ特性、すなわち容量の電圧依存性）も異なる容量素子である。このため、本実施の形態では、互いに特性が異なる複数の容量素子Ｃ２，Ｃ３が、半導体基板１上に積み重ねられて配置され、並列に接続されている。

本実施の形態では、同じ平面領域（の異なる層）に複数の容量素子Ｃ２，Ｃ３を積み重ねて配置して並列接続することにより、小さな平面領域に大容量の容量素子（並列接続された容量素子Ｃ２，Ｃ３からなる容量素子）を形成することができる。このため、容量素子を有する半導体装置を小面積化することができる。また、容量素子の大容量化と半導体装置の小面積化の両立を図ることができる。

また、上記容量素子Ｃ１および後述の実施の形態５，６で説明する容量素子Ｃ４に比べると、金属パターンで形成した容量素子Ｃ２，Ｃ３は、Ｃ−Ｖ特性がフラットに近く（容量値の電圧依存性が小さく）、電気特性が良好である。本実施の形態は、複数の容量素子Ｃ２，Ｃ３を積み重ねて並列に接続することで、小さな平面領域に大容量の容量素子を形成するとともに、容量値の電圧依存性を小さくしやすい容量素子Ｃ２，Ｃ３だけを用いることで、容量値がバイアス電圧値に依存しにくくなり、容量素子を用いた回路の特性を最も向上させることができる。従って、トータルで大容量でかつ最も平坦なＣ−Ｖ特性（電圧依存性が小さいＣ−Ｖ特性）を有する容量素子（並列接続された容量素子Ｃ２，Ｃ３からなる容量素子）を実現することができる。

また、キャパシタ形成領域において、配線Ｍ２〜Ｍ６（の金属パターンＭＰ１〜ＭＰ４）で形成される容量素子Ｃ２の下には、干渉を考慮すると、ＭＩＳＦＥＴなどのトランジスタ素子は形成しないことが好ましい。しかしながら、容量素子Ｃ２の下にＭＩＳＦＥＴなどのトランジスタ素子を設ける場合は、そのトランジスタ素子と容量素子Ｃ２の間に配線Ｍ１の大面積パターンを設けて、トランジスタ素子を容量素子Ｃ２からシールドすることが好ましい。

（実施の形態５）
上記実施の形態１では、キャパシタ形成領域において、容量素子Ｃ１，Ｃ２を形成していたが、本実施の形態では、ＭＯＳ型の容量素子Ｃ１の代わりにＰＩＰ型の容量素子Ｃ４を形成する。

図２６は、本実施の形態の半導体装置の要部回路図であり、図２７および図２８は、本実施の形態の半導体装置の要部断面図であり、図２９は、本実施の形態の半導体装置の要部平面図である。

図２６は、上記実施の形態１の図１に対応するものであり、図２７〜図２９に示される半導体装置のキャパシタ形成領域に形成された回路（等価回路）が示されている。また、図２７および図２８は、半導体装置のキャパシタ形成領域の断面図が示されており、図２７は上記実施の形態１の図２に対応するものである。図２９は、上記実施の形態１の図５〜図１０と同じ平面位置（キャパシタ形成領域）が示されているが、図２９には、容量素子Ｃ４の下部電極６１および上部電極６３と配線Ｍ１の平面レイアウトが示されている。図２９のＡ−Ａ線の断面が図２７に対応し、Ｄ−Ｄ線の断面が図２８に対応する。従って、図２８は、上記実施の形態３の図１９に相当する断面が示されている。また、本実施の形態においても、配線Ｍ２〜Ｍ６の平面レイアウトは上記実施の形態１の図６〜図１０と同様であるので、ここではその図示は省略する。

本実施の形態の半導体装置は、配線Ｍ１および絶縁膜１４とそれよりも上層の構造は、上記実施の形態１の半導体装置と同様であるので、ここではその説明は省略し、配線Ｍ１（および絶縁膜１４）よりも下の構造について説明する。

本実施の形態の半導体装置では、図２７〜図２８に示されるように、キャパシタ形成領域全体で、半導体基板１に素子分離領域２が形成されている。キャパシタ形成領域の素子分離領域２上には、下部電極（下部電極膜、導電体膜、導電体膜パターン）６１が形成されている。下部電極６１は、好ましくは多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン膜（パターニングされたシリコン膜）からなる。下部電極６１を構成する多結晶シリコン膜は、不純物が導入されて低抵抗率とされている。下部電極６１は、例えば、不純物が導入された低抵抗率の多結晶シリコン膜（ドープトポリシリコン膜）を半導体基板１の主面全面上に形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの多結晶シリコン膜をパターニングすることで、形成できる。

下部電極６１上には、絶縁膜６２を介して上部電極６３が形成されている。絶縁膜６２は、例えば酸化シリコン膜または窒化シリコン膜からなる。上部電極６３は、好ましくは多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン膜（パターニングされたシリコン膜）からなる。上部電極６３を構成する多結晶シリコン膜は、不純物が導入されて低抵抗率とされている。例えば、半導体基板１の主面上に下部電極６１を覆うように絶縁膜６２用の絶縁膜と上部電極６３用の多結晶シリコン膜（ドープトポリシリコン膜）の積層膜を形成し、この積層膜をパターニングすることで、下部電極６１上に、絶縁膜６２および絶縁膜６２上の上部電極６３を形成することができる。

下部電極６１、絶縁膜６２および上部電極６３により、容量素子（ＰＩＰ型容量素子）Ｃ４が形成される。下部電極６１が容量素子Ｃ４の一方の電極として機能し、上部電極６３が容量素子Ｃ４の他方の電極として機能し、絶縁膜６２が容量素子Ｃ４の容量絶縁膜（誘電体膜）として機能する。なお、上部電極６３は、下部電極６１の全面上に形成されているのではなく、下部電極６１の少なくとも一部は、上部電極６３で覆われていない状態となっている。

容量素子Ｃ４は、いわゆるＰＩＰ（Polysilicon Insulator Polysilicon）型容量素子である。ここでＰＩＰ型容量素子とは、２層のポリシリコン層（ここでは下部電極６１および上部電極６３）と、それらの間に挟まれた絶縁膜（ここでは絶縁膜６２）とからなる容量素子（ポリシリコン容量素子）である。従って、ＰＩＰ型容量素子は、半導体基板１上に形成された第１多結晶シリコン層（ここでは下部電極６１）を下部電極とし、その第１多結晶シリコン層（下部電極６１）上に絶縁膜（ここでは絶縁膜６２）を介して形成された第２多結晶シリコン層（ここでは上部電極６３）を上部電極とする容量素子とみなすことができる。

また、必要に応じて、下部電極６１および上部電極６３の側壁上に側壁絶縁膜（図示せず）を形成することができ、また、サリサイドプロセスなどにより、下部電極６１および上部電極６３（を構成する多結晶シリコン膜）の上部に金属シリサイド層（図示せず）を形成することもできる。金属シリサイド層を形成しておけば、下部電極６１および上部電極６３と後で形成するプラグ１３との間のコンタクト抵抗などを低減できる。

半導体基板１上に、下部電極６１、絶縁膜６２および上部電極６３の積層体を覆うように、絶縁膜（層間絶縁膜）１１が形成されている。絶縁膜１１には、コンタクトホール１２が形成されており、コンタクトホール１２内には、プラグ１３が形成されて埋め込まれている。

本実施の形態では、キャパシタ形成領域において、コンタクトホール１２およびそれを埋めるプラグ１３は、上部電極６３の上部と、下部電極６１のうちの上部電極６３で覆われていない部分の上部とに形成されている。

コンタクトホール１２のうちのコンタクトホール１２ｃは、下部電極６１のうちの上部電極６３で覆われていない部分の上部に形成されて、その底部で下部電極６１が露出され、コンタクトホール１２のうちのコンタクトホール１２ｄは、上部電極６３の上部に形成されて、その底部で上部電極６３が露出される。従って、プラグ１３のうち、コンタクトホール１２ｃ内に埋め込まれたプラグ１３ｃは、その底部が下部電極６１に接して電気的に接続され、プラグ１３のうち、コンタクトホール１２ｄ内に埋め込まれたプラグ１３ｄは、その底部が上部電極６３に接して電気的に接続されている。

プラグ１３が埋め込まれた絶縁膜１１上には、上記実施の形態１と同様の構造が形成されている。すなわち、配線Ｍ１〜Ｍ６、絶縁膜１４,１７，１８，２１，２２，２５，２６，２９，３０，３３、スルーホール１５，１９，２３，２７，３１およびプラグ１６，２０，２４，２８，３２が上記実施の形態１と同様に形成されている。

本実施の形態の半導体装置は、絶縁膜１１の上面よりも上の構造（配線Ｍ１〜Ｍ６を含む）は、上記実施の形態１の半導体装置とほぼ同様である。このため、本実施の形態においても、キャパシタ形成領域における配線Ｍ１〜Ｍ６（の配線部Ｍ１ａ，Ｍ１ｂおよび金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４）のパターンは、上記実施の形態１（上記図５〜図１０）と同様である。従って、上記実施の形態１と同様に、本実施の形態においても、配線Ｍ１の配線部Ｍ１ａおよび配線Ｍ２〜Ｍ６の配線部ＭＣ１，ＭＣ３は、Ｙ方向に延在して平面的に重なる（好ましくは同じ）位置に形成され、配線Ｍ１の配線部Ｍ１ｂおよび配線Ｍ２〜Ｍ６の配線部ＭＣ２，ＭＣ４は、Ｙ方向に延在して平面的に重なる（好ましくは同じ）位置に形成されている。

そして、本実施の形態では、図２７〜図２９に示されるように、下部電極６１および配線Ｍ１の配線部Ｍ１ａに平面的に重なる位置にコンタクトホール１２ｃおよびそれを埋めるプラグ１３ｃが配置され、このプラグ１３ｃを介して、容量素子Ｃ４の下部電極６１が配線Ｍ１の配線部Ｍ１ａに電気的に接続されている。また、上部電極６３および配線Ｍ１の配線部Ｍ１ｂに平面的に重なる位置にコンタクトホール１２ｄおよびそれを埋めるプラグ１３ｄが配置され、このプラグ１３ｄを介して容量素子Ｃ４の上部電極６３が配線Ｍ１の配線部Ｍ１ｂに電気的に接続されている。なお、上部電極６３は配線Ｍ１の配線部Ｍ１ｂの直下にも延在しているので、配線Ｍ１の配線部Ｍ１ｂと上部電極６３との間をプラグ１３ｄで接続できる。また、配線Ｍ１の配線部Ｍ１ａは、下部電極６１のうちの上部電極６３で覆われていない領域の直上にも延在しているので、下部電極６１と配線Ｍ１の配線部Ｍ１ａとの間をプラグ１３ｃで接続できる。

従って、本実施の形態では、容量素子Ｃ２の第１電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ１，ＭＰ３からなる第１電極）は、プラグ１６を介して、配線Ｍ１の配線部Ｍ１ａに電気的に接続され、更に、プラグ１３ｃを介して、容量素子Ｃ４の下部電極６１に電気的に接続されている。また、容量素子Ｃ２の第２電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ２，ＭＰ４からなる第２電極）は、プラグ１６を介して、配線Ｍ１の配線部Ｍ１ｂに電気的に接続され、更にプラグ１３ｄを介して、容量素子Ｃ４の上部電極６３に電気的に接続されている。このため、図２６にも示されるように、容量素子Ｃ２と容量素子Ｃ４とは、並列に接続されている。容量素子Ｃ２，Ｃ４を並列に接続した回路は、配線Ｍ１〜Ｍ６およびそれよりも上層の配線層のうちの一層または複数層の配線（図示せず）などによって、必要に応じて半導体装置内の他の領域に形成された素子あるいはボンディングパッドなどと電気的に接続されている。

このように、本実施の形態では、互いに種類が異なる複数の容量素子Ｃ４，Ｃ２が、半導体基板１上に積み重ねられて配置され、並列に接続されている。従って、同じ平面領域の異なる層に、容量素子Ｃ４，Ｃ２が配置さている。また、容量素子Ｃ４と容量素子Ｃ２とは、互いに種類が異なるが、特性（Ｃ−Ｖ特性、すなわち容量の電圧依存性）も異なる容量素子である。このため、本実施の形態では、互いに特性が異なる複数の容量素子Ｃ４，Ｃ２が、半導体基板１上に積み重ねられて配置され、並列に接続されている。

本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。但し、容量素子Ｃ１と容量素子Ｃ４では、平面寸法が同じ場合に容量値をより大きくできるのは、容量絶縁膜を薄くしやすいＭＯＳ型容量素子の容量素子Ｃ１である。このため、キャパシタ形成領域の面積当たりの容量値を大きくするには、容量素子Ｃ１を用いた上記実施の形態１の方が有利であり、半導体装置の小面積化を優先する場合は上記実施の形態１を用いることが好ましい。一方、容量素子Ｃ１と容量素子Ｃ４では、電気特性（Ｃ−Ｖ特性）は容量素子Ｃ４の方が良好である（容量素子Ｃ１よりも容量素子Ｃ４の方が、Ｃ−Ｖ特性がフラットに近く、容量値の電圧依存性が小さい）。このため、電気特性を優先する場合は、容量素子Ｃ４を用いた本実施の形態の方が有利である。本実施の形態では、複数の容量素子Ｃ４，Ｃ２を積み重ねて並列に接続することで、小さな平面領域に大容量の容量素子を形成するだけでなく、ＭＯＳ型容量素子に比べて容量値の電圧依存性を小さくしやすいＰＩＰ型容量素子である容量素子Ｃ４を用いることで、容量値がバイアス電圧値に依存しにくくなるので、容量素子を用いた回路の特性をより向上することができる。従って、トータルで大容量でかつ平坦なＣ−Ｖ特性（電圧依存性が小さいＣ−Ｖ特性）を有する容量素子（並列接続された容量素子Ｃ４，Ｃ２からなる容量素子）を実現することができる。

また、本実施の形態においても、半導体基板上に形成された、互いに異なる層でかつ平面的に重なる位置に配置された複数の配線部（配線Ｍ１の配線部Ｍ１ａおよび配線Ｍ２〜Ｍ６の配線部ＭＣ１，ＭＣ３と、配線Ｍ１の配線部Ｍ１ｂおよび配線Ｍ２〜Ｍ６の配線部ＭＣ２，ＭＣ４）を利用して、複数の容量素子Ｃ４，Ｃ２が接続されている。具体的には、互いに異なる層に形成された配線Ｍ１の配線部Ｍ１ａ、配線Ｍ２の配線部ＭＣ１、配線Ｍ３の配線部ＭＣ３、配線Ｍ４の配線部ＭＣ１、配線Ｍ５の配線部ＭＣ３および配線Ｍ６の配線部ＭＣ１を平面的に重なる（好ましくは同じ）位置に配置し、これらを利用して容量素子Ｃ４，Ｃ２の一方の電極同士を電気的に接続している。更に、互いに異なる層に形成された配線Ｍ１の配線部Ｍ１ｂ、配線Ｍ２の配線部ＭＣ２、配線Ｍ３の配線部ＭＣ４、配線Ｍ４の配線部ＭＣ２、配線Ｍ５の配線部ＭＣ４および配線Ｍ６の配線部ＭＣ２を平面的に重なる（好ましくは同じ）位置に配置し、これらを利用して容量素子Ｃ４，Ｃ２の他方の電極同士を電気的に接続している。これにより、複数の容量素子Ｃ４，Ｃ２が並列に接続される。このようにすることで、複数の容量素子Ｃ４，Ｃ２を効率よく並列接続することができ、並列に接続するための配線の引き回しをより短くすることができ、寄生抵抗成分をより小さくすることができ、容量素子Ｃ４，Ｃ２を並列に接続して形成した回路の特性をより向上させることができる。

（実施の形態６）
図３０は、本実施の形態の半導体装置の要部回路図であり、上記実施の形態３の図１７に対応するものである。図３１および図３２は、本実施の形態である半導体装置の要部断面図であり、上記実施の形態３の図１８および図１９にそれぞれ対応するものである。

上記実施の形態３では、キャパシタ形成領域において、容量素子Ｃ１，Ｃ２，Ｃ３を形成していたのに対して、本実施の形態は、容量素子Ｃ１の代わりに、上記実施の形態５と同様のＰＩＰ型の容量素子Ｃ４を形成したものに対応する。

すなわち、本実施の形態の半導体装置は、図３１および図３２からも分かるように、絶縁膜３３および配線Ｍ６とそれよりも下の構造は、上記実施の形態５の半導体装置と同様であり、絶縁膜３３および配線Ｍ６の上に、上記実施の形態３の絶縁膜３３および配線Ｍ６よりも上の構造を形成（配置）したものである。

本実施の形態では、上記実施の形態５と同様に、容量素子Ｃ２の第１電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ１，ＭＰ３からなる第１電極）は、プラグ１６、配線Ｍ１の配線部Ｍ１ａおよびプラグ１３ｃを介して、容量素子Ｃ４の下部電極６１に電気的に接続されている。また、本実施の形態では、上記実施の形態５と同様に、容量素子Ｃ２の第２電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ２，ＭＰ４からなる第２電極）は、プラグ１６、配線Ｍ１の配線部Ｍ１ｂおよびプラグ１３ｄを介して、容量素子Ｃ４の上部電極６３に電気的に接続されている。更に、本実施の形態では、上記実施の形態３，４と同様に、容量素子Ｃ３の下部電極４３は、容量素子Ｃ２の第１電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ１，ＭＰ３からなる第１電極）に電気的に接続されている。また、本実施の形態では、上記実施の形態３，４と同様に、容量素子Ｃ３の上部電極４９は、容量素子Ｃ２の第２電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ２，ＭＰ４からなる）と電気的に接続されている。

従って、本実施の形態では、容量素子Ｃ３の下部電極４３と、容量素子Ｃ２の第１電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ１，ＭＰ３からなる第１電極）と、容量素子Ｃ４の下部電極６１とは互いに電気的に接続されている。そして、容量素子Ｃ３の上部電極４９と、容量素子Ｃ２の第２電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ２，ＭＰ４からなる）と、容量素子Ｃ４の上部電極６３は互いに電気的に接続されている。このため、図３０にも示されるように、容量素子Ｃ４と容量素子Ｃ２と容量素子Ｃ３とは、並列に接続されている。容量素子Ｃ２，Ｃ３，Ｃ４を並列に接続した回路は、配線Ｍ１〜Ｍ７のうちの一層または複数層の配線（図示せず）などによって、必要に応じて半導体装置内の他の領域に形成された素子あるいはボンディングパッドなどと電気的に接続されている。

このように、本実施の形態では、互いに種類が異なる複数の容量素子Ｃ４，Ｃ２，Ｃ３が、半導体基板１上に積み重ねられて配置され、並列に接続されている。従って、容量素子Ｃ４，Ｃ２，Ｃ３は同じ平面領域の異なる層に配置されている。また、容量素子Ｃ４と容量素子Ｃ２と容量素子Ｃ３とは、互いに種類が異なるが、特性（Ｃ−Ｖ特性、すなわち容量の電圧依存性）も異なる容量素子である。このため、本実施の形態では、互いに特性が異なる複数の容量素子Ｃ４，Ｃ２，Ｃ３が、半導体基板１上に積み重ねられて配置され、並列に接続されている。

本実施の形態では、容量素子Ｃ４，Ｃ２に加えて、更に容量素子Ｃ３を容量素子Ｃ４，Ｃ２上に配置し、これら容量素子Ｃ４，Ｃ２，Ｃ３を並列に接続しているので、上記実施の形態５で得られる効果に加え、更に大容量の容量素子（並列接続された容量素子Ｃ２，Ｃ３，Ｃ４からなる容量素子）を小さな平面領域に形成することができる。このため、容量素子を有する半導体装置の小面積化に極めて有利となる。また、容量素子の大容量化と半導体装置の小面積化の両立に極めて有利となる。

また、本実施の形態においても、半導体基板上に形成された、互いに異なる層でかつ平面的に重なる位置に配置された複数の配線部（配線Ｍ１の配線部Ｍ１ａ、配線Ｍ２〜Ｍ６の配線部ＭＣ１，ＭＣ３および配線Ｍ７の配線部Ｍ７ａと、配線Ｍ１の配線部Ｍ１ｂ、配線Ｍ２〜Ｍ６の配線部ＭＣ２，ＭＣ４および配線Ｍ７の配線部Ｍ７ｂ）を利用して、複数の容量素子Ｃ４，Ｃ２，Ｃ３が接続されている。具体的には、互いに異なる層に形成された配線Ｍ１の配線部Ｍ１ａ、配線Ｍ２の配線部ＭＣ１、配線Ｍ３の配線部ＭＣ３、配線Ｍ４の配線部ＭＣ１、配線Ｍ５の配線部ＭＣ３、配線Ｍ６の配線部ＭＣ１および配線Ｍ７の配線部Ｍ７ａを平面的に重なる（好ましくは同じ）位置に配置し、これらを利用して容量素子Ｃ４，Ｃ２，Ｃ３の一方の電極同士を電気的に接続している。更に、互いに異なる層に形成された配線Ｍ１の配線部Ｍ１ｂ、配線Ｍ２の配線部ＭＣ２、配線Ｍ３の配線部ＭＣ４、配線Ｍ４の配線部ＭＣ２、配線Ｍ５の配線部ＭＣ４、配線Ｍ６の配線部ＭＣ２および配線Ｍ７の配線部Ｍ７ｂを平面的に重なる（好ましくは同じ）位置に配置し、これらを利用して容量素子Ｃ４，Ｃ２，Ｃ３の他方の電極同士を接続している。これにより、複数の容量素子Ｃ４，Ｃ２，Ｃ３が並列に接続される。このようにすることで、複数の容量素子Ｃ４，Ｃ２，Ｃ３を効率よく並列接続することができ、並列に接続するための配線の引き回しをより短くすることができ、寄生抵抗成分をより小さくすることができ、容量素子Ｃ４，Ｃ２，Ｃ３を並列に接続して形成した回路の特性をより向上させることができる。

（実施の形態７）
これまで説明した実施の形態１〜６では、互いに種類が異なる複数の容量素子（上記実施の形態１，２では容量素子Ｃ１，Ｃ２、上記実施の形態３では容量素子Ｃ１，Ｃ２，Ｃ３、上記実施の形態４では容量素子Ｃ２，Ｃ３、上記実施の形態５では容量素子Ｃ４，Ｃ２、上記実施の形態６では容量素子Ｃ４，Ｃ２，Ｃ３に対応）が、半導体基板１上に積み重ねられて配置され、並列に接続されている。また、それら容量素子Ｃ１〜Ｃ４は、互いに種類が異なる容量素子であるが、互いに特性（Ｃ−Ｖ特性、すなわち容量の電圧依存性）が異なる容量素子でもある。

積み重ねられて並列に接続された複数の容量素子は、ＭＯＳ型容量素子（容量素子Ｃ１に対応）またはＰＩＰ型容量素子（容量素子Ｃ４に対応）からなる第１種類の容量素子と、同層の金属パターン間の容量を利用した第２種類の容量素子（容量素子Ｃ２に対応）と、下部金属電極とその下部金属電極上の上部金属電極との間の容量を利用した第３種類の容量素子（容量素子Ｃ３に対応）とのうち、少なくとも２種類の容量素子を含んでいる。上記実施の形態１〜６では、それらの様々なバリエーションが示されている。第１〜第３種類の容量素子は同じ平面領域の異なる層に配置されるものであるが、上記実施の形態１〜６から明らかなように、前記第１種類の容量素子（容量素子Ｃ１または容量素子Ｃ４）は前記第２種類の容量素子（容量素子Ｃ２）よりも下層に配置され、前記第３種類の容量素子（容量素子Ｃ３）は前記第２種類の容量素子（容量素子Ｃ２）よりも上層に配置される。

そして、半導体基板１上に積み重ねられて配置され並列に接続された複数の容量素子（上記実施の形態１，２では容量素子Ｃ１，Ｃ２、上記実施の形態３では容量素子Ｃ１，Ｃ２，Ｃ３、上記実施の形態４では容量素子Ｃ２，Ｃ３、上記実施の形態５では容量素子Ｃ４，Ｃ２、上記実施の形態６では容量素子Ｃ４，Ｃ２，Ｃ３に対応）は、同じ平面領域の異なる層に配置されているが、平面寸法が同じ（ほぼ同じ）であることがより好ましい。本実施の形態では、上記実施の形態１〜６で説明した容量素子Ｃ１〜Ｃ４のパターンの好ましい設計法について説明する。

図３３〜図３６は、同じ領域（キャパシタ形成領域）の異なる層の平面図が示されている。図３３には、キャパシタ形成領域における配線Ｍ７、下部電極４３および上部電極４９の平面レイアウトが示され、図３４には、配線Ｍ２，Ｍ４、Ｍ６の平面レイアウトが示され、図３５には、配線Ｍ３，Ｍ５の平面レイアウトが示され、図３６には、上部電極６、ｎ型半導体領域７１および配線Ｍ１の平面レイアウトが示されている。図３３〜図３６は、平面図であるが、図面を見易くするために、配線Ｍ１〜Ｍ７にハッチングを付してある。また、図３３では、下部電極４３を点線で、上部電極４９を二点鎖線で示してある。また、図３６では、上部電極６を点線で、ｎ型半導体領域７１を二点鎖線で示してある。なお、図３６に示されるｎ型半導体領域７１は、上記ｎ型半導体領域４とｎ型半導体領域７とを合わせたものであり、ｎ型半導体領域７１のうち、上部電極６の下に位置する部分が上記ｎ型半導体領域４に対応し、上部電極６が重なっていない部分が上記ｎ型半導体領域７に対応する。

上記実施の形態３で説明したように、容量素子Ｃ３の下部電極４３はダマシン技術を用いて形成できるが、下部電極４３の平面寸法が大きくなり過ぎると、下部電極４３形成時のＣＭＰ工程でディッシングの問題が発生する可能性がある。このため、容量素子Ｃ３を形成するキャパシタ形成領域の面積を大きくして、容量素子Ｃ３の容量値を大きくする場合、図３３に示されるように、下部電極４３を複数に分割する（換言すれば下部電極４３を複数設ける）ことが、より好ましく、これにより、下部電極４３形成時にディッシングが生じるのを防止できる。

分割して複数となった各下部電極４３は、上記実施の形態３で説明したのと同様に、各下部電極４３の下に延在する配線Ｍ７の配線部Ｍ７ｃと、上記プラグ４０を介して電気的に接続されている。本実施の形態では、図３３に示されるように、各下部電極４３の下に延在する配線部Ｍ７ｃは、配線Ｍ７の配線部Ｍ７ａと一体的に形成されて、電気的に接続されている。このため、複数の下部電極４３は、上記プラグ４０および配線部Ｍ７ｃを介して互いに電気的に接続され、更に配線部Ｍ７ａに電気的に接続されている。

上部電極４９は、パターニングにより形成できるので、ディッシングの問題を生じないため、一体的な大面積のパターンとすることができる。このため、図３３に示されるように、複数の下部電極４３全体を覆うように、上部電極４９が形成される。図３３では図示されていないが、容量絶縁膜（上記絶縁膜４６）も、複数の下部電極４３全体を覆い、かつ上部電極４９の下に形成されている。このように、複数の下部電極４３と、複数の下部電極４３上に容量絶縁膜（上記絶縁膜４６）を介して形成された上部電極４９とによって、容量素子Ｃ３が形成される。

図３３では、下部電極４３をＸ方向に５行、Ｙ方向に２列の合計１０個の下部電極４３と１つの上部電極４９とで容量素子Ｃ３を形成した場合を図示しているが、これに限定されず、下部電極４３の数は、必要に応じて変更可能である
図３３のように下部電極４３を複数設けた場合も、上記実施の形態３で説明したように、容量素子Ｃ３の複数の下部電極４３と、容量素子Ｃ２の第１電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ１，ＭＰ３からなる第１電極）とが、平面的に重なる（好ましくは同じ）位置に形成された配線Ｍ２〜Ｍ６の配線部ＭＣ１，ＭＣ３および配線Ｍ７の配線部Ｍ７ａと、それらの間を接続するプラグを介して電気的に接続される。また、上記実施の形態３で説明したように、容量素子Ｃ３の複数の上部電極４９と、容量素子Ｃ２の第２電極（配線Ｍ２〜Ｍ６の金属パターンＭＰ２，ＭＰ４からなる第２電極）とが、平面的に重なる（好ましくは同じ）位置に形成された配線Ｍ２〜Ｍ６の配線部ＭＣ２，ＭＣ４および配線Ｍ７の配線部Ｍ７ｂと、それらの間を接続するプラグを介して電気的に接続される。

このため、図３３〜図３５に示されるように、容量素子Ｃ３の平面寸法と、容量素子Ｃ２の平面寸法を合わせることが好ましく、これにより、容量素子Ｃ２，Ｃ３の容量を大きくできるとともに、容量素子Ｃ２と容量素子Ｃ３の並列接続が容易になり、配線の引き回しを低減でき、上記配線Ｍ２〜Ｍ６の配線部ＭＣ１〜ＭＣ４および配線Ｍ７の配線部Ｍ７ａ，Ｍ７ｂを介した容量素子Ｃ２，Ｃ３間の接続が容易になる。また、容量素子Ｃ２，Ｃ３を形成するのに必要な平面領域（半導体基板１の主面に占める面積）の最小化や、容量値の最大化を図ることができる。

例えば、図３３のようにＹ方向に下部電極４３を多く配置して、容量素子Ｃ３のＸ方向の寸法Ｌ３が長くなった場合、図３４および図３５に示されるように、容量素子Ｃ２のＸ方向の寸法Ｌ２も同じように長くし、両者（Ｌ２とＬ３）をほぼ同じにすることが好ましい。配線Ｍ２〜Ｍ６の金属パターンＭＰ１〜ＭＰ４のＸ方向の寸法に対する設計の自由度は高いので、Ｘ方向の下部電極４３の寸法や下部電極４３の配列数によって決まる容量素子Ｃ３のＸ方向の寸法Ｌ３に応じて、配線Ｍ２〜Ｍ６の金属パターンＭＰ１〜ＭＰ２のＸ方向の寸法（配線部ＭＤ１〜ＭＤ４のＸ方向の長さ）を設計し、それによって、容量素子Ｃ３のＸ方向の寸法Ｌ３と容量素子Ｃ２のＸ方向の寸法Ｌ２をほぼ同じにすることができる。

また、同様に、図３３〜図３５に示されるように、容量素子Ｃ２のＹ方向の寸法Ｗ２と容量素子Ｃ３のＹ方向の寸法Ｗ３を、ほぼ同じにすることが好ましい。しかしながら、配線Ｍ２，Ｍ４，Ｍ６の配線部ＭＤ１，ＭＤ２のＹ方向のピッチおよび配線Ｍ３，Ｍ５の配線部ＭＤ３，ＭＤ４のＹ方向のピッチ）は、フォトリソグラフィなどによって規定され、設計変更の自由度が少ない。このため、配線Ｍ２，Ｍ４，Ｍ６の配線部ＭＤ１，ＭＤ２のＹ方向のピッチ（すなわち配線Ｍ３，Ｍ５の配線部ＭＤ３，ＭＤ４のＹ方向のピッチ）と配線Ｍ２，Ｍ４，Ｍ６の配線部ＭＤ１，ＭＤ２の本数（すなわち配線Ｍ３，Ｍ５の配線部ＭＤ３，ＭＤ４の本数）を設計し、それによって、容量素子Ｃ３のＹ方向の寸法Ｗ３と容量素子Ｃ２のＹ方向の寸法Ｗ２をほぼ同じにすることができる。

これにより、レイアウトの容易性を確保するとともに、デッドスペースをなくし、より高密度な（すなわち単位平面領域当たりの容量値が大きい）容量素子Ｃ２，Ｃ３を形成できる。

また、上記図３３のように容量素子Ｃ３を構成する下部電極４３を複数設けた場合だけでなく、上記実施の形態３の上記図２１のように容量素子Ｃ３を構成する下部電極４３を一つにした場合にも、容量素子Ｃ３の平面寸法（Ｌ３，Ｗ３に相当する容量素子Ｃ３のＸ方向およびＹ方向の寸法）と、容量素子Ｃ２の平面寸法（Ｌ２，Ｗ２に相当する容量素子Ｃ２のＸ方向およびＹ方向の寸法）を合わせることが好ましい。

また、容量素子Ｃ１を設ける場合には、容量素子Ｃ２の平面寸法と容量素子Ｃ１の平面寸法を合わせることが好ましく、これにより、容量素子Ｃ２と容量素子Ｃ１の並列接続が容易になり、配線の引き回しを低減でき、上記配線Ｍ２〜Ｍ６の配線部ＭＣ１〜ＭＣ４および配線Ｍ１の配線部Ｍ１ａ，Ｍ１ｂを介した容量素子Ｃ１，Ｃ２間の接続が容易になる。また、容量素子Ｃ１，Ｃ２を形成するのに必要な平面領域（半導体基板１の主面に占める面積）の最小化や、容量値の最大化を図ることができる。

また、配線Ｍ２〜Ｍ７の金属パターンＭＰ１〜ＭＰ４に比べて容量素子Ｃ１のパターン（上部電極６やｎ型半導体領域７のパターン）の方が設計の自由度は高い。このため、容量素子Ｃ１を設ける場合、容量素子Ｃ２のＸ方向の寸法Ｌ２およびＹ方向の寸法Ｗ２に応じて、ＭＯＳ型容量素子である容量素子Ｃ１のパターンを生成（設計）し、それによって、図３４〜図３６に示されるように、容量素子Ｃ２のＸ方向の寸法Ｌ２と容量素子Ｃ１のＸ方向の寸法Ｌ１をほぼ同じにすることができ、容量素子Ｃ２のＹ方向の寸法Ｗ２と容量素子Ｃ１のＹ方向の寸法Ｗ１をほぼ同じにすることができる。これにより、レイアウトの容易性を確保するとともに、デッドスペースをなくし、より高密度な（すなわち単位平面領域当たりの容量値が大きい）容量素子Ｃ１，Ｃ２を形成できる。

また、容量素子Ｃ１，Ｃ２，Ｃ３を形成する場合は、容量素子Ｃ３の平面寸法と、容量素子Ｃ２の平面寸法と、容量素子Ｃ１の平面寸法を合わせることが好ましい。すなわち、図３３〜図３６に示されるように、容量素子Ｃ１，Ｃ２，Ｃ３のＸ方向の寸法Ｌ１，Ｌ２，Ｌ３をほぼ同じにし、容量素子Ｃ１，Ｃ２，Ｃ３のＹ方向の寸法Ｗ１，Ｗ２，Ｗ３をほぼ同じにすることが好ましい。これにより、容量素子Ｃ１，Ｃ２，Ｃ３の並列接続が容易になり、配線の引き回しを低減でき、上記配線Ｍ７の配線部Ｍ７ａ，Ｍ７ｂ、配線Ｍ２〜Ｍ６の配線部ＭＣ１〜ＭＣ４および配線Ｍ１の配線部Ｍ１ａ，Ｍ１ｂを介した容量素子Ｃ１，Ｃ２，Ｃ３間の接続が容易になる。また、容量素子Ｃ１，Ｃ２，Ｃ３を形成するのに必要な平面領域（半導体基板１の主面に占める面積）の最小化や、容量値の最大化を図ることができる。

また、上記実施の形態５，６のように容量素子Ｃ１の代わりに容量素子Ｃ４を設ける場合は、容量素子Ｃ４の平面寸法を容量素子Ｃ２の平面寸法に合わせることが好ましい。すなわち、容量素子Ｃ４のＸ方向の寸法を容量素子Ｃ２のＸ方向の寸法Ｌ２とほぼ同じにし、容量素子Ｃ４のＹ方向の寸法を容量素子Ｃ２のＹ方向の寸法Ｗ２とほぼ同じにすることが好ましい。これにより、容量素子Ｃ４と容量素子Ｃ２の並列接続が容易になり、配線の引き回しを低減でき、上記配線Ｍ１の配線部Ｍ１ａ，Ｍ１ｂおよび配線Ｍ２〜Ｍ６の配線部ＭＣ１〜ＭＣ４を介した容量素子Ｃ２，Ｃ４間の接続が容易になる。また、容量素子Ｃ２，Ｃ４（または容量素子Ｃ２，Ｃ３，Ｃ４）を形成するのに必要な平面領域（半導体基板１の主面に占める面積）の最小化や、容量値の最大化を図ることができる。

なお、容量素子Ｃ１のＸ方向の寸法（上記Ｌ１に相当）は、概ね上部電極６のＸ方向の寸法に相当する。また、容量素子Ｃ１のＹ方向の寸法（上記Ｗ１に相当）は、概ね上部電極６にｎ型半導体領域７を足した領域のＹ方向の寸法（すなわちｎ型半導体領域７１のＹ方向の寸法）に相当する。また、容量素子Ｃ２のＸ方向およびＹ方向の寸法（上記Ｌ２，Ｗ２に相当）は、概ね配線Ｍ２〜Ｍ６の金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４が占める平面領域（あるいは金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４および配線部ＭＧが占める平面領域）のＸ方向およびＹ方向の寸法にそれぞれ相当する。また、容量素子Ｃ３のＸ方向およびＹ方向の寸法（上記Ｌ３，Ｗ３に相当）は、概ね上部電極４９のＸ方向およびＹ方向の寸法にそれぞれ相当する。また、容量素子Ｃ４のＸ方向およびＹ方向の寸法は、概ね下部電極６１のＸ方向およびＹ方向の寸法にそれぞれ相当する。また、容量素子Ｃ１〜Ｃ４は、Ｘ方向の寸法（上記Ｌ１〜Ｌ３などに相当）同士が概ね同じで、かつ、Ｙ方向の寸法（上記Ｗ１〜Ｗ３などに相当）同士が概ね同じであれば、平面寸法がほぼ同じとみなすことができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、容量素子を有する半導体装置に適用して有効である。

本発明の実施の形態１の半導体装置の要部回路図である。 本発明の実施の形態１の半導体装置の要部断面図である。 本発明の実施の形態１の半導体装置の要部断面図である。 本発明の実施の形態１の半導体装置の要部断面図である。 本発明の実施の形態１の半導体装置の要部平面図である。 本発明の実施の形態１の半導体装置の要部平面図である。 本発明の実施の形態１の半導体装置の要部平面図である。 本発明の実施の形態１の半導体装置の要部平面図である。 本発明の実施の形態１の半導体装置の要部平面図である。 本発明の実施の形態１の半導体装置の要部平面図である。 ＭＯＳ型容量素子単独のＣ−Ｖ特性の一例を示すグラフである。 櫛型配線パターンを用いたＭＩＭ型容量素子単独のＣ−Ｖ特性の一例を示すグラフである。 ＭＯＳ型容量素子と、櫛型配線パターンを用いたＭＩＭ型容量素子とを並列接続した構成の回路のＣ−Ｖ特性の一例を示すグラフである。 図１１〜図１３のＣ−Ｖ特性の電圧係数を示す表である。 本発明の実施の形態２の半導体装置の要部断面図である。 本発明の実施の形態２の半導体装置の要部平面図である。 本発明の実施の形態３の半導体装置の要部回路図である。 本発明の実施の形態３の半導体装置の要部断面図である。 本発明の実施の形態３の半導体装置の要部断面図である。 本発明の実施の形態３の半導体装置の要部平面図である。 本発明の実施の形態３の半導体装置の要部平面図である。 本発明の実施の形態３の半導体装置の要部断面図である。 本発明の実施の形態４の半導体装置の要部回路図である。 本発明の実施の形態４の半導体装置の要部断面図である。 本発明の実施の形態４の半導体装置の要部断面図である。 本発明の実施の形態５の半導体装置の要部回路図である。 本発明の実施の形態５の半導体装置の要部断面図である。 本発明の実施の形態５の半導体装置の要部断面図である。 本発明の実施の形態５の半導体装置の要部平面図である。 本発明の実施の形態６の半導体装置の要部回路図である。 本発明の実施の形態６の半導体装置の要部断面図である。 本発明の実施の形態６の半導体装置の要部断面図である。 キャパシタ形成領域の平面図である。 キャパシタ形成領域の平面図である。 キャパシタ形成領域の平面図である。 キャパシタ形成領域の平面図である。

符号の説明

１ 半導体基板
２ 素子分離領域
３ ウエル領域
４ ｎ型半導体領域
５ 絶縁膜
６ 上部電極
７ ｎ型半導体領域
１１,１４,１７,１８,２１,２２,２５,２６,２９，３０，３３，３４，３７，３８，４１，４６，５０ 絶縁膜
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ コンタクトホール
１３，１３ａ，１３ｂ，１３ｃ，１３ｄ プラグ
１５,１９,２３，２７，３１，３５，３９，４４ スルーホール
１６,２０，２４，２８，３２，３６，４０，４５ プラグ
４２ 下部電極用開口部
４３ 下部電極
４７，４８ 導体膜
４９ 上部電極
５１ 開口部
５２ ボンディングパッド
Ｃ１，Ｃ２，Ｃ３，Ｃ４ 容量素子
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７ 配線
Ｍ１ａ，Ｍ１ｂ，Ｍ７ａ，Ｍ７ｂ，Ｍ７ｃ 配線部
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４ 配線部
ＭＤ１，ＭＤ２，ＭＤ３，ＭＤ４ 配線部
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４ 金属パターン
Ｌ１，Ｌ２，Ｌ３、Ｗ１，Ｗ２，Ｗ３ 寸法

Claims (20)

1. 半導体基板と、
   前記半導体基板上に積み重ねられて配置された、互いに種類が異なる複数の容量素子と、
   を有し、
   前記複数の容量素子が並列に接続されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記複数の容量素子は、同じ平面領域の異なる層に配置されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   ＭＯＳ型容量素子またはＰＩＰ型容量素子からなる第１種類の容量素子と、同層の金属パターン間の容量を利用した第２種類の容量素子と、下部金属電極と前記下部金属電極上の上部金属電極との間の容量を利用した第３種類の容量素子とのうち、少なくとも２種類の容量素子を前記複数の容量素子が含んでいることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第１種類の容量素子は前記第２種類の容量素子よりも下層に配置され、前記第３種類の容量素子は前記第２種類の容量素子よりも上層に配置されることを特徴とする半導体装置。
5. 請求項３記載の半導体装置において、
   前記ＭＯＳ型容量素子は、前記半導体基板の一部を下部電極とし、前記半導体基板上に第１絶縁膜を介して形成された導体層を上部電極とする容量素子であり、
   前記ＰＩＰ型容量素子は、前記半導体基板上に形成された第１多結晶シリコン層を下部電極とし、前記第１多結晶シリコン層上に第２絶縁膜を介して形成された第２多結晶シリコン層を上部電極とする容量素子であることを特徴とする半導体装置。
6. 請求項３記載の半導体装置において、
   前記第３種類の容量素子は、前記下部金属電極と前記上部金属電極との間の容量を利用するが、同層の金属パターン間の容量は利用していない容量素子であることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第３種類の容量素子の前記上部金属電極が、前記半導体装置のボンディングパッド電極用の金属層と同層の金属層を利用して形成されていることを特徴とする半導体装置。
8. 請求項３記載の半導体装置において、
   前記第２種類の容量素子は、同層に形成された第１金属パターンおよび第２金属パターン間の容量を利用した容量素子であり、
   前記第１金属パターンは、第１方向に延在する複数の第１導体部が、前記第１方向に交差する第２方向に延在する第１連結部で連結されたパターン形状を有し、
   前記第２金属パターンは、前記第１方向に延在しかつ前記複数の第１導体部の間にそれぞれ配置された複数の第２導体部が、前記第２方向に延在する第２連結部で連結されたパターン形状を有していることを特徴とする半導体装置。
9. 請求項３記載の半導体装置において、
   前記第２種類の容量素子を形成する前記金属パターンは、前記半導体基板上に形成された配線層により形成されていることを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、
    前記半導体基板上に形成された複数の配線層を有し、
    前記第２種類の容量素子を形成する前記金属パターンは、前記複数の配線層の１層以上に形成されていることを特徴とする半導体装置。
11. 請求項９記載の半導体装置において、
    前記半導体基板上に形成された複数の配線層を有し、
    前記第２種類の容量素子を形成する前記金属パターンは、前記複数の配線層のうちの２層以上に形成されており、
    同層の前記金属パターン間の容量と、異なる層の前記金属パターン間の容量とを利用して前記第２種類の容量素子が形成されていることを特徴とする半導体装置。
12. 請求項１記載の半導体装置において、
    前記半導体基板上に形成された、互いに異なる層でかつ平面的に重なる位置に配置された複数の配線部を有し、
    前記複数の容量素子が、前記複数の配線部を利用して接続されていることを特徴とする半導体装置。
13. 請求項１記載の半導体装置において、
    前記複数の容量素子は、平面寸法がほぼ同じであることを特徴とする半導体装置。
14. 半導体基板と、
    前記半導体基板上に積み重ねられて配置された、互いに特性が異なる複数の容量素子と、
    を有し、
    前記複数の容量素子が並列に接続されていることを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、
    前記複数の容量素子は、同じ平面領域の異なる層に配置されていることを特徴とする半導体装置。
16. 請求項１４記載の半導体装置において、
    前記複数の容量素子は、平面寸法がほぼ同じであることを特徴とする半導体装置。
17. 請求項１４記載の半導体装置において、
    ＭＯＳ型容量素子またはＰＩＰ型容量素子からなる第１種類の容量素子と、同層の金属パターン間の容量を利用した第２種類の容量素子と、下部金属電極と前記下部金属電極上の上部金属電極との間の容量を利用した第３種類の容量素子とのうち、少なくとも２種類の容量素子を前記複数の容量素子が含んでいることを特徴とする半導体装置。
18. 請求項１７記載の半導体装置において、
    前記第１種類の容量素子は前記第２種類の容量素子よりも下層に配置され、前記第３種類の容量素子は前記第２種類の容量素子よりも上層に配置されることを特徴とする半導体装置。
19. 請求項１７記載の半導体装置において、
    前記第３種類の容量素子は、前記下部金属電極と前記上部金属電極との間の容量を利用するが、同層の金属パターン間の容量は利用していない容量素子であることを特徴とする半導体装置。
20. 請求項１４記載の半導体装置において、
    前記半導体基板上に形成された、互いに異なる層でかつ平面的に重なる位置に配置された複数の配線部を有し、
    前記複数の容量素子が、前記複数の配線部を利用して接続されていることを特徴とする半導体装置。

Images