JP2001230379A - キャパシタ構造体とその製造方法 - Google Patents
キャパシタ構造体とその製造方法Info
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 正確なキャパシタンス値と単位面積あたりキ
ャパシタンス値の高いキャパシタとその製造方法を提供
する。 【解決手段】 本発明のキャパシタンスは、交互に配置
され、相互に接続された第1電極素子110と相互に接
続された第2電極素子120とを有する2次元列と、第
1電極素子と第2電極素子を分離する絶縁材料130と
を有する。
ャパシタンス値の高いキャパシタとその製造方法を提供
する。 【解決手段】 本発明のキャパシタンスは、交互に配置
され、相互に接続された第1電極素子110と相互に接
続された第2電極素子120とを有する2次元列と、第
1電極素子と第2電極素子を分離する絶縁材料130と
を有する。
Description
【0001】
【発明の属する技術分野】本発明は、集積回路に用いら
れるキャパシタに関し、特に、集積回路で使用される互
いに入り組んだ形態の電極素子を有するキャパシタとそ
の製造方法に関する。
れるキャパシタに関し、特に、集積回路で使用される互
いに入り組んだ形態の電極素子を有するキャパシタとそ
の製造方法に関する。
【0002】
【従来の技術】キャパシタのような受動型素子は、共振
回路およびフィルタで、バイパスあるいは段間のカップ
リングのような混成信号のアプリケーション、および無
線周波数のアプリケーション用のIC設計で幅広く用い
られている。ICの製造プロセスのコストを下げるため
に、集積化がより高いレベルに進む傾向があり、このた
めIC産業界は、品質と機能を最大限維持しながらIC
製造プロセスの各ステップを最大限経済的に行うよう努
力している。
回路およびフィルタで、バイパスあるいは段間のカップ
リングのような混成信号のアプリケーション、および無
線周波数のアプリケーション用のIC設計で幅広く用い
られている。ICの製造プロセスのコストを下げるため
に、集積化がより高いレベルに進む傾向があり、このた
めIC産業界は、品質と機能を最大限維持しながらIC
製造プロセスの各ステップを最大限経済的に行うよう努
力している。
【0003】ICの幅広いアプリケーションで見いださ
れる半導体デバイスの1つはキャパシタである。IC産
業は、CMOSデバイスとバイポーラCMOSデバイス
の両方で用いられる様々な種類のキャパシタを開発設計
している。IC産業が開発した2種類のキャパシタは、
金属上金属(metal on metal:MOM)キャパシタと、
ポリ上ポリ(poly on poly:POP)キャパシタであ
る。これらのデバイスにおいては、IC産業はアナログ
回路では非常に正確なキャパシタンス値を達成すること
ができる。MOMキャパシタとPOPキャパシタの利点
は、これらは小さな面積で高いキャパシタンス値を達成
できる点である。
れる半導体デバイスの1つはキャパシタである。IC産
業は、CMOSデバイスとバイポーラCMOSデバイス
の両方で用いられる様々な種類のキャパシタを開発設計
している。IC産業が開発した2種類のキャパシタは、
金属上金属(metal on metal:MOM)キャパシタと、
ポリ上ポリ(poly on poly:POP)キャパシタであ
る。これらのデバイスにおいては、IC産業はアナログ
回路では非常に正確なキャパシタンス値を達成すること
ができる。MOMキャパシタとPOPキャパシタの利点
は、これらは小さな面積で高いキャパシタンス値を達成
できる点である。
【0004】MOMキャパシタはシリコン製基板上にT
i製の第1金属層を堆積し、その後キャパシタの電極の
一方として機能するTiN層を堆積することにより形成
される。その後キャパシタの電極材料をTiN層の上に
堆積する。キャパシタ用誘電体層を堆積した後、キャパ
シタの他方の電極として機能する金属層を、この誘電体
層の上に堆積している。その後様々な層をパターン化
し、エッチングして、所望のキャパシタ構造を形成して
いる。これらMOMキャパシタとPOPキャパシタは、
誘電体材料内の開口内に形成されることもある。
i製の第1金属層を堆積し、その後キャパシタの電極の
一方として機能するTiN層を堆積することにより形成
される。その後キャパシタの電極材料をTiN層の上に
堆積する。キャパシタ用誘電体層を堆積した後、キャパ
シタの他方の電極として機能する金属層を、この誘電体
層の上に堆積している。その後様々な層をパターン化
し、エッチングして、所望のキャパシタ構造を形成して
いる。これらMOMキャパシタとPOPキャパシタは、
誘電体材料内の開口内に形成されることもある。
【0005】POPキャパシタは、MOMキャパシタと
同様に形成されるが、ただし、少なくとも一方の電極は
所望のコンダクタンスを達成するために、ドープされた
ポリシリコン製である。
同様に形成されるが、ただし、少なくとも一方の電極は
所望のコンダクタンスを達成するために、ドープされた
ポリシリコン製である。
【0006】MOMキャパシタとPOPキャパシタの欠
点は、このようなキャパシタを形成するのに用いられる
処理ステップ数が多いことである。これら両方の構造体
は、IC製造プロセスの間、さらに余分のマスクステッ
プを必要とし、これが直接価格に添加されることにな
る。各処理ステップにおいて、集積回路の製造コストが
増加し、IC製造業界では非常に強い競争的市場が存在
するために、これらのコストが加算されることはきわめ
てまずいことである。かくしてIC産業界は、低コス
ト、高品質の集積回路を市場に出すために、その製造プ
ロセスをスリム化する方法を常に模索している。
点は、このようなキャパシタを形成するのに用いられる
処理ステップ数が多いことである。これら両方の構造体
は、IC製造プロセスの間、さらに余分のマスクステッ
プを必要とし、これが直接価格に添加されることにな
る。各処理ステップにおいて、集積回路の製造コストが
増加し、IC製造業界では非常に強い競争的市場が存在
するために、これらのコストが加算されることはきわめ
てまずいことである。かくしてIC産業界は、低コス
ト、高品質の集積回路を市場に出すために、その製造プ
ロセスをスリム化する方法を常に模索している。
【0007】
【発明が解決しようとする課題】したがって本発明の目
的は、正確なキャパシタンス値と単位面積あたりキャパ
シタンス値の高く、かつできるだけ少ない数の製造ステ
ップを用いて製造することができ、その結果製造コスト
を下げることのできるキャパシタとその製造方法を提供
することである。
的は、正確なキャパシタンス値と単位面積あたりキャパ
シタンス値の高く、かつできるだけ少ない数の製造ステ
ップを用いて製造することができ、その結果製造コスト
を下げることのできるキャパシタとその製造方法を提供
することである。
【0008】
【課題を解決するための手段】前記課題は本発明により
達成できる。本発明は請求項1に記載した特徴を有す
る。すなわち、2つの軸に沿って交互に配置された第1
電極素子と第2電極素子とを有する列と、第1電極素子
は相互に接続され、第2電極素子も相互に接続され、こ
れらの列がキャパシタとして機能し、第1電極素子と第
2電極素子を分離する絶縁材料とを有することを特徴と
する。本発明の一実施例においては、本発明は請求項3
に記載した特徴を有する。すなわち、誘電体材料はSi
O2製であることを特徴とする。しかし他の公知の半導
体誘電体材料、例えば五酸化タンタル、あるいは窒化シ
リコンを用いることもできる。本発明の一実施例におい
ては、本発明は請求項2に記載した特徴を有する。すな
わち、第1電極素子は第1相互接続構造により相互接続
され、第2電極素子は第2相互接続構造により相互接続
されることを特徴とする。
達成できる。本発明は請求項1に記載した特徴を有す
る。すなわち、2つの軸に沿って交互に配置された第1
電極素子と第2電極素子とを有する列と、第1電極素子
は相互に接続され、第2電極素子も相互に接続され、こ
れらの列がキャパシタとして機能し、第1電極素子と第
2電極素子を分離する絶縁材料とを有することを特徴と
する。本発明の一実施例においては、本発明は請求項3
に記載した特徴を有する。すなわち、誘電体材料はSi
O2製であることを特徴とする。しかし他の公知の半導
体誘電体材料、例えば五酸化タンタル、あるいは窒化シ
リコンを用いることもできる。本発明の一実施例におい
ては、本発明は請求項2に記載した特徴を有する。すな
わち、第1電極素子は第1相互接続構造により相互接続
され、第2電極素子は第2相互接続構造により相互接続
されることを特徴とする。
【0009】かくして本発明は、相互に入り組んだ形の
キャパシタ構造体を提供できる。この相互に入り組んだ
形のキャパシタ構造体により、キャパシタ構造体内の第
1電極素子と第2電極素子のアレイにより形成される、
高い側壁キャパシタンスを用いてキャパシタンス値を増
加させることができる。
キャパシタ構造体を提供できる。この相互に入り組んだ
形のキャパシタ構造体により、キャパシタ構造体内の第
1電極素子と第2電極素子のアレイにより形成される、
高い側壁キャパシタンスを用いてキャパシタンス値を増
加させることができる。
【0010】本発明の一態様においては、本発明のキャ
パシタは請求項4に記載した特徴を有する。すなわち、
キャパシタ構造体の幅は50μmで、キャパシタンス値
は20fF/μmであることを特徴とする。しかし当業
者は、キャパシタ構造の幅を50μm以上または以下
に、そしてキャパシタンス値を20fF/μm以上また
は以下にすることもできる。
パシタは請求項4に記載した特徴を有する。すなわち、
キャパシタ構造体の幅は50μmで、キャパシタンス値
は20fF/μmであることを特徴とする。しかし当業
者は、キャパシタ構造の幅を50μm以上または以下
に、そしてキャパシタンス値を20fF/μm以上また
は以下にすることもできる。
【0011】本発明の他の実施例においては、本発明は
請求項5に記載した特徴を有する。すなわち、第1電極
素子と第2電極素子は銅製であることを特徴とする。し
かし第1電極素子と第2電極素子の異なる実施例におい
ては、導電性材料はドープしたポリシリコン、アルミ、
またはその組合せから構成されたグループから選択され
る。銅を用いる実施例においては、本発明は請求項6に
記載した特徴を有する。すなわち、第1と第2の電極素
子と誘電体材料の間に配置されたバリア層をさらに有す
ることを特徴とする。さらに本発明は請求項7に記載し
た特徴を有する。すなわち、バリア層はTiN製である
ことを特徴とする。しかし他の適宜の材料も使用するこ
ともできる。バリア層の存在は、使用される電極素子の
材料組成に依存する。電極が形成される材料が選択され
ると、適宜のバリア層の材料も選択することができる。
請求項5に記載した特徴を有する。すなわち、第1電極
素子と第2電極素子は銅製であることを特徴とする。し
かし第1電極素子と第2電極素子の異なる実施例におい
ては、導電性材料はドープしたポリシリコン、アルミ、
またはその組合せから構成されたグループから選択され
る。銅を用いる実施例においては、本発明は請求項6に
記載した特徴を有する。すなわち、第1と第2の電極素
子と誘電体材料の間に配置されたバリア層をさらに有す
ることを特徴とする。さらに本発明は請求項7に記載し
た特徴を有する。すなわち、バリア層はTiN製である
ことを特徴とする。しかし他の適宜の材料も使用するこ
ともできる。バリア層の存在は、使用される電極素子の
材料組成に依存する。電極が形成される材料が選択され
ると、適宜のバリア層の材料も選択することができる。
【0012】本発明の他の態様においては、本発明は請
求項9に記載した特徴を有する。すなわち、(A)2つ
の軸に沿って交互に配置された第1電極素子と第2電極
素子とを有する列を形成するステップと、第1電極素子
は相互に接続され、第2電極素子も相互に接続され、こ
れらの列がキャパシタとして機能し、(B)第1電極素
子と第2電極素子の2本の軸内の第1電極素子と第2電
極素子の間に誘電体材料を形成するステップとを有する
ことを特徴とする。
求項9に記載した特徴を有する。すなわち、(A)2つ
の軸に沿って交互に配置された第1電極素子と第2電極
素子とを有する列を形成するステップと、第1電極素子
は相互に接続され、第2電極素子も相互に接続され、こ
れらの列がキャパシタとして機能し、(B)第1電極素
子と第2電極素子の2本の軸内の第1電極素子と第2電
極素子の間に誘電体材料を形成するステップとを有する
ことを特徴とする。
【0013】本発明の他の態様においては、本発明によ
りICを製造することができる。この実施例は、CMO
Sあるいはバイポーラデバイスを形成するために、半導
体製ウェハ基板上にトランジスタを有する。本発明のI
Cは、トランジスタの上に配置された誘電体層内に相互
接続構造を有する。この相互接続構造により、トランジ
スタ同士を接続して、動作可能なICを形成する。上記
のキャパシタ構造は、この特定の実施例内に含まれる。
りICを製造することができる。この実施例は、CMO
Sあるいはバイポーラデバイスを形成するために、半導
体製ウェハ基板上にトランジスタを有する。本発明のI
Cは、トランジスタの上に配置された誘電体層内に相互
接続構造を有する。この相互接続構造により、トランジ
スタ同士を接続して、動作可能なICを形成する。上記
のキャパシタ構造は、この特定の実施例内に含まれる。
【0014】
【発明の実施の形態】図1において、キャパシタ構造体
100は第1電極素子110(Aとして示す)と、第2
電極素子120(Bとして示す)とを有する。同図に示
すように、第1電極素子110と第2電極素子120
は、列内に両方向に交互に配置されて、互いに入り込ん
だ電極構造体を形成する。ここに示した実施例において
は、第1電極素子110と第2電極素子120は、少な
くとも二次元方向に交互に配置されている。図1に示し
たキャパシタ構造体100は、x軸とy軸方向に交互に
示したものであるが、この交互に示したパターンは、こ
れら特定の軸に限定されない。列内の各軸内の電極素子
の数は、設計条件および所望のキャパシタンス値に依存
する。
100は第1電極素子110(Aとして示す)と、第2
電極素子120(Bとして示す)とを有する。同図に示
すように、第1電極素子110と第2電極素子120
は、列内に両方向に交互に配置されて、互いに入り込ん
だ電極構造体を形成する。ここに示した実施例において
は、第1電極素子110と第2電極素子120は、少な
くとも二次元方向に交互に配置されている。図1に示し
たキャパシタ構造体100は、x軸とy軸方向に交互に
示したものであるが、この交互に示したパターンは、こ
れら特定の軸に限定されない。列内の各軸内の電極素子
の数は、設計条件および所望のキャパシタンス値に依存
する。
【0015】第1電極素子110、第2電極素子120
は導電性材料製である。好ましい実施例においては、こ
の導電性材料は銅である。しかし他の実施例において
は、第1電極素子110、第2電極素子120はドープ
したポリシリコン、アルミ、またはTiNでもよい。第
1電極素子110と第2電極素子120の組成は、互い
に異なる。すなわち組成は同一である必要はない。例え
ば、一方の電極はドープしたポリシリコン製であり、他
方の電極は銅製である、あるいは一方の電極がTiN
で、他方の電極がアルミ製である。導電性材料と誘電体
材料の選択は、アプリケーションに依存する、当業者に
公知のものである。
は導電性材料製である。好ましい実施例においては、こ
の導電性材料は銅である。しかし他の実施例において
は、第1電極素子110、第2電極素子120はドープ
したポリシリコン、アルミ、またはTiNでもよい。第
1電極素子110と第2電極素子120の組成は、互い
に異なる。すなわち組成は同一である必要はない。例え
ば、一方の電極はドープしたポリシリコン製であり、他
方の電極は銅製である、あるいは一方の電極がTiN
で、他方の電極がアルミ製である。導電性材料と誘電体
材料の選択は、アプリケーションに依存する、当業者に
公知のものである。
【0016】第1電極素子110と第2電極素子120
内には、両方の次元(軸)に誘電体材料130が配置さ
れている。この一実施例においては誘電体材料130
は、SiO2である。しかし当業者は、他の誘電体材
料、例えばTa2O5とSiNを用いることもできる。図
1から明らかなように、誘電体材料130は、垂直面と
水平面の両方に沿って第1電極素子110と第2電極素
子120の間にのびる。
内には、両方の次元(軸)に誘電体材料130が配置さ
れている。この一実施例においては誘電体材料130
は、SiO2である。しかし当業者は、他の誘電体材
料、例えばTa2O5とSiNを用いることもできる。図
1から明らかなように、誘電体材料130は、垂直面と
水平面の両方に沿って第1電極素子110と第2電極素
子120の間にのびる。
【0017】図2Aは、x軸とz軸のキャパシタ構造体
100を示す。図2Aには第1電極素子110と第2電
極素子120が示されている。同図に示すように第1電
極素子110は、第1相互接続構造210により相互に
接続されている。また第2電極素子120は第2相互接
続構造220により相互に接続されている。第1電極素
子110、第2電極素子120はそれらがそれぞれ対向
している第2相互接続構造220、第1相互接続構造2
10で接触しないように互いにずれている。かくして第
1電極素子110、第2電極素子120と、第1相互接
続構造210、第2相互接続構造220が組合わさっ
て、相互に入り組んだ形状のキャパシタが形成される。
第1電極素子110、第2電極素子120をそれぞれ有
する他の層を、図2Bに示すように単一層200の上に
配置することもできる。
100を示す。図2Aには第1電極素子110と第2電
極素子120が示されている。同図に示すように第1電
極素子110は、第1相互接続構造210により相互に
接続されている。また第2電極素子120は第2相互接
続構造220により相互に接続されている。第1電極素
子110、第2電極素子120はそれらがそれぞれ対向
している第2相互接続構造220、第1相互接続構造2
10で接触しないように互いにずれている。かくして第
1電極素子110、第2電極素子120と、第1相互接
続構造210、第2相互接続構造220が組合わさっ
て、相互に入り組んだ形状のキャパシタが形成される。
第1電極素子110、第2電極素子120をそれぞれ有
する他の層を、図2Bに示すように単一層200の上に
配置することもできる。
【0018】図2Bには、図2Aの第1電極素子110
と第2電極素子120が示されている。そしてこの第1
電極素子110と第2電極素子120はそれぞれ、それ
らの上に配置されている。第1電極素子110と第2電
極素子120は、異なった形態でハッチングしてあり、
そしてそれらがそれぞれ第1相互接続構造210と第2
相互接続構造220にいかに接続されているかを示す。
と第2電極素子120が示されている。そしてこの第1
電極素子110と第2電極素子120はそれぞれ、それ
らの上に配置されている。第1電極素子110と第2電
極素子120は、異なった形態でハッチングしてあり、
そしてそれらがそれぞれ第1相互接続構造210と第2
相互接続構造220にいかに接続されているかを示す。
【0019】図3にはさらに線間成分310と面成分3
20が示されている。当業者にも明らかなように、通常
のキャパシタは、面成分320のみを有している。しか
し図に示したキャパシタ構造体100は、線間成分31
0と面成分320の両方を有し、それぞれが相互に入り
組んだ形態のキャパシタのキャパシタンス密度の向上に
理論的に寄与しているために、図に示したキャパシタ構
造体100は、単位面積あたりより大きなキャパシタン
ス値が提供できる。
20が示されている。当業者にも明らかなように、通常
のキャパシタは、面成分320のみを有している。しか
し図に示したキャパシタ構造体100は、線間成分31
0と面成分320の両方を有し、それぞれが相互に入り
組んだ形態のキャパシタのキャパシタンス密度の向上に
理論的に寄与しているために、図に示したキャパシタ構
造体100は、単位面積あたりより大きなキャパシタン
ス値が提供できる。
【0020】次に図4においてトランジスタ410は貫
通導体415により相互接続構造420に接続されてい
る。誘電体層430がICの様々な層を絶縁している。
同図に示すようにトランジスタ410は、半導体ウエハ
基板418のの上に形成され、誘電体層430内の相互
接続構造420は、トランジスタ410をIC400内
の異なる層に接続している。当業者にはトランジスタ4
10と相互接続構造420と貫通導体415と誘電体層
430の製造方法が公知である。さらにまた、複数のキ
ャパシタ構造体100とトランジスタ410と相互接続
構造420と誘電体層430とを組み合わせてIC40
0を形成する。
通導体415により相互接続構造420に接続されてい
る。誘電体層430がICの様々な層を絶縁している。
同図に示すようにトランジスタ410は、半導体ウエハ
基板418のの上に形成され、誘電体層430内の相互
接続構造420は、トランジスタ410をIC400内
の異なる層に接続している。当業者にはトランジスタ4
10と相互接続構造420と貫通導体415と誘電体層
430の製造方法が公知である。さらにまた、複数のキ
ャパシタ構造体100とトランジスタ410と相互接続
構造420と誘電体層430とを組み合わせてIC40
0を形成する。
【0021】各レベル上の第1電極素子110、第2電
極素子120は、相互接続構造420を形成した同一の
金属層から効率よく形成することもできる。これは、キ
ャパシタ構造体100をIC400内に組み込むこと、
および余分のプロセスおよび製造コストをかけることな
く行うことができる。しかし、第1電極素子110、第
2電極素子120は、必要によっては別のプロセスステ
ップで形成することもできる。
極素子120は、相互接続構造420を形成した同一の
金属層から効率よく形成することもできる。これは、キ
ャパシタ構造体100をIC400内に組み込むこと、
および余分のプロセスおよび製造コストをかけることな
く行うことができる。しかし、第1電極素子110、第
2電極素子120は、必要によっては別のプロセスステ
ップで形成することもできる。
【0022】図5A−Cには、IC400のそれぞれの
レベル上に第1電極素子110、第2電極素子120を
形成する処理シーケンスの一実施例を示す。第1バリア
層440が所望のレベルで誘電体層435の上に堆積さ
れる。第1バリア層440aは、2つの構造体の間で拡
散が起こるような場所で必要である。前述したように、
第1電極素子110、第2電極素子120は、一実施例
においては銅製である。このような実施例においては、
例えばTaN製の第1バリア層440aを用いて拡散を
阻止する。他の実施例においては、第1電極素子11
0、第2電極素子120が、Alを含有する場合には、
第1バリア層440aはTiNを含有するのがよい。異
なる組成を有する他のバリア層は、電極構造体の材料組
成の選択に依存して必要とされたり、あるいはまったく
必要としない場合がある。
レベル上に第1電極素子110、第2電極素子120を
形成する処理シーケンスの一実施例を示す。第1バリア
層440が所望のレベルで誘電体層435の上に堆積さ
れる。第1バリア層440aは、2つの構造体の間で拡
散が起こるような場所で必要である。前述したように、
第1電極素子110、第2電極素子120は、一実施例
においては銅製である。このような実施例においては、
例えばTaN製の第1バリア層440aを用いて拡散を
阻止する。他の実施例においては、第1電極素子11
0、第2電極素子120が、Alを含有する場合には、
第1バリア層440aはTiNを含有するのがよい。異
なる組成を有する他のバリア層は、電極構造体の材料組
成の選択に依存して必要とされたり、あるいはまったく
必要としない場合がある。
【0023】相互接続構造420aは従来通りCVD、
あるいはPVDプロセスにより第1バリア層440aの
上に堆積され、そして第2バリア層445aは、相互接
続構造420aの上に堆積される。この実施例において
は、第2バリア層445aは、第1バリア層440aと
同一のバリア層からなる。しかしある実施例においては
それらは異なってもよい。フォトレジスト450は従来
通り相互接続構造420aの上に堆積される。フォトレ
ジスト450は、相互接続構造420のイメージのみな
らず第1電極素子110、第2電極素子120のイメー
ジも有するマスク(図示せず)を介して露光される。そ
の後従来通りフォトレジスト450を現像し除去して、
相互接続構造420とキャパシタ構造体100の第1電
極素子110、第2電極素子120が配置されるべき領
域をフォトレジストでカバーしたままにする。フォトレ
ジスト450によりカバーされていない領域をエッチン
グし、残ったフォトレジスト450を除去して、相互接
続構造420と第1電極素子110、第2電極素子12
0が図5Cに示すよう残される。
あるいはPVDプロセスにより第1バリア層440aの
上に堆積され、そして第2バリア層445aは、相互接
続構造420aの上に堆積される。この実施例において
は、第2バリア層445aは、第1バリア層440aと
同一のバリア層からなる。しかしある実施例においては
それらは異なってもよい。フォトレジスト450は従来
通り相互接続構造420aの上に堆積される。フォトレ
ジスト450は、相互接続構造420のイメージのみな
らず第1電極素子110、第2電極素子120のイメー
ジも有するマスク(図示せず)を介して露光される。そ
の後従来通りフォトレジスト450を現像し除去して、
相互接続構造420とキャパシタ構造体100の第1電
極素子110、第2電極素子120が配置されるべき領
域をフォトレジストでカバーしたままにする。フォトレ
ジスト450によりカバーされていない領域をエッチン
グし、残ったフォトレジスト450を除去して、相互接
続構造420と第1電極素子110、第2電極素子12
0が図5Cに示すよう残される。
【0024】別の誘電体層をこれらの構造体の上に堆積
して、次の金属レベルのベースを形成される。図5Cは
あるレベルの相互接続構造420と、そこに第1バリア
層440、第2バリア層445が存在する第1電極素子
110、第2電極素子120のある層が示される。バリ
ア層は、材料パラメータが必要とする場合には、各レベ
ル内に形成される。言い換えると、第1バリア層440
は、デバイスの設計の必要によっては相互接続構造42
0と第1電極素子110、第2電極素子120と同じ
数、あるいはそれらの上、あるいはそれらの下に形成さ
れる。
して、次の金属レベルのベースを形成される。図5Cは
あるレベルの相互接続構造420と、そこに第1バリア
層440、第2バリア層445が存在する第1電極素子
110、第2電極素子120のある層が示される。バリ
ア層は、材料パラメータが必要とする場合には、各レベ
ル内に形成される。言い換えると、第1バリア層440
は、デバイスの設計の必要によっては相互接続構造42
0と第1電極素子110、第2電極素子120と同じ
数、あるいはそれらの上、あるいはそれらの下に形成さ
れる。
【0025】図4に戻ってキャパシタ構造体100は、
IC400内の誘電体層430を、列の両方の軸に対
し、第1電極素子110、第2電極素子120を分離す
る誘電体材料として用いている。キャパシタ構造体10
0を集積回路に組み込む際には、相互接続構造を形成す
るのに必要なステップ以上のステップは必要とされな
い。唯一異なる点は、異なるマスクにより、第1電極素
子110、第2電極素子120の追加が可能となり、こ
れを用いてフォトレジストを現像することができる点で
ある。かくして集積回路の各レベルは、複数の相互接続
構造420と、第1電極素子110、第2電極素子12
0を交互にした複数の層を同一の製造プロセスの間形成
することにより製造される。
IC400内の誘電体層430を、列の両方の軸に対
し、第1電極素子110、第2電極素子120を分離す
る誘電体材料として用いている。キャパシタ構造体10
0を集積回路に組み込む際には、相互接続構造を形成す
るのに必要なステップ以上のステップは必要とされな
い。唯一異なる点は、異なるマスクにより、第1電極素
子110、第2電極素子120の追加が可能となり、こ
れを用いてフォトレジストを現像することができる点で
ある。かくして集積回路の各レベルは、複数の相互接続
構造420と、第1電極素子110、第2電極素子12
0を交互にした複数の層を同一の製造プロセスの間形成
することにより製造される。
【0026】図1−5において、異なる幅のハッチング
を用いたとしても、第1電極素子110と第2電極素子
120は必ずしも異なる材料組成を示すものではない。
しかし異なるハッチングは、第1相互接続構造210に
より相互接続された第1電極素子110を、第2相互接
続構造220により相互接続された第2電極素子120
から分離する方法として用いることができる。
を用いたとしても、第1電極素子110と第2電極素子
120は必ずしも異なる材料組成を示すものではない。
しかし異なるハッチングは、第1相互接続構造210に
より相互接続された第1電極素子110を、第2相互接
続構造220により相互接続された第2電極素子120
から分離する方法として用いることができる。
【0027】次に図6は、ある面積に対し相互に入り組
んだ形態のキャパシタを用いて得られたキャパシタンス
の増加(0により示す)と、同一面積の積層型のキャパ
シタを用いて得られたキャパシタンスの増加値(xで示
す)のグラフを示す。図6から分かるように、幅が50
μmで約25個の電極素子からなるキャパシタ構造体の
キャパシタンス値は約20fF/μmである。しかし、
キャパシタ構造の幅と電極素子の数を、両方とも増加し
たり減少したりすることにより、20fF/μm以上、
あるいは以下のキャパシタンス値を得ることができる。
さらに同図は、ある面積に対し互いに入り組んだ形状の
キャパシタ構造体100(図4)は、積層型キャパシタ
よりもより大きなキャパシタンス値が与えられることが
分かる。
んだ形態のキャパシタを用いて得られたキャパシタンス
の増加(0により示す)と、同一面積の積層型のキャパ
シタを用いて得られたキャパシタンスの増加値(xで示
す)のグラフを示す。図6から分かるように、幅が50
μmで約25個の電極素子からなるキャパシタ構造体の
キャパシタンス値は約20fF/μmである。しかし、
キャパシタ構造の幅と電極素子の数を、両方とも増加し
たり減少したりすることにより、20fF/μm以上、
あるいは以下のキャパシタンス値を得ることができる。
さらに同図は、ある面積に対し互いに入り組んだ形状の
キャパシタ構造体100(図4)は、積層型キャパシタ
よりもより大きなキャパシタンス値が与えられることが
分かる。
【図1】本発明のカバーされるキャパシタの斜視図。
【図2】A:キャパシタ構造体の1つの層の平面図。 B:キャパシタ構造体の複数の層の平面図。
【図3】線間成分と面積成分を含む図1の二次元列の断
面図。
面図。
【図4】集積回路内に配置された図1−3のキャパシタ
構造を示す図。
構造を示す図。
【図5】集積回路内にキャパシタを形成するステップを
表す図。
表す図。
【図6】ある面積に対し相互に入り込んだ形のキャパシ
タと、同一面積を有する積層型のキャパシタを用いて得
られるキャパシタンス値の増加量を示すグラフ。
タと、同一面積を有する積層型のキャパシタを用いて得
られるキャパシタンス値の増加量を示すグラフ。
100 キャパシタ構造体 110 第1電極素子 120 第2電極素子 130 誘電体材料 200 単一層 210 第1相互接続構造 220 第2相互接続構造 230 複数層 310 線間成分 320 面成分 400 IC 410 トランジスタ 415 貫通導体 420 相互接続構造 430、435 誘電体層 440 第1バリア層 445 第2バリア層 450 フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Mountain Avenue, Murray Hill, New Je rsey 07974−0636U.S.A. (72)発明者 ロヒニ ガプタ アメリカ合衆国、07921 ニュージャージ ー、ベッドミンスター、スティーブンズ コート 38 (72)発明者 ジョン デビッド タウク アメリカ合衆国、18014 ペンシルベニア、 バス、ウッズ エッジ 2579
Claims (25)
- 【請求項1】 交互に配置された第1電極素子(11
0)と第2電極素子(120)とを有する2次元面列
と、 前記第1電極素子と第2電極素子を分離する誘電体材料
(130)と、を有し、 前記第1電極素子は相互に接続され、前記第2電極素子
も相互に接続され、これらの列がキャパシタとして機能
することを特徴とするキャパシタ構造体。 - 【請求項2】 前記第1電極素子(110)は、第1相
互接続構造(210)により相互接続され、 前記第2電極素子(120)は、第2相互接続構造(2
20)により相互接続されることを特徴とする請求項1
記載のキャパシタ構造体。 - 【請求項3】 前記誘電体材料(130)は、SiO2
製であることを特徴とする請求項1記載のキャパシタ構
造体。 - 【請求項4】 前記キャパシタ構造体の幅は50μm
で、キャパシタンス値は20fF/μmであることを特
徴とする請求項1記載のキャパシタ構造体。 - 【請求項5】 前記第1電極素子と第2電極素子は銅製
であることを特徴とする請求項1記載のキャパシタ構造
体。 - 【請求項6】 前記第1と第2の電極素子と誘電体材料
の間に配置されたバリア層(440、445)をさらに
有することを特徴とする請求項5記載のキャパシタ構造
体。 - 【請求項7】 前記バリア層は、TiN製であることを
特徴とする請求項6記載のキャパシタ構造体。 - 【請求項8】 前記第1電極素子と第2電極素子は、 ドープしたポリシリコンと、窒化チタンと、アルミとか
らなるグループから選択された導電性材料を含むことを
特徴とする請求項1記載のキャパシタ構造体。 - 【請求項9】 (A)交互に配置された第1電極素子と
第2電極素子とを有する2次元列を形成するステップ
と、 前記第1電極素子は相互に接続され、 前記第2電極素子も相互に接続され、 (B)前記第1電極素子と第2電極素子の間に誘電体材
料を形成するステップと、を有し、これらの列がキャパ
シタとして機能することを特徴とするキャパシタ構造体
の製造方法。 - 【請求項10】 前記(A)ステップは、 前記第1電極素子を第1相互接続構造体で相互接続し、 前記第2電極素子を第2相互接続構造体で相互接続する
ことを特徴とする請求項9記載の方法。 - 【請求項11】 前記(B)ステップは、 SiO2を形成することを特徴とする請求項9記載の方
法。 - 【請求項12】 (C)前記キャパシタ構造体の幅を5
0μmに形成するステップを含み、これによりキャパシ
タ構造体のキャパシタンス値は20fF/μmになるこ
とを特徴とする請求項9記載の方法。 - 【請求項13】 前記(A)ステップは、第1電極素子
と第2電極素子を銅で形成することを特徴とする請求項
9記載の方法。 - 【請求項14】 (D)前記第1と第2の電極素子と誘
電体層の間にバリア層を形成するステップをさらに有す
ることを特徴とする請求項13記載の方法。 - 【請求項15】 前記(D)のステップは、バリア層を
TiNで形成することを特徴とする請求項14記載の方
法。 - 【請求項16】 前記(A)のステップは、ドープした
ポリシリコンと、窒化チタンと、アルミとからなるグル
ープから選択された導電性材料製の第1と第2の電極素
子を形成することを特徴とする請求項9記載の方法。 - 【請求項17】 半導体ウェハ基板上に形成されたトラ
ンジスタと、キャパシタ構造とからなる集積回路におい
て前記トランジスタの上に配置された誘電体層内に配置
された相互接続構造と、 前記相互接続構造は、トランジスタ同士を接続して集積
回路を形成し、 前記キャパシタ構造は、 交互に配置された第1電極素子と第2電極素子とを有す
る2次元列と、 前記第1電極素子は相互に接続され、 前記第2電極素子も相互に接続され、これらの列がキャ
パシタとして機能し、 前記第1電極素子と第2電極素子を分離する絶縁材料と
からなることを特徴とするキャパシタ構造体。 - 【請求項18】 前記第1電極素子は、第1相互接続構
造により相互接続され、 前記第2電極素子は、第2相互接続構造により相互接続
されることを特徴とする請求項17記載のキャパシタ構
造体。 - 【請求項19】 前記誘電体材料はSiO2製であるこ
とを特徴とする請求項17記載のキャパシタ構造体。 - 【請求項20】 前記キャパシタ構造体の幅は50μm
で、キャパシタンス値は20fF/μmであることを特
徴とする請求項17記載のキャパシタ構造体。 - 【請求項21】 前記第1電極素子と第2電極素子は銅
製であることを特徴とする請求項17記載のキャパシタ
構造体。 - 【請求項22】 前記第1と第2の電極素子と誘電体材
料の間に配置されたバリア層をさらに有することを特徴
とする請求項21記載のキャパシタ構造体。 - 【請求項23】 前記バリア層はTiN製であることを
特徴とする請求項22記載のキャパシタ構造体。 - 【請求項24】 前記第1電極素子と第2電極素子は、 ドープしたポリシリコンと、窒化チタンと、アルミとか
らなるグループから選択された導電性材料を含むことを
特徴とする請求項17記載のキャパシタ構造体。 - 【請求項25】 前記トランジスタはCMOSデバイ
ス、あるいはバイポーラCMOSデバイスを構成するこ
とを特徴とする請求項17記載のキャパシタ構造体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/505762 | 2000-02-16 | ||
US09/505,762 US6383858B1 (en) | 2000-02-16 | 2000-02-16 | Interdigitated capacitor structure for use in an integrated circuit |
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Publication Number | Publication Date |
---|---|
JP2001230379A true JP2001230379A (ja) | 2001-08-24 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001029559A Pending JP2001230379A (ja) | 2000-02-16 | 2001-02-06 | キャパシタ構造体とその製造方法 |
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Country | Link |
---|---|
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JP (1) | JP2001230379A (ja) |
KR (1) | KR20010082647A (ja) |
GB (1) | GB2365217A (ja) |
TW (1) | TW490792B (ja) |
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