JP2005183739A - 容量素子 - Google Patents
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Abstract
【解決手段】容量素子は、櫛形状に配列された複数の第1配線1aをもつ第1電極3aと、第1配線1aと同じ平面で第1配線1a間に配置されて櫛形状に配列された複数の第2配線1bをもつ第2電極3bからなる電極組4と、電極組4と同様の構成で電極組4上に形成された、複数の第1配線5aをもつ第1電極7aと複数の第2配線5bをもつ第2電極7bからなる電極組9と、電極組4,9と同様の構成で電極組9上に形成された、複数の第1配線13aをもつ第1電極15aと複数の第2配線13bをもつ第2電極15bからなる電極組17を容量素子形成領域に備え、上下層の第1電極3a,7a,15aはスルーホール11a,19aを介して電気的に接続され、上下層の第2電極3b,7b,15bはスルーホール11b,19bを介して電気的に接続されている。
【選択図】図1
Description
このような容量素子は例えば半導体集積回路に適用され、スイッチトキャパシタやフィルター、ADコンバータなどに用いられる。
図8は電極を縦方向に積層した従来の容量素子を示す概略斜視図である。図8では半導体基板及び絶縁膜の図示は省略している。
第2金属パターン103上及び第1金属パターン101上に絶縁膜を介して平板状の第3金属パターン105が形成されている。第1金属パターン101、第3金属パターン105間の絶縁膜にはビアホール107が形成されており、第1金属パターン101と第3金属パターン105はビアホール107を介して電気的に接続されている。
この従来例では、多層メタル構造における縦方向の絶縁膜の容量を利用して単位面積当たりの容量を大きくしている。
そこで本発明は、単位面積当たりの容量を大きくして容量素子形成領域が占める面積を低減することを目的とするものである。
さらに、上記第1配線と上記第2配線は線幅が互いに異なっているようにしてもよい。
また、上下層の2組の上記第2電極において上下層の上記第2配線は重畳して配置されており、上下層の上記第2配線間に第2接続孔が形成されているようにしてもよい。
また、上記第1電極及び上記第2電極はデザインルールの許容範囲内で最小間隔に形成されているようにしてもよい。
ここでデザインルールとは、半導体製造プロセスとの適合を保証するための集積回路設計時の制約を規定するものであり、例えば2次元デザインルールがある。2次元デザインルールとは半導体集積回路を構成する各レイヤ上に形成される種々の図形が守るべき隣接関係、包含、内包などの2次元の位置関係に関する規定をいう。
さらに、第1電極と第2電極からなる電極組を容量素子形成領域に2層以上備え、上下層の第1電極は電気的に接続され、上下層の第2電極は電気的に接続されているようにしたので、縦方向(上下方向)の容量も得ることができる。
このように、本発明の容量素子によれば縦方向の容量だけでなく横方向の容量も得ることができるので、単位面積あたりの容量を大きくすることができ、容量素子形成領域が占める面積を低減することができる。
さらに、第1配線と第2配線は線幅が互いに異なっているようにすれば、フリンジ容量も得ることができる。
また、上下層の2組の第2電極において上下層の第2配線は重畳して配置されており、上下層の第2配線間に第2接続孔が形成されているようにすれば、横方向の容量を第2接続孔間でも得ることができる。
第1層目電極組4の第1電極3aと第2層目電極組9の第1電極7aはスルーホール(接続孔)11aを介して電気的に接続されている。第1層目電極組4の第2電極3bと第2層目電極組9の第2電極7bはスルーホール11bを介して電気的に接続されている。
第2層目電極組9の第1電極7aと第3層目電極組17の第1電極15aはスルーホール19aを介して電気的に接続されている。第2層目電極組9の第2電極7bと第3層目電極組17の第2電極15bはスルーホール19bを介して電気的に接続されている。
さらに、第1配線1a上に第2配線5bが配置され、第2配線1b上に第1配線5aが配置され、第1配線5a上に第2配線13bが配置され、第2配線5b上に第1配線13aが配置されているので、縦方向のカップリング容量を最大限に利用することができる。
第1層目電極組24の第1電極23aと第2層目電極組29の第1電極27aはスルーホール31aを介して電気的に接続されている。第1層目電極組24の第2電極23bと第2層目電極組29の第2電極27bはスルーホール31bを介して電気的に接続されている。
第1配線21aと第2配線21b間、第1配線25aと第2配線25b間、第1配線33aと第2配線33b間の間隔はデザインルールの許容範囲で最小間隔に設定されている。
さらに、第1配線21a,25a,35aは第2配線21b,25b,35bよりも太い線幅で形成されているので、縦方向の容量についてフリンジ容量も得ることができ、単位面積あたりの容量を大きくすることができる。
さらに、スルーホール52aと52bの間の容量、スルーホール60aと60bの間の容量、スルーホール52aと第2配線41b,45bの間の容量、スルーホール60aと第2配線45b,53bの間の容量、スルーホール52bと第1配線41a,45aの間の容量、及び、スルーホール60bと第1配線45a,53aの間の容量を得ることができ、単位面積あたりの容量をさらに大きくすることができる。
第2層目電極組49の第1電極47aと第3層目電極組64の第1電極63aはスルーホール59aを介して電気的に接続されている。第2層目電極組49の第2電極47bと第3層目電極組61の第2電極63bはスルーホール59bを介して電気的に接続されている。
さらに、第3層目電極組64の第1配線61aと第4層目電極組69の第1配線65aはスルーホール(第1接続孔)72aを介して電気的に接続され、第3層目電極組64の第2配線61bと第4層目電極組69の第2配線65bはスルーホール(第2接続孔)72bを介して電気的に接続されている。スルーホール72a,72bは、配線61a,61b,65a,65bの長手方向に沿って島状に複数形成されていてもよいし、配線61a,61b,65a,65bの長手方向に沿って帯状に形成されていてもよい。
また、図6に示すように、上下層の第1配線79a,81a間及び83a,85a間、並びに上下層の第2配線79b,81b間及び83b,85b間にそれぞれスルーホールを設け、第1配線81aと第2配線83b間及び第2配線81bと第2配線83a間において縦方向のカップリング容量を最大にする場合において第1配線79aと81aの線幅、第1配線81aと83aの線幅、第1配線83aと85aの線幅、第2配線79bと81bの線幅、第2配線81bと83bの線幅、及び、第2配線83bと85bの線幅を異ならせてもよい。
上下層の第1配線、第2配線の線幅を異ならせた図5及び図6の態様によればフリンジ容量も得ることができる。
この積分器は、演算増幅器87と、4つのスイッチ素子88,89,90,91と、2つの容量素子92,93を備えている。サンプリングモードでは、第1スイッチ素子88と第3スイッチ素子90を閉じ、第2スイッチ素子89と第4スイッチ素子91を開き、入力端子94の電位を第1容量素子92にサンプリングする。このとき、第2容量素子93は前回の値を保持している。
積分モードでは、第1スイッチ素子88と第3スイッチ素子90を開き、第2スイッチ素子989と第4スイッチ素子91を閉じることにより、第1容量素子92の電荷が第2容量素子93に加えられ、積分結果が出力端子95に出力される。
ただし本発明の容量素子が適用される半導体集積回路はスイッチトキャパシタを用いた積分器に限定されるものではなく、回路の種類を問わずに、容量素子を備えた半導体集積回路に本発明を適用することができる。
1b,5b,13b 第2配線
3a,7a,15a 第1電極
3b,7b,15b 第2電極
4 第1層目電極組
9 第2層目電極組
11a,11b,19a,19b スルーホール
17 第3層目電極組
21a,25a,33a 第1配線
21b,25b,33b 第2配線
23a,27a,35a 第1電極
23b,27b,35b 第2電極
24 第1層目電極組
29 第2層目電極組
31a,31b,39a,39b スルーホール
37 第3層目電極組
41a,45a,53a 第1配線
41b,45b,53b 第2配線
43a,47a,55a 第1電極
43b,47b,55b 第2電極
44 第1層目電極組
49 第2層目電極組
51a,51b,59a,59b スルーホール
52a,60a 第1配線間のスルーホール
52b,60b 第2配線間のスルーホール
57 第3層目電極組
61a,65a 第1配線
61b,65b 第2配線
63a,67a 第1電極
63b,67b 第2電極
64 第3層目電極組
69 第4層目電極組
71a,71b スルーホール
72a 第1配線間のスルーホール
72b 第2配線間のスルーホール
73a,75a,77a,79a,81a,83a,85a 第1配線
73b,75b,77b,79b,81b,83b,85b 第2配線
87 演算増幅器
88,89,90,91 スイッチ素子
92,93 容量素子
Claims (7)
- 櫛形状に配列された複数の第1配線をもつ第1電極と、前記第1配線と同じ平面で前記第1配線間に配置されて櫛形状に配列された複数の第2配線をもつ第2電極からなる電極組を容量素子形成領域に2層以上備え、上下層の前記第1電極は電気的に接続され、上下層の前記第2電極は電気的に接続されている容量素子。
- 上下層の2組の前記電極組において上層の前記第1配線と下層の前記第2配線は重畳して配置されており、上層の前記第2配線と下層の前記第1配線は重畳して配置されている請求項1に記載の容量素子。
- 前記第1配線と前記第2配線は線幅が互いに異なっている請求項2に記載の容量素子。
- 上下層の2組の前記第1電極において上下層の前記第1配線は重畳して配置されており、上下層の前記第1配線間に第1接続孔が形成されている請求項1に記載の容量素子。
- 上下層の2組の前記第2電極において上下層の前記第2配線は重畳して配置されており、上下層の前記第2配線間に第2接続孔が形成されている請求項1又は4に記載の容量素子。
- 前記第1電極及び前記第2電極はデザインルールの許容範囲内で最小線幅に形成されている請求項1、2、4又は5に記載の容量素子。
- 前記第1電極及び前記第2電極はデザインルールの許容範囲内で最小間隔に形成されている請求項1から6のいずれかに記載の容量素子。
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