JP4805600B2 - 半導体装置 - Google Patents

Description

本発明は、ＭＩＭ構造のキャパシタを含む半導体装置に関する。

近年、キャパシタ素子においては、従来のＭＯＳ型キャパシタに比し、寄生抵抗、寄生容量が著しく小さいＭＩＭ（Metal-Insulator-Metal）キャパシタが利用されるようになっている。また、このようなＭＩＭキャパシタをロジックデバイス中に組み込みワンチップ化した構造も開発されている。かかる構造を実現するには、両デバイスの構造および製造プロセスの統合を図る必要がある。ロジックデバイスでは、配線を多層に積層した構造が一般的に利用されている。こうした多層配線構造に、ＭＩＭキャパシタの構造やプロセスを如何に適合させるかが重要な技術的課題となる。このような観点から、ＭＩＭキャパシタの電極をデバイス領域の多層配線構造と同様の手法で製造するプロセスが開発されている。

特許文献１には、導電ラインが平行に配置された第１レベルの層と、第１レベルの層の導電ラインに対向して設けられた導電ラインが平行に配置された第２レベルの層と、これらの層の間に形成された絶縁膜と、を含む多層の容量構造が開示されている。

しかし、多層配線構造を形成する際、配線パターンにばらつきがあると、層の平坦化が損なわれ、寸法精度が劣化するという課題がある。この課題を解決するために、半導体装置に形成される集積回路の回路機能に関わる配線層の中に、ダミー配線を配置することにより、配線層の配線密度の均一性を高めるという手法が用いられる。特許文献２には、このようなダミー配線を電気的にフローティングにせず、設置電位に固定する技術が開示されている。

ところで、キャパシタ素子においては、半導体装置の微細化に伴い、キャパシタの周辺領域に形成された他の配線の影響が大きくなり、キャパシタの容量値が安定化できないという課題がある。特許文献３には、半導体基板上に下部電極を形成しその上方に形成した多角形状の上部電極に形成してなる容量素子を備えた半導体集積回路において、多角形状の上部電極の各辺に対して離間した対向位置に上部電極と同一材質にて形成したシールドをそれぞれ配置した構成が開示されている。これにより、微細化しても外乱に強くしかも付加容量が小さく精度が高い容量が形成されると記載されている。
米国特許出願公開第２００２／００４７１５４明細書 特開２００１−１９６３７２号公報 特開平５−９０４８９号公報

しかし、特許文献３に記載の半導体集積回路の構成では、シールドは、多角形状の上部電極の各辺に対して離間した対向位置に配置されているだけであり、下部電極へ漏れる電界に対するシールドの効果が小さいという課題がある。また、下部電極形成時の寸法精度の向上を図ることができないという課題もある。

本発明によれば、半導体基板と、前記半導体基板上に形成された絶縁膜、前記絶縁膜を介して対向配置された第１の電極および第２の電極、を有するＭＩＭキャパシタが形成されたキャパシタ形成領域と、前記半導体基板上の前記ＭＩＭキャパシタと同層において、前記キャパシタ形成領域の外周に形成されるとともに所定電位に設定された複数のシールド電極を含み、前記キャパシタ形成領域を他の領域から遮蔽するシールド領域と、を含むことを特徴とする半導体装置が提供される。

ここで、シールド電極は、第１の電極および第２の電極を形成する際に、ダミーパターンとして第１の電極および第２の電極と同時に形成することができる。これにより、半導体装置の寸法精度を高めることができる。また、第１の電極および第２の電極が形成された層の外周にシールド電極が形成されるので、キャパシタ形成領域を他の領域から遮蔽することができ、ＭＩＭキャパシタの容量値を安定化することができる。

ここで、ＭＩＭ容量は、第１の電極および第２の電極の一方が配線層間に形成され、他方が通常配線メタルとして形成され、これらの間に絶縁膜が形成された平行平板ＭＩＭ容量とすることができる。また、ＭＩＭ容量は、第１の電極および第２の電極とが配線メタルとして櫛形に互い違いに形成され、これらの間に絶縁膜が形成された配線ＭＩＭ容量とすることもできる。このようなＭＩＭ容量の周囲を囲むようにして、各方向に少なくとも１個のダミー電極が形成され、当該ダミー電極の電位を所定の電圧に設定することにより、シールド電極とすることができる。

本発明によれば、ＭＩＭ構造のキャパシタを含む半導体装置において、寸法精度を高めるとともに安定した容量値を与えることができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、すべての図面において、同様な構成要素には、同様の符号を付し、適宜説明を省略する。

（第１の実施の形態）
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。
本実施の形態において、図示していないが、半導体装置は、半導体基板上のキャパシタ形成領域とは異なる領域に形成されたトランジスタと、そのトランジスタの上に形成された多層配線構造とを含むロジック領域を含むことができる。キャパシタ形成領域、シールド領域、および浮遊領域等の配線やビアは、ロジック領域の多層配線構造の配線やビアと同時に同工程で形成することができる。

半導体装置１００は、半導体基板１０２と、半導体基板１０２上に形成された層間絶縁膜１０４（絶縁膜）、層間絶縁膜１０４を介して対向配置された第１の電極１１０および第２の電極１１２を有するＭＩＭキャパシタが形成されたキャパシタ形成領域１３０と、半導体基板１０２上のＭＩＭキャパシタと同層において、キャパシタ形成領域１３０の外周に形成されるとともに所定電位に設定された複数のシールド電極１１４を含み、キャパシタ形成領域１３０を他の領域から遮蔽するシールド領域１３２と、を含む。半導体装置１００は、第１の電極１１０および第２の電極１１２を構成する配線１０６、および配線１０６上下に形成されたビア１０８が複数積層された多層配線構造を含む。ここで、層間絶縁膜１０４はひとまとまりに示しているが、層間絶縁膜１０４は、たとえばエッチングストッパ膜、配線間絶縁膜、保護絶縁膜等が複数積層された構造を有する。層間絶縁膜１０４は、ロジック領域の多層配線構造で用いられる層間絶縁膜と同じ材料により構成することができる。たとえば、層間絶縁膜１０４は、シリコン酸化膜や、低誘電率膜により構成することができる。

本実施の形態において、配線１０６は、上下間でビア１０８を介して電気的に接続される。配線１０６は、銅やアルミニウムにより構成することができる。配線１０６は、第１の電位線１２０に接続された第１の電極１１０と、第１の電位線１２０の電位とは異なる電位に設定された第２の電位線１２２に接続された第２の電極１１２とを含む。本実施の形態において、層間絶縁膜１０４は容量膜として機能し、第１の電極１１０、層間絶縁膜１０４、および第２の電極１１２は、同層に並行配置されて、ＭＩＭキャパシタを構成している。また、半導体装置１００の各層において、第１の電極１１０と第２の電極１１２が、層間絶縁膜１０４を介して交互に並行配置される。なお、本実施の形態において、配線１０６がビア１０８により接続され、ビア１０８もそれに接続された配線１０６と同電位に保たれるので、ビア１０８部分でも容量が生じ、ＭＩＭキャパシタの容量値を大きくすることができる。

半導体装置１００は、キャパシタが形成されたキャパシタ形成領域１３０と、キャパシタ形成領域１３０の周囲に形成されたシールド領域１３２と、シールド領域１３２の周囲に形成された浮遊領域１３４とを含む。

ここで、キャパシタ形成領域１３０は、複数の配線層に形成された複数の第１の電極１１０および第２の電極１１２を含み、シールド領域１３２は、複数の第１の電極１１０および第２の電極１１２が形成されたそれぞれの配線層について、複数の第１の電極１１０および第２の電極１１２の外周に形成された複数のシールド電極１１４と、複数の配線層に形成された複数のシールド電極１１４間を接続する複数のシールドビア１１５とを含む。 シールド電極１１４は、上下間でシールドビア１１５を介して電気的に接続される。本実施の形態において、シールド電極１１４は、シールドビア１１５を介して半導体基板１０２と電気的に接続され、接地される。

本実施の形態において、シールド電極１１４および浮遊電極１１６は、第１の電極１１０および第２の電極１１２を形成する際に、これらのダミーパターンとして同時に形成される。すなわち、シールド電極１１４および浮遊電極１１６は、第１の電極１１０および第２の電極１１２が形成された層全体に形成される。シールド電極１１４および浮遊電極１１６は、半導体装置１００の回路動作には関わらず、半導体装置１００の回路動作にかかわる他の構成要素の寸法精度を向上する目的で設けられる。本実施の形態においては、このようなダミーパターンの一部を、第１の電極１１０および第２の電極１１２が形成されたキャパシタ形成領域１３０を他の領域から遮断するシールド電極１１４として用いる。また、ダミーパターンの残りを浮遊電極１１６として用いる。シールド領域１３２とその外側の他の領域との間に浮遊電極１１６を含む浮遊領域１３４を設けることにより、他の領域の最外部に配置された配線の設定電位がシールド電極１１４の設定電位と異なる場合であっても、これらの電位差が浮遊電極１１６により緩衝され、これらの配線間に発生する容量成分を抑制することができる。

図２は、図１に示した半導体装置１００のＡ−Ａ平面断面図である。
本実施の形態において、第１の電極１１０および第２の電極１１２は、一方向に延在する配線形状を有する。キャパシタ形成領域１３０の平面形状は、多角形状とすることができ、複数のシールド電極１１４は、キャパシタ形成領域１３０の各辺に沿って配置される。本実施の形態において、キャパシタ形成領域１３０は、矩形状の平面形状を有し、複数のシールド電極１１４は、キャパシタ形成領域１３０の周囲４辺に配置される。ここで、シールド電極１１４は、ドット状の平面形状を有し、複数のシールド電極１１４は、シールド領域１３２に分散配置される。浮遊電極１１６は、シールド電極１１４と同じ平面形状を有する。本実施の形態において、浮遊電極１１６もドット状の平面形状を有する。複数の浮遊電極１１６は、シールド領域１３２の周囲４辺に配置される。複数の浮遊電極１１６は、浮遊領域１３４に分散配置される。このように、シールド電極１１４および浮遊電極１１６がドット状の平面形状を有するようにすることにより、キャパシタ形成領域１３０の配線１０６（第１の電極１１０および第２の電極１１２）の寸法精度をあげるためのダミーパターンとしての効果を高めることができる。また、シールド電極１１４および浮遊電極１１６の平面形状をドット状とすることにより、第１の電極１１０や第２の電極１１２の配置パターンにかかわらず、シールド電極１１４や浮遊電極１１６を適切に分散配置することができる。このような構成としても、上下層のシールド電極１１４がシールドビア１１５により接続されているので、シールド機能を確保することができる。

また、半導体装置１００の複数層の少なくとも一層に、第１の電位線１２０および第２の電位線１２２が形成される。上述したように、半導体装置１００の配線１０６は、上下間でビア１０８を介して電気的に接続されている。そのため、半導体装置１００の複数層の少なくとも一層で第１の電極１１０を第１の電位線１２０に、および第２の電極１１２を第２の電位線１２２に接続することにより、全層の第１の電極１１０および第２の電極１１２をそれぞれ所望の定電位に設定することができる。

本実施の形態における半導体装置１００において、キャパシタ形成領域１３０、シールド領域１３２、および浮遊領域１３４に形成される配線およびビアは、ロジック領域に形成される多層配線構造の配線およびビアと同一の方法により、同工程で形成することができる。

本実施の形態において、キャパシタ形成領域１３０の外周にシールド領域１３２および浮遊領域１３４が形成されているため、半導体装置１００の寸法精度を高めることができる。また、シールド電極１１４は、シールドビア１１５により接続され、上下層にわたって同電位に設定されるので、シールド電極１１４間に容量が発生するのを防ぐことができる。

図３は、複数のキャパシタ形成領域１３０が形成された構成を示す平面断面図である。
ここでは、半導体基板（不図示）上に４つのキャパシタ形成領域１３０が形成されており、各キャパシタ形成領域１３０の周囲にシールド領域１３２が形成されている。また、各シールド領域１３２の間には、浮遊領域１３４が形成されている。このような構成とすると、たとえば一つのキャパシタ形成領域１３０の周囲に形成されたシールド領域１３２は、そのキャパシタ形成領域１３０を他の領域から遮断するシールドとして機能するとともに、そのキャパシタ形成領域１３０に形成された配線１０６や、他のキャパシタ形成領域１３０に形成された配線１０６を形成する際の寸法精度を高めるダミーパターンとしても機能する。これにより、半導体装置１００の寸法精度をより高めることができる。

図４は、図１のＡ−Ａ平面断面図の他の例を示す図である。
シールド電極１１４は、第１の電極１１０や第２の電極１１２と同様、一方向に延在する配線形状を有する構成とすることもできる。このような構成としても、シールド電極１１４により、第１の電極１１０および第２の電極１１２の繰り返しパターンを維持することができ、半導体装置１００の寸法精度を高めることができる。また、このような構成により、シールド機能を高めることができる。

シールド電極１１４は、第１の電極１１０や第２の電極１１２と同じ形状、または、第１の電極１１０や第２の電極１１２よりも小さい平面形状を有する構成とすることができる。これにより、シールド電極１１４の第１の電極１１０および第２の電極１１２を形成する際のダミーパターンとしての機能を高めることができる。

図５は、本実施の形態における半導体装置１００の他の例を示す断面図である。
図５において、キャパシタ形成領域１３０の周囲に浮遊領域１３４が形成され、さらにその周囲にシールド領域１３２が形成された点で、図１〜図３に示した例と異なる。

本実施の形態において、第１の電極１１０および第２の電極１１２が交互に配置され、キャパシタ形成領域１３０の一端には第１の電極１１０が配置され、キャパシタ形成領域１３０の他端には第２の電極１１２が配置される。第１の電極１１０および第２の電極１１２はキャパシタを構成しており、いずれか一方が接地され、他方が高電位に設定されている。本実施の形態において、シールド電極１１４は、半導体基板１０２に接続されて接地されているため、高電位に設定された第１の電極１１０または第２の電極１１２の近傍にシールド電極１１４を配置すると、これらの間で容量が発生するおそれがある。図５に示した例では、キャパシタ形成領域１３０とシールド領域１３２との間に浮遊領域１３４が設けられているため、高電位に設定された第１の電極１１０または第２の電極１１２とシールド電極１１４との距離をある程度離すことができ、これらの間の容量の発生を防ぐことができる。

図６は、図５に示した半導体装置１００のＢ−Ｂ平面断面図である。
ここでも、図２に示したのと同様、浮遊電極１１６およびシールド電極１１４は、キャパシタ形成領域１３０の周囲にドット状に分散配置される。これにより、配線１０６等を形成する際の寸法精度を高めることができる。

図７は、複数のキャパシタ形成領域１３０が形成された構成を示す。
ここでは、半導体基板（不図示）上に４つのキャパシタ形成領域１３０が形成されており、各キャパシタ形成領域１３０の周囲に浮遊領域１３４が形成されている。また、浮遊領域１３４で囲まれたキャパシタ形成領域１３０をさらにその外周から取り囲むようにシールド領域１３２が形成されている。ここで、シールド領域１３２の各辺は、隣接するキャパシタ形成領域１３０で共有に設けられている。上述したように、本例において、キャパシタ形成領域１３０とシールド領域１３２との間には浮遊領域１３４が形成されており、ある程度の距離があり、シールド電極１１４と第１の電極１１０または第２の電極１１２との電位差があっても、その間に容量が発生するのを防ぐことができる。そのため、シールド領域１３２を複数のキャパシタ形成領域１３０で共有する構成としても、シールド領域１３２により、各キャパシタ形成領域１３０を他の領域から有効に遮断することができる。

図８は、本実施の形態における半導体装置１００の他の例を示す断面図である。
以上の例では、半導体装置１００が浮遊領域１３４を有する構成を示したが、半導体装置１００は、浮遊領域１３４を有しない構成とすることもできる。このような構成としても、キャパシタ形成領域１３０の周囲にシールド領域１３２を形成することにより、キャパシタ形成領域１３０を他の領域から遮断することができる。

図９は、図８に示した構成の半導体装置１００が複数形成された平面断面図である。
ここでは、半導体基板（不図示）上に４つのキャパシタ形成領域１３０が形成されており、各キャパシタ形成領域１３０の周囲にシールド領域１３２が形成されている。ここでは、シールド領域１３２に形成されたシールド電極１１４が複数のキャパシタ形成領域１３０で共有されている。このような構成とすることにより、半導体装置１００の寸法精度を高めることができる。また、キャパシタ形成領域１３０を他の領域から遮断することができる。

図１０は、図８に示した構成の半導体装置１００が複数形成された平面断面図の他の例である。
ここでは、隣接するキャパシタ形成領域１３０の間に、シールド電極１１４が２つずつ形成されている。このような構成とすることにより、シールド電極１１４のダミーパターンとしての効果を高めることができ、半導体装置１００の寸法精度をより高めることができる。また、複数のキャパシタ形成領域１３０の周囲に形成されたシールド領域１３２は、いずれも接地されて同電位に設定されているため、シールド領域１３２の遮断機能も高めることができる。

図１１は、本実施の形態における半導体装置１００の他の例を示す断面図である。
図１１において、半導体装置１００は、キャパシタ形成領域１３０のＭＩＭキャパシタの上部または下部を覆うように形成された複数のシールド電極１１４をさらに含む。これにより、キャパシタ形成領域１３０を平面方向の外周だけでなく、上下においてもシールド領域１３２で囲むことができ、キャパシタ形成領域１３０を他の領域から遮断する効果をより一層高めることができる。ここで、最下層に形成されたシールド電極１１４は、それぞれ、シールドビア１１５を介して半導体基板１０２に接続され、接地される。

図１２は、図１１に示した半導体装置１００のＣ−Ｃ平面断面図である。
このように、最上層において、複数のシールド電極１１４を、下層のシールド電極１１４およびシールドビア１１５を介して半導体基板１０２と接続され、接地されたいずれかのシールド電極１１４と接続配線１３６を介して電気的に接続することにより、すべてのシールド電極１１４を接地することができる。また、複数のシールド電極１１４は、層の平坦化を損なわない範囲であれば、接地されたいずれかのシールド電極１１４と接続されたパターンに形成することもできる。

以上のように、キャパシタ形成領域１３０の平面方向の周囲だけでなく、上下の層にもシールド領域１３２を形成することにより、キャパシタ形成領域１３０を他の領域からより効果的に遮断することができる。なお、この例においても、キャパシタ形成領域１３０とシールド領域１３２との間、またはシールド領域１３２と他の領域との間に浮遊領域１３４を設けた構成とすることもできる。

以上のように、本実施の形態における半導体装置１００によれば、ＭＩＭキャパシタを構成する第１の電極１１０および第２の電極１１２を形成する際に、シールド電極１１４や浮遊電極１１６がダミーパターンとして同時に形成されるので、その層の平坦化等が保たれ、半導体装置１００の寸法精度を高めることができる。また、このようにして形成されたシールド電極１１４により、ＭＩＭキャパシタが形成されたキャパシタ形成領域１３０を遮蔽することができ、キャパシタ形成領域１３０のＭＩＭキャパシタの容量値を安定化させることができる。また、本実施の形態において、シールド領域１３２に形成されたシールド電極１１４が、接地電位に保たれるので、キャパシタ形成領域１３０を遮蔽する効果を高めることができる。

（第２の実施の形態）
図１３は、本実施の形態における半導体装置１００の構成を示す断面図である。
本実施の形態において、シールド電極１１４が、半導体基板１０２に接続されていない点で第１の実施の形態と異なる。その他の構成は、第１の実施の形態で説明したのと同様なので、説明を省略する。本実施の形態において、シールド電極１１４は、第３の電位線１３８に接続され、第３の電位線１３８に設定される電位によって、シールド電極１１４の電位も設定される。

図１４は、図１３に示した半導体装置１００のＤ−Ｄ平面断面図である。
ここでは、浮遊電極１１６は省略している。本実施の形態において、シールド電極１１４が形成された複数層の少なくとも一層において、シールド電極１１４は、第１の電極１１０や第２の電極１１２と同様の配線形状に形成することができる。これにより、第１の電極１１０や第２の電極１１２の繰り返しパターンを維持しつつ、簡易な構成で複数のシールド電極１１４間の電気的接続をとることができる。本実施の形態において、他の層では、シールド電極１１４は、図２に示したのと同様にドット状に形成することもできる。

本実施の形態においても、キャパシタ形成領域１３０は、矩形状の平面形状を有し、複数のシールド電極１１４は、キャパシタ形成領域１３０の周囲４辺に配置される。本実施の形態において、第３の電位線１３８の配置を適宜設定することにより、複数のシールド電極１１４のいずれかは、他のシールド電極１１４と異なる電位に設定することができる。この場合であっても、キャパシタ形成領域１３０の各辺の同一辺に配置されたシールド電極１１４は、同電位に設定することができる。これにより、シールド電極１１４によるキャパシタ形成領域１３０を遮蔽する効果を確保することができる。

図１４に示した層において、複数のシールド電極１１４は、それぞれ接続配線１３６を介して電気的に接続される。また、いずれか一つのシールド電極１１４は、第３の電位線１３８に接続される。このような構成とすることにより、複数のシールド電極１１４をすべて同一の電位に設定することができる。第３の電位線１３８に設定される電位は、第１の電極１１０および第２の電極１１２にそれぞれ接続された第１の電位線１２０および第２の電位線１２２のいずれか一方と同じ電位とすることもでき、これらの電位の間の任意の電位とすることもできる。たとえば、第３の電位線１３８は接地することもでき、第１の電位線１２０と第２の電位線１２２の電位の中間電位に設定することもできる。

図１５は、図１３に示した半導体装置１００のＤ−Ｄ平面断面図の他の例を示す図である。
ここでも、図１４に示した構成と同様、複数のシールド電極１１４は、それぞれ接続配線１３６を介して電気的に接続される。本例において、少なくとも一つのシールド電極１１４が、第１の電位線１２０に接続される点で、図１４に示した構成と異なる。このような構成とすることにより、シールド電極１１４を第１の電極１１０と同電位に設定することができる。これにより、キャパシタ形成領域１３０を他の領域から遮断することができる。また、シールド電極１１４の電位を設定するのに、第１の電位線１２０が用いられているので、半導体装置１００の配線構造を簡略化することができる。なお、ここでは、シールド電極１１４が第１の電位線１２０に接続された構成を示すが、シールド電極１１４は、第２の電位線１２２に接続された構成とすることもできる。

図１６は、図１３に示した半導体装置１００のＤ−Ｄ平面断面図の他の例を示す図である。
ここで、第３の電位線１３８は、複数の電位線１３８ａ〜１３８ｄを含む構成とすることができる。複数のシールド電極１１４は、それぞれ異なる電位線１３８ａ〜１３８ｄに接続される。電位線１３８ａ〜１３８ｄには、異なる電位を設定することができる。たとえば、第１の電極１１０に隣接して設けられたシールド電極１１４に接続された電位線１３８ｄには、第１の電極１１０に設定される電位と同じ電位を設定することができる。また、同様に、第２の電極１１２に隣接して設けられたシールド電極１１４に接続された電位線１３８ｂには、第２の電極１１２に設定される電位と同じ電位を設定することができる。また、第１の電極１１０や第２の電極１１２の延在方向と略垂直な方向に延在するシールド電極１１４には、たとえば第１の電極１１０と第２の電極１１２にそれぞれ設定される電位の中間電位を設定することもでき、これらは接地することもできる。

このように、キャパシタ形成領域１３０の周囲に形成されたシールド領域１３２において、複数のシールド電極１１４の電位を異なる値に設定する構成とすることにより、隣接するキャパシタ形成領域１３０の第１の電極１１０または第２の電極１１２の電位に応じて設定する電位を決定することができるので、キャパシタ形成領域１３０の電極とシールド電極１１４との間に容量が発生するのを防ぐことができる。また、このような構成としても、キャパシタ形成領域１３０の各辺に一定電位に設定されたシールド電極１１４の壁が形成されるので、キャパシタ形成領域１３０を他の領域から遮断することができる。

以上のように、本実施の形態における半導体装置１００においても、第１の実施の形態における半導体装置１００と同様の効果が得られる。また、本実施の形態における半導体装置１００によれば、キャパシタ形成領域１３０の第１の電極１１０や第２の電極１１２に設定する電位やシールド電極１１４の第１の電極１１０や第２の電極１１２に対する配置関係等に応じて、複数のシールド電極１１４の電位を適宜設定することができる。

（第３の実施の形態）
図１７は、本実施の形態における半導体装置１００の構成を示す断面図である。
本実施の形態においても、図示していないが、半導体装置１００は、半導体基板１０２上のキャパシタ形成領域１３０とは異なる領域に形成されたトランジスタと、そのトランジスタの上に形成された多層配線構造とを含むロジック領域を含むことができる。キャパシタ形成領域１３０、シールド領域１３２、および浮遊領域１３４等の配線やビアは、ロジック領域の多層配線構造の配線やビアと同時に形成することができる。

本実施の形態において、第１の電極１１０、層間絶縁膜１０４、および第２の電極１１２が異なる層に形成された点で、第１および第２の実施の形態における半導体装置１００と異なる。

本実施の形態における半導体装置１００は、半導体基板１０２と、その上に形成された層間絶縁膜１０４を有する。層間絶縁膜１０４は、第１の実施の形態で説明したのと同様、複数の層により構成される。本実施の形態において、層間絶縁膜１０４は、他の層で用いられる絶縁膜よりも誘電率の高い材料により構成された容量膜１０５を含む構成とすることができる。ここで、下層に第２の電極１１２が形成され、第２の電極１１２と間隔を隔てて、その上層に第１の電極１１０が形成される。第２の電極１１２と第１の電極１１０との間には層間絶縁膜１０４（容量膜１０５）が介在している。また、第２の電極１１２は、ビア１０８を介して半導体基板１０２に接続され、第２の電位線１２２を介して接地される。また、第１の電極１１０は、所定電位に設定された第１の電位線１２０に接続される。

半導体装置１００は、第２の電極１１２および第１の電極１１０と同層にそれぞれ設けられたシールド電極１１４の電極対を複数含む。すなわち、第２の電極１１２が形成された層において、第２の電極１１２の周囲には、シールド電極１１４が形成される。さらにその周囲には、浮遊電極１１６が形成される。また、第１の電極１１０が形成された層において、第１の電極１１０の周囲には、シールド電極１１４が形成される。さらに、その周囲には、浮遊電極１１６が形成される。第２の電極１１２と同層に形成されたシールド電極１１４は、シールドビア１１５を介して半導体基板１０２に接続され、接続配線１３６を介して接地される。また、第１の電極１１０と同層に形成されたシールド電極１１４は、その上層に形成されたシールドビア１１５、および接続配線１３６を介して接地電位に設定される。

本実施の形態においても、シールド電極１１４および浮遊電極１１６は、第１の電極１１０や第２の電極１１２を形成する際に、これらのダミーパターンとして同時に形成される。これにより、第１の電極１１０および第２の電極１１２が形成される層の寸法精度を高めることができる。

本実施の形態における半導体装置１００において、たとえば第２の電極１１２および第２の電極１１２と同一層に形成されるシールド電極１１４および浮遊電極１１６は、ロジック領域の多層配線構造の配線と同時に同工程で形成される。第２の電極１１２と、それに対向して設けられ、第２の電極１１２との間でＭＩＭキャパシタを構成する第１の電極１１０との間隔は、ロジック領域の上下配線間の距離よりも短く形成することができる。そのため、キャパシタ形成領域１３０、シールド領域１３２、浮遊領域１３４においてのみ、ビアおよび配線を形成する。このとき、第２の電極１１２の上に容量膜１０５を形成し、その上に第１の電極１１０を形成することができる。その後、再びロジック領域と同時に同工程でその上層のビア、配線、および絶縁膜等を形成することができる。

図１８は、図１７に示した半導体装置１００のＥ−Ｅ平面断面図である。
本実施の形態においても、キャパシタ形成領域１３０の平面形状は、多角形状とすることができ、複数のシールド電極１１４は、キャパシタ形成領域１３０の各辺に配置される。また、第１の電極１１０（および第２の電極１１２）は、ドット状の平面形状を有する。シールド電極１１４もドット状の平面形状を有し、第１の電極１１０（および第２の電極１１２）が形成されたキャパシタ形成領域１３０の周囲４辺に分散配置される。さらに、浮遊電極１１６もドット状の平面形状を有し、シールド電極１１４が形成されたシールド領域１３２の周囲４辺に分散配置される。このような構成とすることにより、シールド領域１３２により、キャパシタ形成領域１３０を他の領域から遮断することができる。また、上下層に形成されたシールド電極１１４は、それぞれ接地されるので、シールド電極１１４間に容量が発生するのを防ぐことができる。ここでは、シールド電極が接地電位に設定される例を示したが、シールド電極１１４は、上下層で同電位であれば、他の電位に設定することもできる。

図１９は、図１７および図１８に示した半導体装置１００の他の例を示す図である。
ここでは、キャパシタ形成領域１３０の周囲に浮遊領域１３４が形成され、さらにその周囲にシールド領域１３２が形成される。このような構成とすることによっても、図１７および図１８に示した半導体装置１００と同様の効果が得られる。また、本実施の形態において、第２の電極１１２が接地されており、第１の電極１１０は、高電位に設定されている。本実施の形態において、シールド電極１１４は、半導体基板１０２に接続されて接地されているため、高電位に設定された第１の電極１１０の近傍にシールド電極１１４を配置すると、これらの間で容量が発生するおそれがある。図１９に示した例では、キャパシタ形成領域１３０とシールド領域１３２との間に浮遊領域１３４が設けられているため、高電位に設定された第１の電極１１０とシールド電極１１４との距離をある程度離すことができ、これらの間の容量の発生を防ぐことができる。

図２０は、本実施の形態における半導体装置１００の他の例を示す断面図である。
図２０（ａ）は、図１７に示した半導体装置１００の他の例を示す。図２０（ｂ）は、図１９（ａ）に示した半導体装置１００の他の例を示す。図１７〜図１９では、一対の第１の電極１１０および第２の電極１１２を含むキャパシタ形成領域１３０がシールド領域１３２により囲まれた構成を示したが、キャパシタ形成領域１３０において、複数対の第１の電極１１０および第２の電極１１２が並置された構成とすることもできる。

また、本実施の形態においても、第１の電極１１０および第２の電極１１２は、一方向に延在する配線形状を有する構成とすることもできる。また、シールド電極１１４も第１の電極１１０や第２の電極１１２と同様、配線形状を有する構成とすることもできる。さらに、本実施の形態において、第２の電極１１２が半導体基板１０２と接続され、接地された構成を示したが、第２の電位線１２２は、所定電位に設定されてもよく、第２の電極１１２は、それにより電位が設定される構成とすることもできる。また、本実施の形態においても、キャパシタ形成領域１３０の上下層にシールド領域１３２が形成された構成とすることもできる。

本実施の形態においても、ＭＩＭキャパシタを構成する第１の電極１１０および第２の電極１１２を形成する際に、シールド電極１１４や浮遊電極１１６がダミーパターンとして同時に形成されるので、その層の平坦化等が保たれ、半導体装置１００の寸法精度を高めることができる。また、このようにして形成されたシールド電極１１４により、ＭＩＭキャパシタが形成されたキャパシタ形成領域１３０を遮蔽することができ、キャパシタ形成領域１３０のＭＩＭキャパシタの容量値を安定化させることができる。

以上、本発明を実施の形態に基づいて説明した。この実施の形態はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

図２１は、以上の実施の形態で説明した半導体装置１００におけるキャパシタ形成領域１３０、シールド領域１３２、およびロジック領域の配置を示す上面図である。このように、本実施の形態における半導体装置１００によれば、シールド領域１３２により、キャパシタ形成領域１３０をロジック領域等の他の領域から遮蔽することができ、キャパシタ形成領域１３０のＭＩＭキャパシタの容量値を安定化することができる。ここではロジック領域だけしか例示していないが、本発明の半導体装置１００は、種々の他の領域からキャパシタ形成領域１３０を遮蔽した構成とすることができる。

以上の実施の形態において、シールド領域１３２におけるシールド電極１１４や浮遊領域１３４における浮遊電極１１６の種々の配置パターンを示したが、シールド電極１１４や浮遊電極１１６の配置は図示したものに限られず、さらに様々な配置パターンとすることができる。たとえば、キャパシタ形成領域１３０を取り囲むようにキャパシタ形成領域１３０の外周に１列のシールド電極１１４を形成するとともに、一部の領域において、複数列のシールド電極１１４を形成する構成とすることもできる。

また、以上の実施の形態において、浮遊電極１１６は、ビアで接続されていない構成としたが、浮遊電極１１６も上下層において、ビアで接続された構成とすることもできる。

また、第１の実施の形態および第２の実施の形態で説明した半導体装置１００において、キャパシタ形成領域１３０に形成された第１の電極１１０および第２の電極１１２の配置パターンも、図示したものに限られず、様々な配置パターンとすることができる。図２２は、第１の実施の形態および第２の実施の形態で説明した半導体装置１００の構成の他の例を示す断面図である。ここで、各層において、第１の電極１１０および第２の電極１１２が交互に配置された点では、第１の実施の形態および第２の実施の形態で説明した構成と同様であるが、上下方向においても第１の電極１１０および第２の電極１１２が交互に配置された点で第１の実施の形態および第２の実施の形態で説明した構成と異なる。このような構成とすることにより、上下方向でもＭＩＭキャパシタが形成され、キャパシタ形成領域１３０のＭＩＭキャパシタの容量値を高めることができる。

本発明の実施の形態における半導体装置の構成を示す断面図である。 図１に示した半導体装置のＡ−Ａ平面断面図である。 複数のキャパシタ形成領域が形成された構成を示す平面断面図である。 図１のＡ−Ａ平面断面図の他の例を示す図である。 本発明の実施の形態における半導体装置の他の例を示す断面図である。 図５に示した半導体装置のＢ−Ｂ平面断面図である。 複数のキャパシタ形成領域が形成された構成を示す。 本発明の実施の形態における半導体装置の他の例を示す断面図である。 図８に示した構成の半導体装置が複数形成された平面断面図である。 図８に示した構成の半導体装置が複数形成された平面断面図の他の例である。 本発明の実施の形態における半導体装置の他の例を示す断面図である。 図１１に示した半導体装置のＣ−Ｃ平面断面図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 図１３に示した半導体装置のＤ−Ｄ平面断面図である。 図１３に示した半導体装置のＤ−Ｄ平面断面図の他の例を示す図である。 図１３に示した半導体装置のＤ−Ｄ平面断面図の他の例を示す図である。 本発明の実施の形態における半導体装置の構成を示す断面図である。 図１７に示した半導体装置のＥ−Ｅ平面断面図である。 図１７および図１８に示した半導体装置の他の例を示す図である。 本発明の実施の形態における半導体装置の他の例を示す断面図である。 半導体装置におけるキャパシタ形成領域、シールド領域、およびロジック領域の配置を示す上面図である。 本発明の実施の形態で説明した半導体装置の構成の他の例を示す断面図である。

符号の説明

１００ 半導体装置
１０２ 半導体基板
１０４ 層間絶縁膜
１０６ 配線
１０８ ビア
１１０ 第１の電極
１１２ 第２の電極
１１４ シールド電極
１１５ シールドビア
１１６ 浮遊電極
１２０ 第１の電位線
１２２ 第２の電位線
１３０ キャパシタ形成領域
１３２ シールド領域
１３４ 浮遊領域
１３６ 接続配線
１３８ 第３の電位線

Claims (20)

1. 半導体基板と、
   前記半導体基板上に形成された絶縁膜、前記絶縁膜を介して対向配置された第１の電極および第２の電極、を有するＭＩＭキャパシタが形成されたキャパシタ形成領域と、
   前記半導体基板上の前記ＭＩＭキャパシタと同層において、前記キャパシタ形成領域の外周に形成されるとともに所定電位に設定された複数のシールド電極を含み、前記キャパシタ形成領域を他の領域から遮蔽するシールド領域と、を有し、
   前記シールド電極の平面形状はドット状であって、前記複数のシールド電極は、前記シールド領域に分散配置されたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記キャパシタ形成領域の平面形状は、多角形状であって、
   前記複数のシールド電極は、前記キャパシタ形成領域の各辺に沿って配置され、少なくとも同一辺に形成された前記シールド電極は、同電位に設定されたことを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記シールド電極は、前記第１の電極または前記第２の電極と同じ形状、または、前記第１の電極または前記第２の電極よりも小さい形状に形成されたことを特徴とする半導体装置。
4. 請求項１乃至３いずれかに記載の半導体装置において、
   前記半導体基板上の前記ＭＩＭキャパシタと同層において、前記シールド領域と前記キャパシタ形成領域との間、または前記シールド領域と前記他の領域との間に形成された複数の浮遊電極を含む浮遊領域をさらに含むことを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、
   前記浮遊電極は、前記シールド電極と同じ平面形状を有することを特徴とする半導体装置。
6. 請求項１乃至５いずれかに記載の半導体装置において、
   前記キャパシタ形成領域は、複数の層に形成された前記第１の電極および前記第２の電極を含み、
   前記シールド領域は、少なくとも前記第１の電極および前記第２の電極が形成された前記層それぞれに形成された複数の前記シールド電極を含むことを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記シールド領域は、前記複数の層に形成された前記複数のシールド電極間を接続するビアをさらに含むことを特徴とする半導体装置。
8. 請求項１乃至７いずれかに記載の半導体装置において、
   前記シールド領域は、前記ＭＩＭキャパシタの上部または下部を覆うように形成された複数のシールド電極をさらに含むことを特徴とする半導体装置。
9. 請求項１乃至８いずれかに記載の半導体装置において、
   前記キャパシタ形成領域において、前記第１の電極、前記絶縁膜、および前記第２の電極は、同層に並行配置されたことを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    前記キャパシタ形成領域において、複数の前記第１の電極および前記第２の電極が、前記絶縁膜を介して、同層にそれぞれ交互に並行配置されたことを特徴とする半導体装置。
11. 請求項９または１０に記載の半導体装置において、
    複数の配線層を有する多層配線構造を有し、
    前記キャパシタ形成領域は、前記複数の配線層に形成された複数の前記第１の電極および前記第２の電極を含み、
    前記シールド領域は、前記複数の第１の電極および第２の電極が形成されたそれぞれの前記配線層について、前記複数の前記第１の電極および前記第２の電極の外周に形成された複数の前記シールド電極と、前記複数の配線層に形成された前記複数のシールド電極間を接続する複数のビアと、を含むことを特徴とする半導体装置。
12. 請求項９乃至１１いずれかに記載の半導体装置において、
    前記半導体基板上の前記キャパシタ形成領域とは異なる領域に形成されたトランジスタと、当該トランジスタの上に形成された多層配線構造を含むロジック領域をさらに含み、
    前記第１の電極および前記第２の電極は、前記多層配線構造の配線と同層に形成されたことを特徴とする半導体装置。
13. 請求項１乃至８いずれかに記載の半導体装置において、
    前記キャパシタ形成領域において、前記第１の電極、前記絶縁膜、前記第２の電極は、異なる層に形成され、
    前記複数のシールド電極は、前記第１の電極および第２の電極と同層にそれぞれ設けられたシールド電極対を複数含むことを特徴とする半導体装置。
14. 請求項１３に記載の半導体装置において、
    前記半導体基板上の前記キャパシタ形成領域とは異なる領域に形成されたトランジスタと、当該トランジスタの上に形成された多層配線構造とを含むロジック領域をさらに含み、
    前記第１の電極および前記第２の電極の少なくとも一方は、前記ロジック領域の前記多層配線構造の配線と同層に形成されたことを特徴とする半導体装置。
15. 請求項１乃至１４いずれかに記載の半導体装置において、
    少なくとも一の前記シールド電極は、他の前記シールド電極と異なる電位に設定されたことを特徴とする半導体装置。
16. 請求項１乃至１４いずれかに記載の半導体装置において、
    前記複数のシールド電極は、同一の電位に設定されたことを特徴とする半導体装置。
17. 請求項１乃至１６いずれかに記載の半導体装置において、
    少なくとも一の前記シールド電極は、前記第１の電極または前記第２の電極の一方と同一の電位に設定されたことを特徴とする半導体装置。
18. 請求項１乃至１７いずれかに記載の半導体装置において、
    少なくとも一の前記シールド電極は、前記第１の電極または前記第２の電極と電気的に接続されたことを特徴とする半導体装置。
19. 請求項１乃至１８いずれかに記載の半導体装置において、
    少なくとも一の前記シールド電極は、接地されたことを特徴とする半導体装置。
20. 請求項１乃至１９いずれかに記載の半導体装置において、
    少なくとも一の前記シールド電極は、前記第１の電極に設定された電圧と、前記第２の電極に設定された電圧との間の電位に設定されたことを特徴とする半導体装置。

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