JP4867961B2

JP4867961B2 - 容量素子

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Description

本発明は、基板上に形成する配線を電極として利用する容量素子に関する。

半導体集積回路において、半導体基板上に形成する配線を電極として利用した容量素子は種々考えられている。例えば、特許文献１に開示される容量素子では、第１の電極と第２の電極とを各々櫛歯状に形成し、櫛歯を互いに噛み合わせた層を積層した構造となっている。この容量素子では、上下の層で第１の電極と第２の電極とが対向するよう電極構成が反対となっている。

また、特許文献２では、１層目に第１の電極と第２の電極とが交互に配置され、２層目では１層目と交差するように第１の電極と第２の電極とが交互に配置され、これが繰り返される容量素子が開示されている。それぞれ第１の電極、第２の電極の同じ電極同士でビアホールによる接続が成されている。

また、特許文献３では、１層目および２層目が、同じ並びに第１の電極と第２の電極とが交互に配置され、３層目および４層目が１層目および２層目と同じ第１の電極と第２の電極との並びで方向が直交する構造の容量素子となっている。それぞれ第１の電極、第２の電極の同じ電極同士でビア（Ｖｉａ）ホールによる接続が成されている。

また、特許文献４では、一方の電極で他方の電極をシールドする機能を持った容量素子が開示されている。この容量素子では、１層目で櫛歯状の第１の電極と別の櫛歯状の第２の電極とを互いに噛み合わせ、外側の三方を第２の電極で囲むようにしている。

上記いずれの容量素子であっても、配線を利用しつつ単位面積あたりの容量も十分に形成される構造となっている。

特開昭６４−０８４６１６号公報特開２０００−２５２４２８号公報米国特許第６６９０５７０号明細書特願２００５−１０８８７４号公報

しかし、特許文献１〜３に記載の容量素子では、外部からの容量結合が容量素子の両電極共に付きやすい構造となっている。外部からの容量結合はアナログ回路の特性に悪影響を及ぼす原因となっている。また、特許文献４に記載の容量素子では、外側となる第２の電極によってシールド構造を構成しているものの、ある層では第２の電極の櫛歯が隣接する状態となり、ここで単位面積あたりの容量を失っている。

本発明は、外部からの容量結合を抑制しつつ、単位面積あたりの容量を十分にとることができるようにすることを目的とする。

本発明に係る容量素子は、基板の表面に沿って配置される複数の単位容量を含む単位容量層が、前記基板と垂直な方向に複数積層されて複数の単位容量層を形成しており、前記複数の単位容量のそれぞれが、第１の電極と、前記第１の電極との間に誘電体を介して設けられ、前記第１の電極における前記基板の表面に沿った四方の全周を閉環状に囲む第２の電極とを有する。

このような本発明では、容量素子を構成する第１の電極および第２の電極において、第２の電極が、第１の電極の四方を囲むように形成されているため、第２の電極によるシールド効果によって外部からの容量結合を抑制できるようになる。

これにより、第２の電極によるシールド効果を発揮させつつ単位面積あたり容量をとることができるようになる。

ここで、単位容量層を基板の表面と垂直な方向に複数積層させるにあたり、第１の電極の方向が層毎に交互に直交するものであったり、単位容量を基板の表面に沿って縦横複数接続して単位容量層を構成するものでもある。

また、本発明は、単位容量層における内側となる第１の電極および第２の電極が、最も外側となる第２の電極によって基板の表面に沿った四方を囲まれているものでもある。また、単位容量層の最上層および最下層の少なくとも一方に第２の電極と導通するシールド電極を形成したものでもある。

これにより、第２の電極によるシールド効果をさらに高めることができるようになる。

本発明によれば、基板上に形成する配線を容量の電極として利用するにあたり、外部からの容量結合を抑制しつつ、単位面積あたりの容量を十分にとることができる容量素子を提供することが可能となる。

以下、本発明の実施の形態を図に基づき説明する。

＜単位容量の構成＞
図１は、本実施形態に係る容量素子の単位容量の構成を説明する模式図である。本実施形態に係る容量素子は、基板の一例である半導体基板上に形成される配線を電極として利用したもので、配線が形成される層単位で構成される。

単位容量は、配線を利用して形成される第１の電極１０と第２の電極２０とが間に誘電体を介在させた構造となっている。図１に示すように、単位容量は、第１の電極１０と、この第１の電極１０との間に誘電体を介して設けられ、第１の電極１０における半導体基板の表面に沿った四方を囲む第２の電極２０とから構成される。ここで、誘電体は図示しないが、第１の電極１０と第２の電極２０との間に設けられているものとする。

本実施形態の容量素子は、半導体基板上に形成されたある配線層において、第１の電極１０が第２の電極２０により囲まれた構造をとっている。この単位容量の構成のみで第１の電極１０が第２の電極２０によってシールドされており、第１の電極は外部との容量結合がつきにくくなっている。第１の電極１０の形はどのようなものであってもよく、第２の電極２０に四方を囲まれた構成となる。

図２は、上記の単位容量を組み合わせて容量素子を構成した例を説明する図であり、（ａ）は第１の例、（ｂ）は第２の例、（ｃ）は第３の例の各々の平面図である。

図２（ａ）に示す単位容量層は、図１に示す単位容量を半導体基板の表面に沿って複数接続した構成となっている。この際、各単位容量の隣接する第２の電極は互いに共用する構成となる。図２（ａ）に示す例では、５つの単位容量が接続されており、各単位容量の第１の電極は、同じ単位容量を構成する第２の電極で各々四方を囲まれている。また、５つの単位容量を接続して成る単位容量層全体では、内側となる第１の電極および第２の電極が最も外側となる第２の電極によって四方を囲まれた状態となる。

図２（ｂ）に示す単位容量層は、図１に示す単位容量を半導体基板の表面に沿って複数接続した構成であるが、一部の単位容量を他に対して直交する方向に接続したものである。図２（ｂ）に示す例では、６つの単位容量が接続されており、そのうち５つは図２（ａ）に示す第１層目、第３層目と同じ方向であるが、１つが一方端において直交する方向に接続されている。この直交する方向に接続される単位容量の第１の電極は、２端子の容量素子を構成する上で利用されるもので、これについては後述する。

図２（ｂ）に示す単位容量層においても、各単位容量の第１の電極１０は、同じ単位容量を構成する第２の電極２０で各々四方を囲まれている。また、６つの単位容量を接続して成る単位容量層全体では、内側となる第１の電極１０および第２の電極２０が最も外側となる第２の電極２０によって四方を囲まれた状態となる。

図２（ｃ）に示す単位容量層は、図２（ａ）に示す第１層目の単位容量層と同じ構成であるが、第１の電極１０の方向が直交したものである。

各単位容量において、第１の電極と第２の電極との間隔である配線幅ｄは、狭ければ狭いほど高容量となり、また第１の電極の周囲長が長いと高容量になる。これは配線を利用した容量において、配線を細長く平行に並べた従来技術と同様の効果があり、単位面積あたりの容量を多くすることができる。もちろん、第２の電極に囲まれている第１の電極は、第２の電極でシールドされる。

なお、ここでは単位容量層の３つの構造を例とするが、単位容量が半導体基板の表面に沿って縦横複数マトリクス状に接続されているものや、その他の組み合わせであってもよい。また、各層を単位容量層として単層のみで容量素子を構成しても、半導体基板の表面に垂直な方向に複数積層して容量素子を構成してもよい。

図２（ａ）〜（ｃ）に示す単位容量層を半導体基板の表面と垂直な方向に複数積層する多層構造を用いることで、各第１の電極を各第２の電極によってシールドした容量素子が構成される。

多層構造を用いる場合、１層目と２層目において第１の電極同士で重なる部分および第２の電極同士で重なる部分がそれぞれビアホールによって接続される。これにより、２層目の配線と１層目の配線とがショートされ、第１の電極１０が第２の電極２０で覆われた容量素子となる。

この際、２層目として図２（ｂ）に示す単位容量層を用いると、直交する単位容量の第１の電極１０から共通の１端子を取り出すことで、容易に２端子の容量素子を構成することができる。

図３は、図２（ａ）に示す単位容量層を１層目、図２（ｂ）に示す単位容量層を２層目として重ねた状態を示す平面図である。このように単位容量の集合体と複数の単位容量層をビアホール（図中×印部分）によりショートさせることで、２端子の容量素子を作成するでき、第１の電極１０が第２の電極２０によってシールドされた容量素子を容易に作成することができる。

また、本実施形態では、第１の電極１０と第２の電極２０とが同層内で必ず交互に配置され、同じ電極が隣接しない構造のため、外周部分で同じ電極が隣接する従来の容量素子の構造に比べ、単位面積あたりの容量を大きくすることが可能となる。

ここで、シールド機能の効果について説明する。ＣＭＯＳプロセスのアナログ回路で、アナログデジタル変換器やデジタルアナログ変換器、フィルタ回路等を実現するためにサンプルホールド回路を利用する場合がある。そこで、簡単なサンプルホールド回路において本実施形態の容量素子を適用した場合の効果を説明する。

図４はサンプルホールド回路の一例を示す回路図である。この回路は、３つのスイッチで制御される。スイッチＳ１の一方端はオペアンプＡ１の−端子と容量素子Ｃ１の片側に接続され、スイッチＳ１の他方端はオペアンプＡ１の出力端子とスイッチＳ３に接続されている。

スイッチＳ２の片側はＶｉｎと接続され、もう一方は容量素子Ｃ１のもう一方の端子とスイッチＳ３の片側に接続されている。オペアンプＡ１の＋端子は基準電圧Ｖｒｅｆに接続されている。

この回路における２つの状態を説明する。スイッチＳ１，Ｓ２がオンでスイッチＳ３がオフの状態がサンプリングモードである。このモードではオペアンプＡ１はバッファの状態でＶｏｕｔ＝Ｖｂ≒Ｖｒｅｆ（Ｖｂ：ノードＢの電圧)であり、Ｖｉｎ＝Ｖａになるように動作する。このとき、容量素子Ｃ１には、Ｃ１の容量×（Ｖｉｎ−Ｖｒｅｆ）の電荷がチャージされる。

スイッチＳ１，Ｓ２がオフ、スイッチＳ３がオンの状態がホールド状態である。このモードでは、オペアンプＡ１は容量により負帰還がかかった状態で、ノードＢは仮想接地なのでＶｂ≒Ｖｒｅｆとなる。

スイッチから発生する電荷を無視した場合、容量素子Ｃ１の電荷は保存されるためＶａ＝Ｖｏｕｔ＝Ｖｉｎとなる。この回路の近くに信号線ＤＸが配置されている場合、ノードＡと配線ＤＸにはＣｐａの寄生容量が発生する。また、ノードＢと配線ＤＸにはＣｐｂの寄生容量が発生する。

図５に示すタイムチャートのように信号を入力すると、０〜ｔ１の場合、図４の回路はサンプリングモードとなり、ｔ１以降はホールド状態となり、ｔ１〜ｔ２は出力Ｖｏｕｔ＝Ｖｉｎになる。

回路がホールド状態のときに、ｔ２のタイミングでＤＸが０〜Ｖｄに変化した場合の回路動作を説明する。配線ＤＸが０Ｖ〜Ｖｄに変化すると、Ｃｐａを伝って電荷Ｃｐａ×ＶｄがノードＡに伝わる。ノードＡはオペアンプＡ１の出力にショートしているため、オペアンプＡ１の出力から電荷Ｃｐａ×Ｖｄが供給される。そのため、ノードＡに寄生容量Ｃｐａが付いていても、回路の出力値ＶｏｕｔはＶｉｎのままである。

また、配線ＤＸが０Ｖ〜Ｖｄに変化すると、Ｃｂｐを伝って電荷Ｃｐｂ×ＶｄがノードＢに伝わる。このときノードＢはどこからも電荷が供給されないので、そのまま電荷が保存される。これにより、容量素子Ｃ１の電荷が、Ｃ１の容量×（Ｖｉｎ−Ｖｒｅｆ）＋Ｃｐｂ×Ｖｄとなり、出力電圧Ｖｏｕｔ＝Ｖｉｎ＋Ｃｐｂ×Ｖｄ／Ｃ１の容量となる。これは、図４の回路がホールド状態のときに信号線ＤＸが変化すると、Ｃｐｂ×Ｖｄ／Ｃ１の誤差が発生することを示している。

容量素子Ｃ１に本実施形態を適用すると、寄生容量Ｃｐｂがほとんど発生しなくなるので、Ｖｏｕｔ≒Ｖｉｎとなり、本来の回路特性の電圧が出力される。従来の容量素子を用いた場合は、この誤差を低減するために何らかの対策をとる必要がある。そのため、誤差電圧の対策をすることにより、チップ面積の増大につながる。このように，サンプルホールドを利用した回路に本実施形態の容量素子を用いることで、アナログ回路の特性改善やチップ面積低減の効果を得ることができる。

＜第１実施形態＞
図６は、第１実施形態に係る容量素子の斜視図、図７は、第１実施形態に係る容量素子の各層の平面図で、（ａ）は１層目、（ｂ）は２層目、（ｃ）は３層目である。１層目の第１の電極１０は細長い棒状であり、第２の電極２０は第１の電極１０を取り囲むような構造となっている。この構造は、図１に示す単位容量を半導体基板（図示せず）の表面に沿って複数接続した単位容量層となっている。

図７（ａ）に示す例では５つの単位容量が接続されており、各単位容量の隣接する第２の電極２０が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となり、第１の電極１０に外部配線との容量結合が付きにくい構造となっている。

２層目は、１層目と同様な単位容量層の端部に第１の電極１０が直交する単位容量を設けた構造から成る単位容量層である。図７（ｂ）に示す例では、１層目と同じ方向に第１の電極１０が設けられた５つの単位容量と、これらの第１の電極１０と直交する方向に第１の電極１０が設けられた１つの単位容量との６つによって構成されている。また、１層目と２層目の同じ電極同士が基板に垂直な方向からみて重なっている場所（図中×印参照）にビアホールが設けられ、層間の電極が導通状態となっている。

３層目は、１層目と同じ構造をしており、第１の電極１０が第２の電極２０に囲まれた単位容量を複数接続した単位容量層となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となる。

図７（ｃ）に示す例では５つの単位容量が接続されており、各単位容量の隣接する第２の電極２０が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となり、第１の電極１０に外部配線との容量結合が付きにくい構造となっている。

２層目と３層目も同じ電極同士が基板に垂直な方向からみて重なっている場所にビアホールを設け、これによってそれぞれを導通させている。

本実施形態では、同層内の第１の電極１０と第２の電極２０とで容量が構成されるとともに、層間の電極を繋ぐビアホールを設けることで、第１の電極のビアホールと第２の電極のビアホールとの間でも容量が構成される。これにより、単位面積当たりの容量を多くすることができる。

なお、第１の電極は四方を全て第２の電極で囲まれている構造であるが、このままでは第１の電極と外部との導通を得ることができない。そこで、第２の電極に囲まれた第１の電極と外部接続するため、２層目の最外周となる第２の電極の一部に取り出し口２１が設けられ、この取り出し口２１を介して第１の電極１０との接続端子１１が設けられている。これによって、接続端子１１と、外周を囲む第２の電極２０との２端子であって、第２の電極２０によってシールドされた容量素子が構成される。

＜第２実施形態＞
図８は、第２実施形態に係る容量素子の斜視図、図９は、第２実施形態に係る容量素子の各層の平面図で、（ａ）は１層目、（ｂ）は２層目、（ｃ）は３層目である。１層目の第１の電極１０は細長い棒状であり、第２の電極２０は第１の電極１０を取り囲むような構造となっている。この構造は、図１に示す単位容量を半導体基板（図示せず）の表面に沿って複数接続した単位容量層となっている。

図９（ａ）に示す例では５つの単位容量が接続されており、各単位容量の隣接する第２の電極が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となり、第１の電極１０に外部配線との容量結合が付きにくい構造となっている。

２層目は、１層目の単位容量層と同じ構成であるが、第１の電極１０が１層目に対して直交する方向に配置されたものとなっている。図９（ｂ）に示す例では５つの単位容量が接続されており、各単位容量の隣接する第２の電極１０が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となり、第１の電極１０に外部配線との容量結合が付きにくい構造となっている。

３層目は、１層目と同じ形状である。これにより、第２の電極２０に囲まれた第１の電極１０が２層目に対して直交する方向に並ぶことになる。図９（ｃ）に示す例では５つの単位容量が接続されており、各単位容量の隣接する第２の電極２０が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となり、第１の電極１０に外部配線との容量結合が付きにくい構造となっている。

１〜３層目はそれぞれ基板と垂直方向からみたときに第１、第２の電極同士がそれぞれ重なる部分（図中×印参照）でビアホールによって接続されている。本実施形態では、同層内の第１の電極１０と第２の電極２０とで容量が構成されるとともに、層間の電極を繋ぐビアホールを設けることで、第１の電極のビアホールと第２の電極のビアホールとの間でも容量が構成される。これにより、単位面積当たりの容量を多くすることができる。

なお、第１の電極は四方を全て第２の電極で囲まれている構造であるが、このままでは第１の電極と外部との導通を得ることができない。そこで、２層目の最外周となる第２の電極２０における一部に取り出し口２１が設けられ、この取り出し口２１を介して第１の電極１０との接続端子１１が設けられている。

第２実施形態に係る容量素子では、１層目および３層目に対して２層目の第１の電極１０の方向を直交させることと、第１の電極のビアホールと第２の電極のビアホールとでそれぞれ導通状態になっている。第１の電極および第２の電極はそれぞれマトリクス状となるため、第１実施形態に係る容量素子に比べて寄生抵抗を低減できる構成となる。

＜第３実施形態＞
図１０は、第３実施形態に係る容量素子の斜視図、図１１は、第３実施形態に係る容量素子の各層の平面図で、（ａ）は１層目、（ｂ）は２層目、（ｃ）は３層目である。１層目の第１の電極１０は細長い棒状であり、第２の電極２０は第１の電極１０を取り囲むような構造となっている。この構造は、図１に示す単位容量を半導体基板（図示せず）の表面に沿って複数接続した単位容量層となっている。

図１１（ａ）に示す例では８つの単位容量が接続されており、各単位容量の隣接する第２の電極２０が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となり、第１の電極１０に外部配線との容量結合が付きにくい構造となっている。

２層目は、１層目と同様な単位容量層の端部に第１の電極１０が１層目と直交する単位容量を複数個設けた構造から成る単位容量層である。図１１（ｂ）に示す例では、１層目と同じ向きの第１の電極１０の２つに１つの割合でこれと直交する第１の電極１０をもつ単位容量を配置した構造となっている。

３層目は、１層目と同じ構造になっており、第１の電極１０が第２の電極２０に囲まれた単位容量を複数接続した単位容量層となっている。図１１（ｃ）に示す例では８つの単位容量が接続されており、各単位容量の隣接する第２の電極２０が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となる。

また、２層目において、端部に設けられた単位容量の各第１の電極１０との外部接続のため、各単位容量に応じて取り出し口２１が設けられ、この取り出し口２１を介して各第１の電極１０との接続端子１１が設けられている。本実施形態では、２層目の端部に４つの単位容量が設けられていることから、これらに対応して４つの取り出し口２１および接続端子１１が設けられている。これにより、４つの接続端子１１と、外周を囲む第２の電極２０との多端子の容量素子を構成できることになる。本実施形態では、多端子型であっても、第１の電極１０が第２の電極２０によってシールドされた容量素子を構成できる。

＜第４実施形態＞
図１２は、第４実施形態に係る容量素子の斜視図、図１３は、第４実施形態に係る容量素子の各層の平面図で、（ａ）は１層目、（ｂ）は２層目、（ｃ）は３層目である。１層目の第１の電極１０は細長い棒状であり、第２の電極２０は第１の電極１０を取り囲むような構造となっている。この構造は、図１に示す単位容量を半導体基板（図示せず）の表面に沿って複数接続した単位容量層となっている。

図１３（ａ）に示す例では８つの単位容量が接続されており、各単位容量の隣接する第２の電極２０が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となり、第１の電極１０に外部配線との容量結合が付きにくい構造となっている。

２層目は、第１の電極１０が１層目の第１の電極１０と直交する方向に並び、さらに、この第１の電極１０と、当該第１の電極１０の四方を囲む第２の電極２０とから構成される単位容量が、縦横マトリクス状に複数接続された単位容量層となっている。図１３（ｂ）に示す例では、１層目の第１の電極１０の２本ずつと導通する２層目の第１の電極１０が、１層目の第１の電極１０の延びる方向に沿って８個分設けられている。つまり、図中横方向に４個、図中縦方向に８個の第１の電極１０が配置され、これらを囲むように第２の電極２０が設けられている。

３層目は、１層目と同じ構造になっており、第１の電極１０が第２の電極２０に囲まれた単位容量を複数接続した単位容量層となっている。図１３（ｃ）に示す例では８つの単位容量が接続されており、各単位容量の隣接する第２の電極２０が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となる。

第４実施形態に係る容量素子では、１層目および３層目に対して２層目の第１の電極１０の方向を直交させ、複数個マトリクス状に配置することで、第３実施形態に係る容量素子に比べて寄生抵抗を低減できる構成となる。

＜第５実施形態＞
図１４は、第５実施形態に係る容量素子の斜視図、図１５は、第５実施形態に係る容量素子の各層の平面図で、（ａ）は１層目、（ｂ）は２層目、（ｃ）は３層目である。１層目の第１の電極１０は細長い棒状であり、第２の電極２０は第１の電極１０を取り囲むような構造となっている。この構造は、図１に示す単位容量を半導体基板（図示せず）の表面に沿って複数接続した単位容量層となっている。

図１５（ａ）に示す例では５つの単位容量が接続されており、各単位容量の隣接する第２の電極２０が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となり、第１の電極１０に外部配線との容量結合が付きにくい構造となっている。

２層目は、１層目の第１の電極１０および第２の電極２０と同じ方向に設けられた複数の第１の電極１０および第２の電極２０が、全体として各々櫛歯状に形成され、互いに噛み合わされた状態で設けられている。そして、最外周において第２の電極２０が四方を囲むように設けられた単位容量層となっている。

図１５（ｂ）に示す例では５つの単位容量が接続されており、５つ分の単位容量の第１の電極１０の一端が接続され櫛歯状となっている。一方、この第１の電極１０の櫛歯に噛み合うよう、第２の電極２０が設けられ、さらに第２の電極２０が最外周を囲んでいる。

図１５（ｃ）に示す例では５つの単位容量が接続されており、各単位容量の隣接する第２の電極２０が互いに共用となっている。これにより、各第１の電極１０は、第２の電極２０によって全て四方を囲まれる構造となり、第１の電極１０に外部配線との容量結合が付きにくい構造となっている。

また、２層目において、第２の電極２０における一部に取り出し口２１が設けられ、この取り出し口２１を介して第１の電極１０との接続端子１１が設けられている。これによって、接続端子１１と、外周を囲む第２の電極２０との２端子であって、第２の電極２０によってシールドされた容量素子が構成される。

＜第６実施形態＞
図１６は、第６実施形態に係る容量素子の斜視図、図１７は、第６実施形態に係る容量素子の各層の平面図で、（ａ）は１層目、（ｂ）は２層目、（ｃ）は３層目、（ｄ）は４層目、（ｅ）は５層目ある。第６実施形態に係る容量素子では、図６、７で示した第１実施形態に係る容量素子に対してさらにシールド機能を高めた容量素子となっている。

すなわち、図６、７に示す第１実施形態に係る容量素子は、１〜３層で構成されているが、これと全く同じ構造を第６実施形態では２層目〜４層目で構成している。さらに、第６実施形態では、１層目と５層目に、第２の電極と導通するシールド電極３０が形成されている。シールド電極３０は隣接の単位容量層の全面を一様に覆う状態で形成されている。なお、シールド電極３０は、１層目、５層目の両方に設ける場合のほか、少なくとも一方に設ける形態であってもよい。

１層目と２層目とは、第２の電極２０のみをビアホールによって接続している。また、同様に、４層目と５層目とは、第２の電極２０のみをビアホールによって接続している。このように、第１の電極１０は外部の端子からの上下の回りこみで発生する電気力線を第２の電極２０によって完全にシールドさら、外部の配線と第１の電極１０とに寄生容量結合がさらに付きにくくなった構造となっている。

なお、シールド電極３０を最上層、最下層に設ける構成では、間の層による容量素子構造として第１実施形態のみならず、第２〜第５実施形態のいずれであっても適用可能である。

本発明に係る容量素子は、上記各実施形態以外でも構成可能である。すなわち、各実施形態で説明した単位容量の接続数や接続方向、単位容量層の積層数、ビアホールの位置など、本発明は上記各実施形態に限定されるものではない。また、上記実施形態では、半導体基板上に形成する配線を利用して容量素子を構成する例を説明したが、本発明は限定されず、半導体基板以外の基板であっても適用可能である。例えば、ガラス基板や有機材料基板に導電部材を形成し、この導電部材を電極として容量素子を形成する場合でも適用可能である。半導体基板を用いた回路形成で容量素子を形成する以外には、例えばＭＥＭＳ（Micro Electro Mechanical Systems）において容量素子を構成する場合が挙げられる。

＜実施形態の効果＞
本実施形態に係る容量素子をアナログ集積回路に適用することで、信号線と容量の片側のノードに容量結合が付きにくくなり、アナログ回路の特性を改善できるようになる。また、隣り合う容量のカップリング容量の低減が可能となる。

また、従来の容量素子では、アナログ集積回路において配線と容量素子との結合容量や、容量同士のカップリング容量がつかないように、設計者は容量を配置しなければならない。そのため、片側のノードをシールドするための対策を施す必要があった。本実施形態の容量素子では、容量素子自体にシールド機能がついていることから、別途の対策を施す必要がなく、そのため、チップ面積の低減を図ることが可能となる。

本実施形態に係る容量素子の単位容量の構成を説明する模式図である。単位容量を組み合わせて容量素子を構成した例を説明する図である。図２（ａ）に示す単位容量層を１層目、図２（ｂ）に示す単位容量層を２層目として重ねた状態を示す平面図である。サンプルホールド回路の一例を示す回路図である。サンプルホールド回路の動作タイムチャートである。第１実施形態に係る容量素子の斜視図である。第１実施形態に係る容量素子の各層の平面図である。第２実施形態に係る容量素子の斜視図である。第２実施形態に係る容量素子の各層の平面図である。第３実施形態に係る容量素子の斜視図である。第３実施形態に係る容量素子の各層の平面図である。第４実施形態に係る容量素子の斜視図である。第４実施形態に係る容量素子の各層の平面図である。第５実施形態に係る容量素子の斜視図である。第５実施形態に係る容量素子の各層の平面図である。第６実施形態に係る容量素子の斜視図である。第６実施形態に係る容量素子の各層の平面図である。

符号の説明

１０…第１の電極、１１…外部端子、２０…第２の電極、２１…取り出し口、３０…シールド電極

Claims

基板の表面に沿って配置される複数の単位容量を含む単位容量層が、前記基板と垂直な方向に複数積層されて複数の単位容量層を形成しており、
前記複数の単位容量のそれぞれが、
第１の電極と、
前記第１の電極との間に誘電体を介して設けられ、前記第１の電極における前記基板の表面に沿った四方の全周を閉環状に囲む第２の電極と
を有する容量素子。
前記複数の単位容量層の各々において、該単位容量層における内側となる前記第１の電極および前記第２の電極の一部が、最も外側となる前記第２の電極の他部によって前記基板の表面に沿った四方の全周を閉環状に囲まれている
請求項１に記載の容量素子。
前記第１の電極が前記基板の表面に沿った第１方向に長い矩形状に形成された第１の単位容量層と、
前記第１の単位容量層の上に、前記第１方向と直交する第２方向に長い矩形状を有し、下層の前記第１の単位容量層内の前記第１の電極とビアホールにより導通している第１の電極の取り出し電極を含む第２の単位容量層が積層されている
請求項２に記載の容量素子。
前記第１の単位容量層と同じ構造の第３の単位容量層が、前記第２の単位容量層の上に積層され、
前記取り出し電極は、前記第３の単位容量層の第１の電極とビアホールにより導通している
請求項３に記載の容量素子。
前記取り出し電極の周囲の前記第２の電極の一部が途切れて該取り出し電極の取り出し口が設けられ、該取り出し口を介して前記第１の電極と導通する取り出し電極への接続端子が設けられている
請求項４に記載の容量素子。
前記単位容量層が前記基板の表面と垂直な方向に複数積層されるにあたり、前記第１の電極の方向が層毎に交互に直交する
請求項１に記載の容量素子。
前記複数の単位容量層の各々において、該単位容量層における内側となる前記第１の電極および前記第２の電極の一部が、最も外側となる前記第２の電極の他部によって前記基板の表面に沿った四方の全周を閉環状に囲まれており、
前記複数の単位容量層は、
前記第１の電極が前記基板の表面に沿った第１方向に長い矩形状に形成された第１の単位容量層と、
前記第１の単位容量層の上に形成され、前記第１方向と直交する第２方向に長い矩形状を有する第１の電極と、該第２方向の第１の電極との間に誘電体を介して設けられ、前記第２方向の第１の電極における前記基板の表面に沿った四方の全周を閉環状に囲む第２の電極とを有する第２の単位容量層と、
前記第２の容量層の上に形成された他の前記第１の単位容量層と、
を含む請求項６に記載の容量素子。
前記第２の単位容量層の前記第２方向の第１の電極は、上層および下層の２つの前記第１の単位容量層内の前記第１方向の第１の電極とビアホールにより電気的に接続されている
請求項７に記載の容量素子。
前記第２の単位容量層は、前記第２方向に長い矩形状を有し、下層および上層の２つの前記第１の単位容量層内の前記第１の電極とビアホールにより導通している第１の電極の取り出し電極を含み、
前記取り出し電極の周囲の前記第２の電極の一部が途切れて該取り出し電極の取り出し口が設けられ、該取り出し口を介して前記第１の電極と導通する取り出し電極への接続端子が設けられている
請求項８に記載の容量素子。
前記複数の単位容量層の最上層と最下層の少なくとも一方の側に前記第２の電極と導通するシールド電極が形成されている
請求項１〜９の何れか一項に記載の容量素子。