JP2002270767A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2002270767A JP2002270767A JP2001062052A JP2001062052A JP2002270767A JP 2002270767 A JP2002270767 A JP 2002270767A JP 2001062052 A JP2001062052 A JP 2001062052A JP 2001062052 A JP2001062052 A JP 2001062052A JP 2002270767 A JP2002270767 A JP 2002270767A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- wiring
- wiring layer
- power supply
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 半導体集積回路（ＩＣ）の面積を増大させる
ことなく、ＩＣ内に電源用バイパス容量を構成する。 【解決手段】 高電位側の電源電位が印加されるパッド
と低電位側の電源電位が印加されるパッドとが隣接され
て備えられ、各々のパッドは複数の配線層で構成される
半導体集積回路であって、各々のパッドの各々の配線層
は同じ電位が保持されるようにパッドエリアの外で互い
に接続され、一方のパッドのいずれかの配線層はもう一
方の前記パッドの配線層に対向するように延長され、対
向する配線層は絶縁層を介して配置されて容量を形成す
る。
ことなく、ＩＣ内に電源用バイパス容量を構成する。 【解決手段】 高電位側の電源電位が印加されるパッド
と低電位側の電源電位が印加されるパッドとが隣接され
て備えられ、各々のパッドは複数の配線層で構成される
半導体集積回路であって、各々のパッドの各々の配線層
は同じ電位が保持されるようにパッドエリアの外で互い
に接続され、一方のパッドのいずれかの配線層はもう一
方の前記パッドの配線層に対向するように延長され、対
向する配線層は絶縁層を介して配置されて容量を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、容量を内蔵する半
導体集積回路に関するものである。
導体集積回路に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路（以下ＩＣと略
す）の電源用の容量は図３に示すように、ＩＣが格納さ
れているパッケージの外部に高周波特性の良いＣｅｒａ
ｍｉｃ容量と、電荷量の大きい電解容量を並列接続して
構成している。
す）の電源用の容量は図３に示すように、ＩＣが格納さ
れているパッケージの外部に高周波特性の良いＣｅｒａ
ｍｉｃ容量と、電荷量の大きい電解容量を並列接続して
構成している。
【０００３】図３では、リード３６等を通じて電源パッ
ド３３およびＧＮＤパッド３４に、電源電圧およびＧＮ
Ｄ電圧が印加されていて、上記の電源用の容量の電圧は
その印加される電圧によって与えられている。
ド３３およびＧＮＤパッド３４に、電源電圧およびＧＮ
Ｄ電圧が印加されていて、上記の電源用の容量の電圧は
その印加される電圧によって与えられている。
【０００４】或いは、図４に示すように、ＩＣ内部に内
蔵されるＩＣ内蔵容量４４を形成する試みもなされてい
る。
蔵されるＩＣ内蔵容量４４を形成する試みもなされてい
る。
【０００５】図６は従来のパッド部の層構成を示す図で
ある。図６では、各々パッドの第１配線層１１および第
２配線層１２は、同じ電位が保持されるように接続され
ている。
ある。図６では、各々パッドの第１配線層１１および第
２配線層１２は、同じ電位が保持されるように接続され
ている。
【０００６】
【発明が解決しようとする課題】一般に、ＩＣ内部で電
源電流変動、即ち、負荷を駆動する際の電流変動、或い
は、Ｓｗｉｔｃｈｉｎｇ等急速な電位変動を持つ場合の
電源電流は、図５に示すように振まう。電源電流成分
は、大きく３つに分けられる。即ち、寄生容量、セラミ
ック容量、電解容量によって供給されるものがある。
源電流変動、即ち、負荷を駆動する際の電流変動、或い
は、Ｓｗｉｔｃｈｉｎｇ等急速な電位変動を持つ場合の
電源電流は、図５に示すように振まう。電源電流成分
は、大きく３つに分けられる。即ち、寄生容量、セラミ
ック容量、電解容量によって供給されるものがある。
【０００７】このうち、寄生容量は、ＩＣ内部の電源取
出パッド及びパッケージのリード・フレームに関ってお
り、通常数ｐＦである。この寄生容量によって供給され
る電流が、上記の３つの容量によって供給される電流の
中で、最も時間的に短い間に、最も大きな電源電位変動
を起こさせている。
出パッド及びパッケージのリード・フレームに関ってお
り、通常数ｐＦである。この寄生容量によって供給され
る電流が、上記の３つの容量によって供給される電流の
中で、最も時間的に短い間に、最も大きな電源電位変動
を起こさせている。
【０００８】一般に、容量Ｃ、電圧Ｖ、電流ｉ、時間ｔ
とすると、 ＣＶ＝ｉｔ・・・（１） の関係が成り立ち、上記の式より、 ｄＶ／ｄｔ＝１／Ｃ・ｄｉ／ｄｔ・・・（２） の関係が導き出せる。（２）式より、容量が小さい程、
電位変動が大きくなることがわかる。
とすると、 ＣＶ＝ｉｔ・・・（１） の関係が成り立ち、上記の式より、 ｄＶ／ｄｔ＝１／Ｃ・ｄｉ／ｄｔ・・・（２） の関係が導き出せる。（２）式より、容量が小さい程、
電位変動が大きくなることがわかる。
【０００９】急激かつ大きな電位変動はＩＣに対しラッ
チ・アップを生じさせたり、回路の誤動作を生じさせる
という欠点がある。この欠点を補う為に、図４に示され
るようなＩＣ内に容量を内蔵する方法もあるがＩＣ面積
の増大によるＣｏｓｔの上昇といった問題がある。
チ・アップを生じさせたり、回路の誤動作を生じさせる
という欠点がある。この欠点を補う為に、図４に示され
るようなＩＣ内に容量を内蔵する方法もあるがＩＣ面積
の増大によるＣｏｓｔの上昇といった問題がある。
【００１０】本発明の目的は、ＩＣ面積を増大させるこ
となく、ＩＣ内に電源用バイパス容量を構成することで
ある。
となく、ＩＣ内に電源用バイパス容量を構成することで
ある。
【００１１】
【課題を解決するための手段および作用】上記目的を達
成する為、本発明にかかる半導体集積回路は、高電位側
の電源電圧が印加されるパッドと低電位側の電源電圧が
印加されるパッドとが隣接されて備えられ、各々のパッ
ドは２層の配線層で構成される半導体集積回路であっ
て、前記パッド各々の基板側の配線層は共通であって、
一方のパッドの２層の配線層は同じ電位が保持されるよ
うに接続され、もう一方のパッドの共通でない配線層と
前記共通である基板側の配線層とは絶縁層を介して配置
されて容量を形成する。
成する為、本発明にかかる半導体集積回路は、高電位側
の電源電圧が印加されるパッドと低電位側の電源電圧が
印加されるパッドとが隣接されて備えられ、各々のパッ
ドは２層の配線層で構成される半導体集積回路であっ
て、前記パッド各々の基板側の配線層は共通であって、
一方のパッドの２層の配線層は同じ電位が保持されるよ
うに接続され、もう一方のパッドの共通でない配線層と
前記共通である基板側の配線層とは絶縁層を介して配置
されて容量を形成する。
【００１２】上記構成において、電気的に接続されてい
ない２層配線を有するパッドの配線層の間には通常Ｓｉ
Ｏ2 等の絶縁物がある為、該２層配線は該絶縁物と供
に、容量を構成し、ＩＣ内部に無駄な面積を生じせしめ
る事なく、バイパス容量を構成する事が可能となる。
ない２層配線を有するパッドの配線層の間には通常Ｓｉ
Ｏ2 等の絶縁物がある為、該２層配線は該絶縁物と供
に、容量を構成し、ＩＣ内部に無駄な面積を生じせしめ
る事なく、バイパス容量を構成する事が可能となる。
【００１３】
【発明の実施の形態】以下、添付図面を参照して、本発
明にかかる半導体集積回路の実施形態を詳細に説明す
る。
明にかかる半導体集積回路の実施形態を詳細に説明す
る。
【００１４】（第１の実施形態）図１は本発明にかかる
半導体集積回路の一実施形態としての第１の実施形態の
隣接するパッド部の断面図である。
半導体集積回路の一実施形態としての第１の実施形態の
隣接するパッド部の断面図である。
【００１５】本実施形態の半導体集積回路（ＩＣ）は、
２層配線となっていて、高電位側の電源電圧が印加され
るパッドおよび低電位側の電源電圧が印加されるパッド
として電源パッド１およびＧＮＤパッド２を備えてい
る。電源パッド１とＧＮＤパッド２は、第１配線層３
と、第２配線層４と、絶縁層５とを各々備えていて、第
１配線層３は電源パッド１とＧＮＤパッド２において共
通であり、電源パッド１の２つの配線層は同じ電位が保
持されるように互いに接続されている。
２層配線となっていて、高電位側の電源電圧が印加され
るパッドおよび低電位側の電源電圧が印加されるパッド
として電源パッド１およびＧＮＤパッド２を備えてい
る。電源パッド１とＧＮＤパッド２は、第１配線層３
と、第２配線層４と、絶縁層５とを各々備えていて、第
１配線層３は電源パッド１とＧＮＤパッド２において共
通であり、電源パッド１の２つの配線層は同じ電位が保
持されるように互いに接続されている。
【００１６】ＧＮＤパッド２の第１配線層３と第２配線
層４間は、絶縁層５によって電気的に絶縁され、ＧＮＤ
パッドの第１配線層３と第２配線層４とで、電源、ＧＮ
Ｄ間の容量を形成している。この容量がバイパス容量と
して作用する。
層４間は、絶縁層５によって電気的に絶縁され、ＧＮＤ
パッドの第１配線層３と第２配線層４とで、電源、ＧＮ
Ｄ間の容量を形成している。この容量がバイパス容量と
して作用する。
【００１７】上記のような構成にすることによって、電
源、ＧＮＤ間に容量を新たに設けなくても、バイパス容
量を形成することが可能になるので、ＩＣ内部に無駄な
面積を生じせしめる事なく、バイパス容量を構成する事
が可能となる。
源、ＧＮＤ間に容量を新たに設けなくても、バイパス容
量を形成することが可能になるので、ＩＣ内部に無駄な
面積を生じせしめる事なく、バイパス容量を構成する事
が可能となる。
【００１８】（第２の実施形態）図２は本発明にかかる
半導体集積回路の一実施形態としての第２の実施形態の
隣接するパッド部の断面図である。図２には３層配線の
場合が示されている。第１の実施形態と同じ構成要素に
は、同じ符号を付す。本実施形態の半導体集積回路（Ｉ
Ｃ）は、ＩＣ外部へ電気的接続を取り出す為のパッド部
として電源パッド１およびＧＮＤパッド２を有してい
る。電源パッド１とＧＮＤパッド２は、第１配線層３
と、第２配線層４と、絶縁層５と、第３の配線層６とを
備えていて、電源パッド１の第１配線層３と、第２配線
層４と、第３配線層６とは同じ電位が保持されるように
互いに接続され、ＧＮＤパッド２の第１配線層３と、第
２配線層４と、第３配線層６も同じ電位が保持されるよ
うに互いに接続されていて、各々パッドエリア外で接続
されている。
半導体集積回路の一実施形態としての第２の実施形態の
隣接するパッド部の断面図である。図２には３層配線の
場合が示されている。第１の実施形態と同じ構成要素に
は、同じ符号を付す。本実施形態の半導体集積回路（Ｉ
Ｃ）は、ＩＣ外部へ電気的接続を取り出す為のパッド部
として電源パッド１およびＧＮＤパッド２を有してい
る。電源パッド１とＧＮＤパッド２は、第１配線層３
と、第２配線層４と、絶縁層５と、第３の配線層６とを
備えていて、電源パッド１の第１配線層３と、第２配線
層４と、第３配線層６とは同じ電位が保持されるように
互いに接続され、ＧＮＤパッド２の第１配線層３と、第
２配線層４と、第３配線層６も同じ電位が保持されるよ
うに互いに接続されていて、各々パッドエリア外で接続
されている。
【００１９】また、電源パッド１の第２配線層４は、Ｇ
ＮＤパッド２の第１の配線層３および第３の配線層６と
対向するように延長され、ＧＮＤパッド２の第１配線層
３、延長された第２配線層４間と、ＧＮＤパッド２の第
３配線層６、延長された第２配線層４間は、絶縁層５を
介して容量を形成している。この容量が電源、ＧＮＤ間
のバイパス容量として作用する。
ＮＤパッド２の第１の配線層３および第３の配線層６と
対向するように延長され、ＧＮＤパッド２の第１配線層
３、延長された第２配線層４間と、ＧＮＤパッド２の第
３配線層６、延長された第２配線層４間は、絶縁層５を
介して容量を形成している。この容量が電源、ＧＮＤ間
のバイパス容量として作用する。
【００２０】本実施形態の構成では、第１配線層３と第
２配線層４とからなる容量と、第２配線層４と第３配線
層６とからなる容量とが並列接続される構成になってい
る。このため、２組の電極間の容量を得ることができる
ようになった。
２配線層４とからなる容量と、第２配線層４と第３配線
層６とからなる容量とが並列接続される構成になってい
る。このため、２組の電極間の容量を得ることができる
ようになった。
【００２１】又、上記の実施形態では３層配線までを示
したが、３層以上の配線である場合も同様に、電源パッ
ド１とＧＮＤパッド２の各々の配線層を同じ電位が保持
されるように互いに接続し、一方のパッドのいずれかの
配線層をもう一方のパッドの配線層に対向するように延
長して、延長された配線層と、延長された配線層と対向
する配線層とを絶縁層を介して容量を形成する構成にす
ればよい。この容量がバイパス容量として作用する。
したが、３層以上の配線である場合も同様に、電源パッ
ド１とＧＮＤパッド２の各々の配線層を同じ電位が保持
されるように互いに接続し、一方のパッドのいずれかの
配線層をもう一方のパッドの配線層に対向するように延
長して、延長された配線層と、延長された配線層と対向
する配線層とを絶縁層を介して容量を形成する構成にす
ればよい。この容量がバイパス容量として作用する。
【００２２】また、配線層を延長するパッドを一方に限
定するのではなく、双方のパッドの配線層を延長して対
向させ、対向する配線層の間に絶縁層を介させて容量を
形成する構成にしても同様の作用効果を得ることができ
る。
定するのではなく、双方のパッドの配線層を延長して対
向させ、対向する配線層の間に絶縁層を介させて容量を
形成する構成にしても同様の作用効果を得ることができ
る。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ＩＣ内部に、電源用バイパス容量を、無駄な面積を生じ
せしめる事なく、構成でき、又、隣接パッドを用いる
為、配線による容量に直列につく寄生インダクタンスも
最少とできる為、ＩＣ内部の急激な電流変化に伴う電源
変動を抑圧し、ラッチアップ防止、回路誤動作等を防ぐ
事ができる。
ＩＣ内部に、電源用バイパス容量を、無駄な面積を生じ
せしめる事なく、構成でき、又、隣接パッドを用いる
為、配線による容量に直列につく寄生インダクタンスも
最少とできる為、ＩＣ内部の急激な電流変化に伴う電源
変動を抑圧し、ラッチアップ防止、回路誤動作等を防ぐ
事ができる。
【図１】本発明にかかる半導体集積回路の第１の実施形
態の層構成を示す断面図である。
態の層構成を示す断面図である。
【図２】本発明にかかる半導体集積回路の第２の実施形
態の層構成を示す断面図である。
態の層構成を示す断面図である。
【図３】従来の半導体集積回路の一例である。
【図４】従来の半導体集積回路の一例である。
【図５】従来例における電源電流波形が示されている。
【図６】従来のパッド部の層構成を示す図である。
１ 電源パッド ２ ＧＮＤパッド ３ 第１配線層 ４ 第２配線層 ５ 配線層間絶縁層 ６ 第３配線層 １０ 第１配線層 １１ 第２配線層 ３１，４１ 半導体集積回路 ３２ パッケージ ３３ 電源パッド ３４ ＧＮＤパッド ３５ ボンディングワイヤ ３６ リード ３７ セラミック容量 ３８ 電解容量 ３９ 電源 ４０ ＧＮＤ ４４ ＩＣ内蔵容量
Claims (5)
- 【請求項１】 高電位側の電源電圧が印加されるパッド
と低電位側の電源電圧が印加されるパッドとが隣接され
て備えられ、各々のパッドは２層の配線層で構成される
半導体集積回路であって、 前記パッド各々の基板側の配線層は共通であって、一方
のパッドの２層の配線層は同じ電位が保持されるように
接続され、もう一方のパッドの共通でない配線層と前記
共通である基板側の配線層とは絶縁層を介して配置され
て容量を形成する半導体集積回路。 - 【請求項２】 高電位側の電源電圧が印加されるパッド
と低電位側の電源電圧が印加されるパッドとが隣接され
て備えられ、各々のパッドは複数の配線層で構成される
半導体集積回路であって、 各々の前記パッドの一方の配線層は同じ電位が保持され
るように互いに接続され、該一方の前記パッドのいずれ
かの配線層は他方の前記パッドの配線層に対向するよう
に延長され、該他方のパッドの該対向する配線層は絶縁
層を介して配置され、かつ電気的に接続され、該一方の
パッドから延長された配線と容量を形成する半導体集積
回路。 - 【請求項３】 高電位側の電源電圧が印加されるパッド
と低電位側の電源電圧が印加されるパッドとが隣接され
て備えられ、各々のパッドは複数の配線層で構成される
半導体集積回路であって、 配線層数が奇数の場合、各々の前記パッドの各々の配線
層のうち、一方のパッドの配線層のうち、奇数層の配線
層は電気的に接続され、他方のパッドの配線層のうち最
上層の配線層と偶数層の配線層が電気的に接続され、か
つ、奇数層が電気的に接続されたパッドの配線層のうち
最上層を除く配線層はもう一方の前記パッドの配線層に
対向するように延長され、該対向する配線層は絶縁層を
介して配置されて容量を形成し、配線層数が偶数の場
合、各々の前記パッドの各々の配線層のうち、一方のパ
ッドの配線層のうち、偶数層の配線層は電気的に接続さ
れ、他方のパッドの配線層のうち最上層の配線層と奇数
層の配線層が電気的に接続され、かつ、偶数層が電気的
に接続されたパッドの配線層のうち最上層を除く配線層
はもう一方の前記パッドの配線層に対向するように延長
され、該対向する配線層は絶縁層を介して配置されて容
量を形成する半導体集積回路。 - 【請求項４】 高電位側の電源電位が印加されるパッド
と低電位側の電源電位が印加されるパッドとが隣接され
て備えられ、各々のパッドは複数の配線層で構成される
半導体集積回路であって、 各々の前記パッドの各々の配線層は同じ電位が保持され
るようにパッドエリアの外で互いに接続され、一方の前
記パッドのいずれかの配線層はもう一方の前記パッドの
配線層に対向するように延長され、該対向する配線層は
絶縁層を介して配置されて容量を形成する半導体集積回
路。 - 【請求項５】 高電位側の電源電位が印加されるパッド
と低電位側の電源電位が印加されるパッドとが隣接され
て備えられ、各々のパッドは複数の配線層で構成される
半導体集積回路であって、 各々の前記パッドの各々の配線層は同じ電位が保持され
るようにパッドエリアの外で互いに接続され、各々の前
記パッドのいずれかの配線層はもう一方の前記パッドの
配線層に対向するように延長され、該対向する配線層は
絶縁層を介して配置されて容量を形成する半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062052A JP2002270767A (ja) | 2001-03-06 | 2001-03-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062052A JP2002270767A (ja) | 2001-03-06 | 2001-03-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002270767A true JP2002270767A (ja) | 2002-09-20 |
Family
ID=18921253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001062052A Pending JP2002270767A (ja) | 2001-03-06 | 2001-03-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002270767A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019692A (ja) * | 2004-06-03 | 2006-01-19 | Toshiba Corp | 半導体装置 |
| JP2007095965A (ja) * | 2005-09-28 | 2007-04-12 | Technology Alliance Group Inc | 半導体装置およびバイパスキャパシタモジュール |
| JP2011529263A (ja) * | 2008-07-25 | 2011-12-01 | エイティーアイ・テクノロジーズ・ユーエルシー | オンダイ・キャパシタ用アンダーバンプメタル |
| JP2013175575A (ja) * | 2012-02-24 | 2013-09-05 | Fujitsu Ltd | 入力または出力回路および受信または送信回路 |
| JP2015130537A (ja) * | 2009-06-29 | 2015-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016111060A (ja) * | 2014-12-02 | 2016-06-20 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
-
2001
- 2001-03-06 JP JP2001062052A patent/JP2002270767A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019692A (ja) * | 2004-06-03 | 2006-01-19 | Toshiba Corp | 半導体装置 |
| JP2007095965A (ja) * | 2005-09-28 | 2007-04-12 | Technology Alliance Group Inc | 半導体装置およびバイパスキャパシタモジュール |
| JP2011529263A (ja) * | 2008-07-25 | 2011-12-01 | エイティーアイ・テクノロジーズ・ユーエルシー | オンダイ・キャパシタ用アンダーバンプメタル |
| JP2015130537A (ja) * | 2009-06-29 | 2015-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2013175575A (ja) * | 2012-02-24 | 2013-09-05 | Fujitsu Ltd | 入力または出力回路および受信または送信回路 |
| JP2016111060A (ja) * | 2014-12-02 | 2016-06-20 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4867961B2 (ja) | 容量素子 | |
| JP4437113B2 (ja) | 積層型キャパシターアレイ及びその配線接続構造 | |
| KR940001335A (ko) | 반도체 집적 회로 장치 | |
| US7948078B2 (en) | Semiconductor device | |
| KR101218988B1 (ko) | 반도체 집적회로 칩, 적층형 칩 커패시터 및 반도체 집적회로 칩 패키지 | |
| US9401602B2 (en) | Semiconductor integrated circuit device | |
| JP6053668B2 (ja) | 半導体モジュールおよび電力変換装置 | |
| JP2002270767A (ja) | 半導体集積回路 | |
| JP2008071931A (ja) | 半導体装置 | |
| JP2006196487A (ja) | 半導体装置 | |
| JP2012104633A (ja) | 半導体装置 | |
| JP4908091B2 (ja) | 半導体装置 | |
| JP3759415B2 (ja) | 半導体装置 | |
| JPH02304963A (ja) | 半導体集積回路装置 | |
| JP6019852B2 (ja) | 半導体集積回路 | |
| JP2005327952A (ja) | 電力用半導体装置 | |
| JP2016225947A (ja) | 半導体装置および半導体リレー | |
| JP2745932B2 (ja) | 半導体装置 | |
| JP3954561B2 (ja) | 半導体集積回路の多層化電源ラインおよびそのレイアウト方法 | |
| JPS63108763A (ja) | 半導体集積回路 | |
| JPH04286150A (ja) | 半導体集積回路装置 | |
| JPH09246476A (ja) | 半導体集積回路の電源線及びそのレイアウト方法 | |
| KR100674823B1 (ko) | 적층형 캐패시터 어레이의 배선접속구조 | |
| JPH0330452A (ja) | 半導体集積回路装置 | |
| JP2021190640A (ja) | パワーモジュール |